KR101048962B1 - Output Voltage Stabilization Circuit of High Voltage Inverter - Google Patents

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Abstract

본 발명은 저압 교류 회로, 스위칭 회로, 및 고압 증폭 트랜스포머를 포함하는 인버터 회로의 출력 전압 안정화 회로로서, 그 구성은 스위칭 회로로 부터의 출력 전압을 감지하여 복원시키고 복원된 전압을 저압 교류 회로로 출력시키는 제1 트랜지스터와, 저압 교류 회로의 출력 전압이 입력되는 제2 트랜지스터를 포함한다. 본 발명은 고압 인버터의 출력 전압의 미세 변동으로 인한 부하의 오작동을 방지하고, 내구성을 향상시킬 수 있다.The present invention is an output voltage stabilization circuit of an inverter circuit including a low voltage AC circuit, a switching circuit, and a high voltage amplifying transformer, the configuration of which detects and restores the output voltage from the switching circuit and outputs the restored voltage to the low voltage AC circuit. And a second transistor to which the output voltage of the low voltage AC circuit is input. The present invention can prevent the malfunction of the load due to the minute fluctuation of the output voltage of the high voltage inverter, and improve the durability.

고압 인버터, 출력 전압, 내구성, CMOS, 안정화 High voltage inverter, output voltage, durable, CMOS, stabilized

Description

고압 인버터의 출력 전압 안정화 회로{CIRCUIT FOR STABILIZING OUTPUT VOLTAGE OF HIGH VOLTAGE INVERTER}Output Voltage Stabilization Circuit of High Voltage Inverter {CIRCUIT FOR STABILIZING OUTPUT VOLTAGE OF HIGH VOLTAGE INVERTER}

본 발명은 고압 인버터의 출력 전압 안정화 회로에 관한 것으로, 더욱 상세하게는 고압 인버터의 출력 전압의 미세 변동을 감지하여 복원시킴으로써, 고압 인버터 출력 전압을 안정화시킬 수 있는 고압 인버터의 출력 전압 안정화 회로에 관한 것이다.The present invention relates to an output voltage stabilization circuit of a high voltage inverter, and more particularly, to an output voltage stabilization circuit of a high voltage inverter capable of stabilizing an output voltage of a high voltage inverter by detecting and restoring a fine change in the output voltage of the high voltage inverter. will be.

고압 인버터는 저압 교류 회로, 스위칭 회로 및 고압 증폭 트랜스포머로 구성된다. 이러한 구조로 인해, 고압 인버터는 저압 교류 회로로부터 유입된 스위칭 회로부의 고주파 스위칭 신호에 의해 고압 증폭 트랜스포머에서 고압 교류 전압이 발생된다.The high voltage inverter consists of a low voltage AC circuit, a switching circuit and a high voltage amplifying transformer. Due to this structure, the high voltage inverter generates a high voltage AC voltage in the high voltage amplifying transformer by the high frequency switching signal of the switching circuit portion introduced from the low voltage AC circuit.

그런데, 이러한 고압 인버터는 스위칭 회로의 고주파 스위칭 신호 전압의 미세한 변동이 발생되고, 이로 인해, 고압 교류 전원의 치명적인 전압 변동을 발생시켜, 부하의 오작동을 유발시키고, 내구성을 저하시키는 문제점이 있다.By the way, such a high voltage inverter has a small fluctuation in the high frequency switching signal voltage of the switching circuit, thereby causing a fatal voltage fluctuation of the high voltage AC power supply, causing malfunction of the load, and lowering durability.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 그 목적은 스위칭 회로의 미세한 전압 변동을 감지시켜 복원시킬 수 있는 고압 인버터의 출력 전압 안정화 회로를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems, and an object thereof is to provide an output voltage stabilization circuit of a high voltage inverter capable of detecting and restoring a minute voltage variation of a switching circuit.

본 발명의 다른 목적은, 고압 인버터의 출력 전압을 안정화시킬 수 있는 고압 인버터의 출력 전압 안정화 회로를 제공하는데 있다.Another object of the present invention is to provide an output voltage stabilization circuit of a high voltage inverter that can stabilize the output voltage of the high voltage inverter.

본 발명의 또 다른 목적은, 고압 인버터의 부하 오작동이 방지되고, 내구성이 향상될 수 있는 고압 인버터의 출력 전압 안정화 회로를 제공하는 데 있다.Still another object of the present invention is to provide an output voltage stabilization circuit of a high voltage inverter in which load malfunction of the high voltage inverter can be prevented and durability can be improved.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 저압 교류 회로, 스위칭 회로, 및 고압 증폭 트랜스포머를 포함하는 인버터 회로의 출력 전압 안정화 회로는, 상기 스위칭 회로로 부터의 출력 전압을 감지하여 복원시키고, 복원된 전압을 상기 저압 교류 회로로 출력시키는 제1 트랜지스터와, 상기 저압 교류 회로의 출력 전압이 입력되는 제2 트랜지스터를 포함하는 것에 특징이 있다.An output voltage stabilization circuit of an inverter circuit including a low voltage alternating current circuit, a switching circuit, and a high voltage amplifying transformer according to the present invention for achieving the above object detects, restores, and restores an output voltage from the switching circuit. And a second transistor for inputting the output voltage to the low voltage alternating current circuit, and a second transistor for inputting the output voltage of the low voltage alternating current circuit.

그리고 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로는 상기 제1 트랜지스터의 드레인 단과 드레인 단이 연결되고, 직류 전원이 소스 단으로 입력되는 제3 트랜지스터와, 상기 제2 트랜지스터의 소스 단과 드레인 단이 연결되는 제4 트랜지스터와, 상기 제1 트랜지스터의 소스 단과 드레인 단이 연결되고, 상기 제2 트랜지스터의 소스 단 및 제4 트랜지스터의 드레인 단과 소스 단이 연결되는 제5 트랜지스터와, 상기 제3 트랜지스터의 드레인 단과 게이트 단이 연결되는 제6 및 제7 트랜지스터와, 상기 제6 트랜지스터의 드레인 단과 게이트 단이 연결되고, 상기 제 6 트랜지스터의 소스 단과 소스 단이 연결되는 제8 트랜지스터와, 상기 제3 트랜지스터의 드레인 단과 드레인 단이 연결되는 제9 트랜지스터와, 상기 제9 트랜지스터의 소스 단과 게이트 단이 연결되고, 상기 제4 트랜지스터의 게이트 단과 드레인 단이 연결되는 제10 트랜지스터와, 상기 제8 트랜지스터의 드레인 단과 상기 제1 트랜지스터의 소스 단 사이에 연결되는 제1 커패시터와, 상기 제1 트랜지스터의 게이트 단과 접지 단자 사이에 연결되는 제2 커패시터를 더 포함하는 것에 특징이 있다. The output voltage stabilization circuit of the high voltage inverter according to the present invention has a drain terminal and a drain terminal of the first transistor connected to each other, and a third transistor to which a DC power source is input as a source terminal, and a source terminal and a drain terminal of the second transistor are connected. A fourth transistor to be connected, a source terminal and a drain terminal of the first transistor are connected, a source transistor of the second transistor, a fifth transistor connected to a drain terminal and a source terminal of the fourth transistor, and a drain terminal of the third transistor; Sixth and seventh transistors having a gate terminal connected thereto, a drain terminal and a gate terminal of the sixth transistor connected to each other, an eighth transistor having a source terminal and a source terminal connected to the sixth transistor, and a drain terminal of the third transistor; A ninth transistor connected with a drain terminal, a source terminal and a gate of the ninth transistor; And a tenth transistor connected to the gate terminal and the drain terminal of the fourth transistor, a first capacitor connected between the drain terminal of the eighth transistor and the source terminal of the first transistor, and a gate of the first transistor. It is characterized in that it further comprises a second capacitor connected between the stage and the ground terminal.

또한, 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로의 상기 제6 트랜지스터는 PMOS 형 트랜지스터이고, 상기 제6 트랜지스터를 제외한 트랜지스터들은 NMOS 형 트랜지스터인 것에 특징이 있다. In addition, the sixth transistor of the output voltage stabilization circuit of the high voltage inverter according to the present invention is a PMOS transistor, and transistors except for the sixth transistor are NMOS transistors.

본 발명은 고압 인버터의 출력 전압의 미세 변동으로 인한 부하의 오작동을 방지하고, 내구성을 향상시킬 수 있다.The present invention can prevent the malfunction of the load due to the minute fluctuation of the output voltage of the high voltage inverter, and improve the durability.

본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되나, 이는 예시적인 것이며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. Accordingly, the true scope of protection of the present invention should be determined only by the appended claims.

이하, 본 발명의 바람직한 실시예에 따른 고압 인버터의 출력 전압 안정화 회로를 첨부된 도면에 의거하여 상세히 설명한다. 도 1은 본 발명에 따른 고압 인 버터의 출력 전압 안정화 회로를 구비하는 고압 인버터를 나타낸 블록도이다.Hereinafter, an output voltage stabilization circuit of a high voltage inverter according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. 1 is a block diagram showing a high voltage inverter having an output voltage stabilization circuit of a high voltage inverter according to the present invention.

도 1을 참조하면, 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로를 포함하는 고압 인버터(200)는 저압 교류 회로(201), 스위칭 회로(203), 고압 증폭 트랜스포머(205), 및 안정화 회로(100)로 구성된다.Referring to FIG. 1, the high voltage inverter 200 including the output voltage stabilization circuit of the high voltage inverter according to the present invention includes a low voltage AC circuit 201, a switching circuit 203, a high voltage amplifying transformer 205, and a stabilization circuit ( 100).

저압 교류 회로(201)로 입력되는 직류 전원이 스위칭 회로(203)를 거쳐 본 발명에 따른 안정화 회로(100)로 입력되고, 안정화 회로(100)에서 스위칭 회로(203)의 미세한 전압 변화를 감지하여 복원시키며, 이러한 값을 저압 교류 회로(201)로 궤환시킴으로써, 고압 인버터(200)의 출력 전압이 안정화된다.The DC power input to the low voltage AC circuit 201 is input to the stabilization circuit 100 according to the present invention via the switching circuit 203, the small sense voltage change of the switching circuit 203 in the stabilization circuit 100 By restoring and returning this value to the low voltage AC circuit 201, the output voltage of the high voltage inverter 200 is stabilized.

이하, 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로에 대하여 좀 더 상세히 설명한다. 도 2는 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로를 나타낸 도면이다.Hereinafter, the output voltage stabilization circuit of the high voltage inverter according to the present invention will be described in more detail. 2 is a view showing an output voltage stabilization circuit of a high voltage inverter according to the present invention.

도 2를 참조하면, 본 발명에 따른 안정화 회로(100)는 제1 내지 제10 트랜지스터(1~10)와 제1 및 제2 커패시터(101, 103)로 구성된다. 여기서, 제6 트랜지스터(6)는 PMOS 형 트랜지스터이고, 제1 내지 제5 및 제7 내지 제10 트랜지스터들(1~5, 7~10)은 NMOS 형 트랜지스터로서, 본 발명에 따른 안정화 회로(100)는 CMOS 형 트랜지스터로 구성된다.2, the stabilization circuit 100 according to the present invention includes first to tenth transistors 1 to 10 and first and second capacitors 101 and 103. Here, the sixth transistor 6 is a PMOS transistor, and the first to fifth and seventh to tenth transistors 1 to 5 and 7 to 10 are NMOS transistors, and the stabilization circuit 100 according to the present invention is provided. ) Is composed of a CMOS transistor.

안정화 회로(100)로 입력되는 직류 전원은 제3 트랜지스터(3)의 소스 단으로 입력되고, 제3 트랜지스터(3)의 드레인 단과 제1 트랜지스터(1)의 드레인 단, 제2 트랜지스터(2)의 드레인 단, 제6 및 제7 트랜지스터(6, 7)의 게이트 단, 및 제9 트랜지스터(9)의 드레인 단이 연결된다.DC power input to the stabilization circuit 100 is input to the source terminal of the third transistor (3), the drain terminal of the third transistor (3), the drain terminal of the first transistor (1), the second transistor (2) of The drain terminal, the gate terminal of the sixth and seventh transistors 6 and 7, and the drain terminal of the ninth transistor 9 are connected.

제1 트랜지스터(1)의 소스 단은 제5 트랜지스터(5)의 드레인 단, 제7 트랜지스터(7)의 소스 단, 및 제1 커패시터(101)와 연결된다. 제1 트랜지스터(1)의 게이트 단과 접지 사이에는 제2 커패시터(102)가 연결된다. 제2 트랜지스터(2)의 소스 단은 제4 트랜지스터(4)의 드레인 단과 제5 트랜지스터(5)의 소스 단과 연결된다.The source terminal of the first transistor 1 is connected to the drain terminal of the fifth transistor 5, the source terminal of the seventh transistor 7, and the first capacitor 101. The second capacitor 102 is connected between the gate terminal of the first transistor 1 and the ground. The source terminal of the second transistor 2 is connected to the drain terminal of the fourth transistor 4 and the source terminal of the fifth transistor 5.

제8 트랜지스터(8)의 게이트 단은 제6 트랜지스터(6)의 드레인 단과 연결되고, 제8 트랜지스터(8)의 소스 단은 제6 트랜지스터(6)의 소스 단과 연결되며, 제8 트랜지스터(8)의 드레인 단은 제1 커패시터(101)와 연결된다.The gate terminal of the eighth transistor 8 is connected to the drain terminal of the sixth transistor 6, the source terminal of the eighth transistor 8 is connected to the source terminal of the sixth transistor 6, and the eighth transistor 8 The drain terminal of is connected to the first capacitor 101.

제9 트랜지스터(9)의 소스 단은 제10 트랜지스터(10)의 게이트 단과 연결된다. 제10 트랜지스터(10)의 드레인 단은 제4 트랜지스터(4)의 게이트 단과 연결된다. The source terminal of the ninth transistor 9 is connected to the gate terminal of the tenth transistor 10. The drain terminal of the tenth transistor 10 is connected to the gate terminal of the fourth transistor 4.

전술한 바와 같은 구성을 통해, 제1 트랜지스터(1)의 출력이 저압 교류 회로(201)로 출력된다. 그리고 제1 트랜지스터(1)의 드레인 단과 소스 단의 양단 전압을 저압 교류 회로(201)로 궤환시키고, 이 전압은 스위칭 회로(203)로로부터 제2 트랜지스터(2)의 게이트 단으로 입력된다.Through the configuration as described above, the output of the first transistor 1 is output to the low voltage AC circuit 201. Then, the voltages at both ends of the drain terminal and the source terminal of the first transistor 1 are fed back to the low voltage AC circuit 201, which is input from the switching circuit 203 to the gate terminal of the second transistor 2.

제1 트랜지스터(1)의 드레인 단과 소스 단의 양단 전압의 미세한 변화는 제1 커패시터(101)의 양단에 반비례적인 전압 변화를 유발한다. 이로 인해, 제2 트랜지스터(2)의 채널 저항이 변화되어, 제1 및 제4 트랜지스터(1, 4)를 통해 흐르는 전류량이 가변됨으로써, 제1 트랜지스터(1)의 드레인 단과 소스 단의 양단 전압의 변화가 차단된다. 그리고 이러한 변화를 복원시켜 저압 교류 회로(201)로 궤환시킨다. 따라서, 스위칭 회로(203)로 유입되는 전압의 변화를 사전에 예방하여, 고압 증폭 트랜스포머(205)의 증폭도를 일정하게 유지시킬 수 있게 된다.The minute change in the voltage across the drain terminal and the source terminal of the first transistor 1 causes a voltage change inversely proportional to both ends of the first capacitor 101. As a result, the channel resistance of the second transistor 2 is changed, and the amount of current flowing through the first and fourth transistors 1 and 4 is varied, so that the voltage at both ends of the drain terminal and the source terminal of the first transistor 1 is changed. Change is blocked. The change is restored and fed back to the low voltage AC circuit 201. Therefore, it is possible to prevent the change of the voltage flowing into the switching circuit 203 in advance, so that the amplification degree of the high voltage amplifying transformer 205 can be kept constant.

스위칭 회로(203)로로부터의 입력 전압과 제1 트랜지스터(1)의 드레인 단과 소스 단의 양단 출력 전압과의 관계가 도 3에 도시된다. 도 3은 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로에서 스위칭 회로로부터의 입력 전압과 제1 트랜지스터의 드레인 단과 소스 단의 출력 전압과의 관계를 나타낸 그래프이다.The relationship between the input voltage from the switching circuit 203 and the output voltage at both ends of the drain terminal and the source terminal of the first transistor 1 is shown in FIG. 3 is a graph showing the relationship between the input voltage from the switching circuit and the output voltage of the drain terminal and the source terminal of the first transistor in the output voltage stabilization circuit of the high voltage inverter according to the present invention.

도 3에 도시된 바와 같이, 스위칭 회로(203)로로부터 입력되는 전압이 변화하더라도 제1 트랜지스터(1)의 드레인 단과 소스 단의 양단 전압을 일정한 값으로 안정화시킬 수 있다. 여기서, 제5 및 제10 트랜지스터(5, 10)의 게이트 단의 전압을 조절하여, 고압 교류 전원의 한계 전압(A)을 결정할 수 있다. As shown in FIG. 3, even when the voltage input from the switching circuit 203 changes, the voltages at both ends of the drain terminal and the source terminal of the first transistor 1 may be stabilized to a constant value. Here, the voltages of the gate terminals of the fifth and tenth transistors 5 and 10 may be adjusted to determine the limit voltage A of the high voltage AC power supply.

한편, 제3 트랜지스터(3)의 게이트 단의 전압을 조절하여, 본 발명에 따른 안정화 회로(100)의 소비 전력량을 상황에 맞추어 설정할 수도 있다.On the other hand, by adjusting the voltage of the gate terminal of the third transistor 3, the amount of power consumption of the stabilization circuit 100 according to the present invention can be set according to the situation.

한편, 본 실시예에 따른 고압 인버터의 출력 전압 안정화 회로는 전술한 형태에 한정되지 않고, 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 이는 본원발명이 속하는 기술 분야에 종사하는 자라면 쉽게 알 수 있을 것이다.On the other hand, the output voltage stabilization circuit of the high voltage inverter according to the present embodiment is not limited to the above-described form, it can be variously modified within the scope not departing from the technical spirit of the present invention. This will be readily apparent to those skilled in the art.

도 1은 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로를 구비하는 고압 인버터를 나타낸 블록도이다.1 is a block diagram showing a high voltage inverter having an output voltage stabilization circuit of the high voltage inverter according to the present invention.

도 2는 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로를 나타낸 도면이다.2 is a view showing an output voltage stabilization circuit of a high voltage inverter according to the present invention.

도 3은 본 발명에 따른 고압 인버터의 출력 전압 안정화 회로에서 스위칭 회로로부터의 입력 전압과 제1 트랜지스터의 드레인 단과 소스 단의 출력 전압과의 관계를 나타낸 그래프이다.3 is a graph showing the relationship between the input voltage from the switching circuit and the output voltage of the drain terminal and the source terminal of the first transistor in the output voltage stabilization circuit of the high voltage inverter according to the present invention.

Claims (3)

저압 교류 회로, 스위칭 회로, 및 고압 증폭 트랜스포머를 포함하는 인버터 회로의 출력 전압 안정화 회로에 있어서,In the output voltage stabilization circuit of the inverter circuit including a low voltage AC circuit, a switching circuit, and a high voltage amplifying transformer, 상기 스위칭 회로로 부터의 출력 전압을 감지하여 복원시키고, 복원된 전압을 상기 저압 교류 회로로 출력시키는 제1 트랜지스터와,A first transistor for sensing and restoring an output voltage from the switching circuit and outputting the restored voltage to the low voltage AC circuit; 상기 저압 교류 회로의 출력 전압이 입력되는 제2 트랜지스터를 포함하는 것을 특징으로 하며, And a second transistor to which the output voltage of the low voltage AC circuit is input. 상기 제1 트랜지스터의 드레인 단과 드레인 단이 연결되고, 직류 전원이 소스 단으로 입력되는 제3 트랜지스터와,A third transistor having a drain terminal and a drain terminal of the first transistor connected to each other, and a DC power source input to the source terminal; 상기 제2 트랜지스터의 소스 단과 드레인 단이 연결되는 제4 트랜지스터와,A fourth transistor connected to a source terminal and a drain terminal of the second transistor; 상기 제1 트랜지스터의 소스 단과 드레인 단이 연결되고, 상기 제2 트랜지스터의 소스 단 및 제4 트랜지스터의 드레인 단과 소스 단이 연결되는 제5 트랜지스터와,A fifth transistor having a source terminal and a drain terminal of the first transistor connected to each other, a source terminal of the second transistor and a drain terminal and a source terminal of the fourth transistor connected thereto; 상기 제3 트랜지스터의 드레인 단과 게이트 단이 연결되는 제6 및 제7 트랜지스터와,Sixth and seventh transistors connected to a drain terminal and a gate terminal of the third transistor; 상기 제6 트랜지스터의 드레인 단과 게이트 단이 연결되고, 상기 제6 트랜지스터의 소스 단과 소스 단이 연결되는 제8 트랜지스터와,An eighth transistor connected to a drain terminal and a gate terminal of the sixth transistor, and a source terminal and a source terminal of the sixth transistor connected to each other; 상기 제3 트랜지스터의 드레인 단과 드레인 단이 연결되는 제9 트랜지스터와,A ninth transistor connected to a drain terminal and a drain terminal of the third transistor; 상기 제9 트랜지스터의 소스 단과 게이트 단이 연결되고, 상기 제4 트랜지스터의 게이트 단과 드레인 단이 연결되는 제10 트랜지스터와,A tenth transistor connected to a source terminal and a gate terminal of the ninth transistor, and connected to a gate terminal and a drain terminal of the fourth transistor; 상기 제8 트랜지스터의 드레인 단과 상기 제1 트랜지스터의 소스 단 사이에 연결되는 제1 커패시터와,A first capacitor connected between the drain terminal of the eighth transistor and the source terminal of the first transistor; 상기 제1 트랜지스터의 게이트 단과 접지 단자 사이에 연결되는 제2 커패시터를 더 포함하는 것을 특징으로 하는 고압 인버터의 출력 전압 안정화 회로.And a second capacitor connected between the gate terminal and the ground terminal of the first transistor. 삭제delete 제1 항에 있어서,The method according to claim 1, 상기 제6 트랜지스터는 PMOS 형 트랜지스터이고, 상기 제6 트랜지스터를 제외한 트랜지스터들은 NMOS 형 트랜지스터인 것을 특징으로 하는 고압 인버터의 출력 전압 안정화 회로.And the sixth transistor is a PMOS transistor, and the transistors except the sixth transistor are NMOS transistors.
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