KR101041858B1 - Method for forming one side contact in semiconductor device - Google Patents

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Abstract

본 발명은 금속막의 측벽피복성(Side coverage)을 향상시켜 금속실리사이드가 형성되는데 필요한 충분한 두께의 금속막을 형성할 수 있는 반도체장치의 단일측벽 콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 측벽콘택 형성 방법은 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 어느 한쪽 측벽에 예정된 콘택영역을 개방시키는 라이너막을 형성하는 단계; 상기 라이너막을 포함한 전면에 금속막을 형성하는 단계; 아르곤 이온을 이용한 스퍼터링을 실시하여 상기 트렌치 바닥쪽의 금속막 일부를 상기 트렌치 측벽쪽에 증착시키는 단계; 및 열처리를 통해 상기 콘택영역에 금속실리사이드를 형성하는 단계를 포함하고, SUMMARY OF THE INVENTION The present invention is to provide a method for forming a single sidewall contact of a semiconductor device capable of forming a metal film having a sufficient thickness for forming a metal silicide by improving side coverage of the metal film. A method of forming sidewall contact includes etching a silicon substrate to form a trench; Forming a liner layer on one sidewall of the trench to open a predetermined contact region; Forming a metal film on the entire surface including the liner film; Sputtering using argon ions to deposit a portion of the metal film at the bottom of the trench on the sidewall of the trench; And forming metal silicide in the contact region through heat treatment.

단일측벽콘택, 수직게이트, 코발트막, 이온화물리기상증착법 Single side wall contact, vertical gate, cobalt film, ionized vapor deposition

Description

반도체장치의 단일 측벽 콘택 형성 방법{METHOD FOR FORMING ONE SIDE CONTACT IN SEMICONDUCTOR DEVICE}METHODE FOR FORMING ONE SIDE CONTACT IN SEMICONDUCTOR DEVICE}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 반도체장치의 단일 측벽 콘택 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a single sidewall contact of a semiconductor device.

일반적으로 금속라인(metal line)과 실리콘이 접촉하는 지역에서 오믹성 콘택(ohmic-like contact)을 형성하기 위한 조건 중의 하나가 접촉부분에 금속실리사이드(metal silicide)를 형성하는 것이다. 대표적인 금속실리사이드로는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi) 등이 있다. 어떤 물질을 적용할지 결정짓는 주요 인자중 하나가 열적 안정성이다. 즉 위 세가지 금속실리사이드는 일단 형성이 된 후 후속 열공정에서의 써멀버짓(thermal budget)에 의해 응집현상이 발생하는 것이 보통이다. 가능한 높은 온도까지 응집현상이 일어나지 않는 것이 후속 공정에 더 넓은 마진을 부여할 수 있다.In general, one of the conditions for forming an ohmic-like contact in a region where a metal line is in contact with silicon is to form a metal silicide in the contact portion. Representative metal silicides include titanium silicide (TiSi 2 ), cobalt silicide (CoSi 2 ), nickel silicide (NiSi), and the like. One of the major determinants of which material to apply is thermal stability. That is, the three metal silicides are usually formed and then coagulated due to thermal budget in a subsequent thermal process. The absence of agglomeration up to as high a temperature as possible can give wider margins for subsequent processes.

차세대 DRAM의 셀구조로 각광받고 있는 구조는 셀채널(cell channel)을 수직 으로 형성하는 수직게이트(Vertical Gate; VG) 구조이다. 수직게이트 구조에서는 기존 평면셀구조(planar cell scheme)에서 비트라인(BL)이 워드라인(WL) 위에 형성되던 것과는 달리 비트라인을 워드라인 아래에 먼저 형성하는 공정을 취하는 것이 보통이다. 이때 비트라인과 셀접합(cell junction)을 연결하는 콘택에 금속실리사이드를 형성하게 되는데 문제는 그 이후에 워드라인 형성을 위한 비교적 고온의 열공정이 뒤따른다는 점이다. 따라서, 수직게이트 구조를 갖는 반도체장치에서 셀콘택에 적용할 금속실리사이드로는 니켈실리사이드(NiSi), 티타늄실리사이드(TiSi2)보다 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.The structure that is attracting attention as the cell structure of the next generation DRAM is a vertical gate (VG) structure that vertically forms a cell channel. In the vertical gate structure, unlike the bit line BL formed on the word line WL in the conventional planar cell scheme, it is common to take a process of forming the bit line below the word line first. At this time, the metal silicide is formed in the contact connecting the bit line and the cell junction. The problem is that a relatively high temperature thermal process for the word line is followed. Therefore, as the metal silicide to be applied to the cell contact in the semiconductor device having the vertical gate structure, it is preferable to select cobalt silicide (CoSi 2 ) having stronger thermal stability than nickel silicide (NiSi) and titanium silicide (TiSi 2 ).

도 1a 내지 도 1d는 종래기술에 따른 수직게이트 구조의 반도체장치에서 콘택을 형성하는 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a contact in a semiconductor device having a vertical gate structure according to the related art.

도 1a에 도시된 바와 같이, 하드마스크막(12)을 식각장벽으로 실리콘기판(11)을 식각하여 트렌치(13)를 형성한다. 트렌치(13)에 의해 활성영역(14)이 형성된다.As shown in FIG. 1A, the trench 13 is formed by etching the silicon substrate 11 using the hard mask layer 12 as an etch barrier. The active region 14 is formed by the trench 13.

도 1b에 도시된 바와 같이, 활성영역(14)의 일부 측벽을 노출시키는 콘택영역(16)이 개방된 라이너막(15)을 형성한다. 이어서, 콘택영역(16)에 의해 노출되는 활성영역(14)에 셀접합(17)을 형성한다.As shown in FIG. 1B, the liner layer 15 having the open contact region 16 exposing some sidewalls of the active region 14 is formed. Subsequently, a cell junction 17 is formed in the active region 14 exposed by the contact region 16.

활성영역(14)의 측벽에 개방된 콘택영역(16)에 코발트실리사이드를 형성하기 위해서는 우선 도 1c에 도시된 바와 같이, 콘택영역(16)의 기판과 접촉하도록 전면에 코발트막(18)을 증착한다.In order to form cobalt silicide in the contact region 16 open on the sidewall of the active region 14, first, a cobalt film 18 is deposited on the entire surface to contact the substrate of the contact region 16, as shown in FIG. 1C. do.

도 1d에 도시된 바와 같이, 급속열처리(RTA)를 진행하여 활성영역(14) 측벽의 콘택영역(16)에서만 실리콘기판과 코발트막이 반응하도록 하므로써 코발트실리사이드(19)를 형성한다.As shown in FIG. 1D, cobalt silicide 19 is formed by performing rapid thermal treatment (RTA) so that the silicon substrate and the cobalt film react only in the contact region 16 on the sidewall of the active region 14.

이어서, 남아있는 미반응 코발트막을 선택적으로 제거한다.Then, the remaining unreacted cobalt film is selectively removed.

종래기술은 활성영역의 일측 측벽에서 콘택을 형성하는 단일 측벽콘택(one side contact) 구조를 갖는다.The prior art has a one side contact structure that forms a contact at one side wall of the active region.

활성영역의 측벽에 원하는 두께의 코발트막을 자유자재로 증착할 수 있는 기술로는 화학기상증착법(Chemical Vapor Deposition; CVD)이 일반적이다. 그러나 화학기상증착법에 의한 코발트막 증착 기술(CVD Co)의 경우 대부분 원료기체로서 금속유기(metal-organic) 계열의 전구체(precursor)를 사용하기 때문에 증착된 코발트막 내부에 필연적으로 탄소(C)와 산소(O) 등의 불순물이 함유된다. 이러한 불순물들은 최종적으로 생성되는 코발트실리사이드(19)의 특성을 저하시켜 셀접합(17)에서 저항 문제를 초래할 수 있다. Chemical vapor deposition (CVD) is a common technique for freely depositing a cobalt film having a desired thickness on the sidewall of the active region. However, most of the cobalt film deposition technique (CVD Co) by chemical vapor deposition method uses a metal-organic precursor as a raw material gas, so inevitably carbon (C) and Impurities, such as oxygen (O), are contained. These impurities may degrade the properties of the cobalt silicide 19 that is finally produced, resulting in resistance problems in the cell junction 17.

따라서, 셀접합(17)에서 전기적 특성을 만족시키기 위해서는 불순물 문제가 없는 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 코발트막을 형성해야 한다.Therefore, in order to satisfy the electrical characteristics in the cell junction 17, a cobalt film should be formed by using physical vapor deposition (PVD) without an impurity problem.

그러나, 물리기상증착법(PVD)을 적용하여 코발트막을 증착하는 경우, 트렌치 바닥에서는 원하는 두께의 코발트막을 증착할 수는 있으나(도 1c의 A 참조), 활성영역의 측벽에서는 원하는 두께를 쉽게 형성하기 어렵다(도 1c의 B 참조).However, in the case of depositing a cobalt film by applying physical vapor deposition (PVD), it is possible to deposit a cobalt film having a desired thickness at the bottom of the trench (see A of FIG. 1C), but it is difficult to easily form a desired thickness on the sidewall of the active region. (See B of FIG. 1C).

도 2는 종래기술에 따른 코발트막의 증착후의 결과를 도시한 사진으로서, 측 벽에서는 코발트막이 거의 증착되지 않음을 알 수 있다.Figure 2 is a photograph showing the result after the deposition of the cobalt film according to the prior art, it can be seen that the cobalt film is hardly deposited on the side wall.

다시 말해 물리기상증착법(PVD)은 화학기상증착법(CVD)과는 달리 측면 피복성(side coverage)이 매우 열악하므로, 코발트실리사이드가 형성되는 필요한 충분한 두께의 코발트막을 측벽에 형성하는데 한계가 있다.In other words, since physical vapor deposition (PVD) has a very poor side coverage unlike chemical vapor deposition (CVD), there is a limit to forming a cobalt film having a sufficient thickness to form cobalt silicide on the sidewall.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로,금속막의 측벽피복성(Side coverage)을 향상시켜 금속실리사이드가 형성되는데 필요한 충분한 두께의 금속막을 형성할 수 있는 반도체장치의 단일측벽 콘택 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems according to the prior art, and is a single sidewall of a semiconductor device capable of forming a metal film having a sufficient thickness for forming a metal silicide by improving side coverage of the metal film. It is to provide a method for forming a contact.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 측벽콘택 형성 방법은 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 어느 한쪽 측벽에 예정된 콘택영역을 개방시키는 라이너막을 형성하는 단계; 상기 라이너막을 포함한 전면에 금속막을 형성하는 단계; 아르곤 이온을 이용한 스퍼터링을 실시하여 상기 트렌치 바닥쪽의 금속막 일부를 상기 트렌치 측벽쪽에 증착시키는 단계; 및 열처리를 통해 상기 콘택영역에 금속실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a sidewall contact of a semiconductor device, the method comprising: forming a trench by etching a silicon substrate; Forming a liner layer on one sidewall of the trench to open a predetermined contact region; Forming a metal film on the entire surface including the liner film; Sputtering using argon ions to deposit a portion of the metal film at the bottom of the trench on the sidewall of the trench; And forming a metal silicide in the contact region through heat treatment.

또한, 본 발명의 반도체장치의 측벽콘택 형성 방법은 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 어느 한쪽 측벽에 예정된 콘택영역을 개방시키는 라이너막을 형성하는 단계; 상기 라이너막을 포함한 전면에 금속막을 형성하면서 동시에 아르곤 이온을 이용한 스퍼터링을 실시하여 상기 트렌치 측벽에서 상기 금속막의 두께를 두껍게 형성하는 단계; 및 열처리를 통해 상기 콘택영역에 금속실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for forming the sidewall contact of the semiconductor device of the present invention comprises the steps of forming a trench by etching the silicon substrate; Forming a liner layer on one sidewall of the trench to open a predetermined contact region; Forming a metal film on the entire surface including the liner film and simultaneously sputtering using argon ions to form a thick thickness of the metal film on the sidewalls of the trench; And forming a metal silicide in the contact region through heat treatment.

상술한 본 발명은 이온화물리기상증착법(IPVD)을 이용하여 금속막을 증착하므로써 불순물이 적은 양질의 금속막을 트렌치의 측벽에 원하는 두께만큼 조절하여 증착할 수 있으며, 이에 따라 수직게이트 셀구조에서 가장 큰 이슈인 측벽에서의 셀접합 형성 및 금속 매립비트라인(buried bit line) 공정을 현실화할 수 있는 효과가 있다. According to the present invention described above, by depositing a metal film using an ionized vapor phase vapor deposition method (IPVD), a high quality metal film containing few impurities can be deposited on the sidewall of the trench by controlling a desired thickness, and thus, the biggest issue in the vertical gate cell structure. Cell junction formation and metal buried bit line processes on the phosphorous sidewalls can be realized.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

DRAM의 소형화가 진행됨에 따라 기존의 플라나 셀(planar cell)에서 채널길이(channel length)가 짧아지면서 발생하는 숏채널효과(short channel effect)를 극복하기 위해 채널을 수직으로 형성하는 3차원 셀(3D cell)이 점차 보편화되고 있다. 본 발명에서는 3차원 셀의 일종으로서 수직게이트 구조를 채용할 때, 금속 물질로 이루어진 매립비트라인(buried bit line)과 셀접합(cell junction) 사이의 셀콘택을 트렌치의 바닥이 아닌 측벽에 형성하는 방법이다. As the miniaturization of DRAM proceeds, three-dimensional cells (3D) are formed vertically in order to overcome short channel effects caused by shortening of channel lengths in conventional planar cells. cells are becoming more and more common. In the present invention, when adopting a vertical gate structure as a kind of three-dimensional cell, cell contact between a buried bit line made of a metal material and a cell junction is formed on the sidewall of the trench instead of the bottom of the trench. Way.

셀콘택은 금속실리사이드로 형성하며, 금속실리사이드를 위한 금속막은 물리 기상증착법(PVD)을 이용하여 증착하면서도 트렌치의 측벽에서 원하는 두께의 박막을 자유롭게 형성하기 위하여, 즉 측벽피복성을 좋게 하기 위해 아르곤 이온(Ar+)을 이용한 리스퍼터링(resputtering) 기술을 적용한다.Cell contact is formed of metal silicide, and a metal film for metal silicide is deposited using physical vapor deposition (PVD), while argon ions are formed to freely form a thin film having a desired thickness on the sidewall of the trench, that is, to improve sidewall coverage. The resputtering technique using (Ar + ) is applied.

도 3a 및 도 3b는 아르곤이온을 이용한 리스퍼터링 개념을 도시한 도면이다.3A and 3B illustrate a concept of resputtering using argon ions.

도 3a에 도시된 바와 같이, 기판(101) 상에 트렌치(102A)를 갖는 구조물(102)을 형성한다. 여기서, 구조물(102)은 실리콘막, 절연막 등을 포함할 수 있다.As shown in FIG. 3A, a structure 102 having trenches 102A is formed on the substrate 101. Here, the structure 102 may include a silicon film, an insulating film, and the like.

이어서, 이온화 물리기상증착법(IPVD)을 이용하여 코발트막(103)을 증착한다. 이온화물리기상증착법의 특성상 구조물의 상부(103A) 및 트렌치의 바닥(103B)에서는 충분히 두꺼운 두께를 갖고 증착되지만, 트렌치 측벽에서는 거의 증착되지 않아 d1의 얇은 두께를 갖고 증착된다.Subsequently, the cobalt film 103 is deposited using ionization physical vapor deposition (IPVD). Due to the nature of the ionized vapor deposition method, it is deposited with a sufficiently thick thickness at the top 103A of the structure and at the bottom 103B of the trench, but is deposited at a thin thickness of d1 because it is hardly deposited on the trench sidewalls.

도 3b에 도시된 바와 같이, 아르곤 이온(Ar+)을 이용하여 처리한다. 이와 같이, 아르곤 이온을 이용하여 처리하면, 트렌치 바닥에 증착되어 있던 코발트막의 일부가 식각되어 스퍼터링된다. 이에 따라 트렌치 측벽에 코발트원자가 증착된다. 결국, 트렌치 측벽에서 코발트막(103)은 d2의 두꺼운 두께를 갖는다.As shown in FIG. 3B, treatment is performed using argon ions (Ar + ). In this manner, when argon ions are used, a part of the cobalt film deposited on the bottom of the trench is etched and sputtered. As a result, cobalt atoms are deposited on the trench sidewalls. As a result, the cobalt film 103 at the trench sidewall has a thick thickness of d2.

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 단일 측벽콘택 형성 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a single sidewall contact of a semiconductor device according to a first embodiment of the present invention.

도 4a에 도시된 바와 같이, 하드마스크막(22)을 식각장벽으로 실리콘기판(21)을 식각하여 트렌치(23)를 형성한다. 트렌치(23)에 의해 활성영역(24)이 형 성된다. 여기서, 하드마스크막(22)은 산화막, 질화막 및 산화막의 순서로 적층될 수 있다.As shown in FIG. 4A, the trench 23 is formed by etching the silicon substrate 21 using the hard mask layer 22 as an etch barrier. The active region 24 is formed by the trench 23. Here, the hard mask film 22 may be stacked in the order of the oxide film, the nitride film and the oxide film.

도 4b에 도시된 바와 같이, 활성영역(24)의 일부 측벽을 노출시키는 콘택영역(26)이 개방된 라이너막(Liner layer, 25)을 형성한다. 라이너막(25)은 라이너산화막(Liner oxide)과 라이너질화막(Liner nitride)이 적층된 구조일 수 있다. 활성영역(24)의 측벽에서 콘택영역(26)을 개방시키는 과정은 공지된 방법을 따른다.As shown in FIG. 4B, a liner layer 25 having an open contact region 26 exposing some sidewalls of the active region 24 is formed. The liner layer 25 may have a structure in which a liner oxide layer and a liner nitride layer are stacked. The process of opening the contact region 26 on the sidewall of the active region 24 follows a known method.

이어서, 콘택영역(26)에 의해 노출되는 활성영역(24)에 불순물의 이온주입을 통해 셀접합(27)을 형성한다.Subsequently, the cell junction 27 is formed through ion implantation of impurities in the active region 24 exposed by the contact region 26.

도 4c에 도시된 바와 같이, 실리콘기판(21)의 전면에 금속막(28)을 증착한다. 이때, 금속막(28)은 코발트막, 티타늄막 또는 니켈막을 포함할 수 있다. 금속막(28)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착한다. 바람직하게는 이온화 물리기상증착법(Ionized PVD; IPVD)을 이용하여 증착한다. 이하, 금속막(28)이 '코발트막(28)'이라 가정하여 설명하기로 한다.As shown in FIG. 4C, a metal film 28 is deposited on the entire surface of the silicon substrate 21. In this case, the metal film 28 may include a cobalt film, a titanium film, or a nickel film. The metal film 28 is deposited using physical vapor deposition (PVD). Preferably it is deposited using ionized PVD (Ionized PVD). Hereinafter, the metal film 28 is assumed to be a 'cobalt film 28'.

코발트(28)은 물리기상증착법(PVD)을 이용하여 증착한다. 바람직하게는 이온화 물리기상증착법(Ionized PVD; IPVD)을 이용하여 증착한다. 이온화 물리기상증착법(IPVD)을 이용하는 경우, 코발트타겟(Co target)으로부터 아르곤 스퍼터링(Ar sputtering)에 의해 떨어져 나온 코발트원자들을 이온화시켜 접지시키거나 RF 바이어스(RF Bias)가 인가된 웨이퍼쪽으로 가속되도록 하여 금속이온들의 직진성을 이용하여 코발트막을 증착하는 방법이다.Cobalt 28 is deposited using physical vapor deposition (PVD). Preferably it is deposited using ionized PVD (Ionized PVD). In the case of using the ionized physical vapor deposition (IPVD), the cobalt atoms separated by the ar sputtering from the cobalt target are ionized and grounded or accelerated toward the wafer to which the RF bias is applied. It is a method of depositing a cobalt film using the linearity of metal ions.

이온화 물리기상증착법(IPVD)을 이용하여 코발트막(28)을 증착하게 되면, 코 발트막(28) 내부에 탄소(C), 산소(O) 등의 불순물이 함유되지 않는다. 하지만, 이온화 물리기상증착법(IPVD)을 이용함에 따라 활성영역 측벽에서 측벽피복성이 불량하게 된다. 부연하면, 이온화물리기상증착법(IPVD)으로 코발트막(28)을 증착하면 트렌치의 바닥에는 상당량의 코발트막이 증착되는 반면(도면부호 'A' 참조) 활성영역의 측벽에는 코발트막이 거의 증착되지 않는다(도면부호 'B' 참조). When the cobalt film 28 is deposited using ionization physical vapor deposition (IPVD), impurities such as carbon (C) and oxygen (O) are not contained in the cobalt film 28. However, the use of ionized physical vapor deposition (IPVD) results in poor sidewall coverage on the sidewalls of the active region. In other words, when the cobalt film 28 is deposited by ionization vapor deposition (IPVD), a significant amount of cobalt film is deposited on the bottom of the trench (see reference numeral 'A'), and almost no cobalt film is deposited on the sidewall of the active region ( See symbol 'B'.

위와 같은 측벽피복성 불량을 개선하기 위해 제1실시예는 코발트막(28) 증착 후에 도 4d에 도시된 바와 같이, 아르곤 이온(Ar+)을 이용한 스퍼터링(이를 '리스퍼터링(Resputtering)'이라 함)을 실시하여 트렌치 바닥쪽의 코발트막을 트렌치 측벽쪽에 재증착시킨다. 리스퍼터링에 대해 부연 설명하면, 코발트막을 증착한 후 웨이퍼 쪽에 음의 바이어스(negative bias)가 강화되도록 전기장을 조절하면 아르곤이온(Ar+)이 코발트타겟쪽보다는 상대적으로 웨이퍼쪽으로 직진하여 트렌치 바닥에 쌓여 있던 코발트 원자를 다시 스퍼터링시키게 된다. 이때 아르곤이온의 식각작용에 의해 스퍼터링되는 코발트원자(도면부호 '29' 참조)는 활성영역의 측벽에 달라붙어 상대적으로 취약했던 측벽의 피복성을 향상시키게 된다. In order to improve the sidewall coating defect as described above, the first embodiment is sputtered using argon ions (Ar + ) as shown in FIG. 4D after the cobalt film 28 is deposited (this is referred to as 'resputtering'). ) And redeposit the cobalt film on the trench bottom side to the trench sidewall. Regarding the resputtering, after the cobalt film is deposited, if the electric field is adjusted to enhance the negative bias on the wafer side, argon ions (Ar + ) go straight toward the wafer rather than the cobalt target side, and are stacked on the trench bottom. Sputtered cobalt atoms again. At this time, the cobalt atoms sputtered by the etching of argon ions (see reference numeral '29') adhere to the sidewalls of the active region, thereby improving the coverage of the sidewalls, which were relatively weak.

제1실시예는 코발트막 증착후에, 코발트타겟에 공급되는 직류전력(DC Power)을 줄이고 웨이퍼에 공급되는 웨이퍼바이어스파워(wafer bias power)를 증가시킨다. 이로써 아르곤이온(Ar+)을 코발트타겟쪽보다는 상대적으로 웨이퍼쪽으로 직진시키게 되고, 직진하는 아르곤이온이 트렌치 바닥에 쌓여있는 코발트원자를 다시 스퍼터링시켜 측벽으로 이동시키는 경우이다. 이때, 웨이퍼바이어스파워는 100W∼ 2000W로 인가하여 진행하고, 직류전력은 1KW∼10KW를 인가한다. 한편, 코발트막 증착시에는 웨이퍼바이어스파워는 100W 보다는 낮고, 직류전력은 10kW보다는 큰 값을 갖는다.In the first embodiment, after deposition of the cobalt film, DC power supplied to the cobalt target is reduced and wafer bias power supplied to the wafer is increased. As a result, argon ions (Ar + ) are moved straight toward the wafer rather than the cobalt target side, and straight argon ions are sputtered again to move the cobalt atoms accumulated in the trench bottom to the sidewall. At this time, the wafer bias power is applied at 100W to 2000W, and the direct current power is applied at 1KW to 10KW. On the other hand, in the deposition of the cobalt film, the wafer bias power is lower than 100 W and the direct current power is larger than 10 kW.

그리고, 아르곤 이온을 이용한 리스퍼터링은 코발트막을 증착한 챔버와 동일한 챔버에서 연속하여 진행하거나 또는 다른 챔버에서 진행할 수 있다.In addition, the resputtering using argon ions may proceed continuously in the same chamber as the chamber in which the cobalt film is deposited or in another chamber.

상술한 바와 같은 일련의 리스퍼터링을 통해 트렌치 측벽에서의 측벽피복성을 개선할 수 있다. 이에 따라 트렌치의 바닥은 물론 활성영역의 측벽에서도 두께가 'd'만큼 충분히 확보되는 코발트막(28A)을 형성할 수 있다. 도면에서 점선은 최초 증착시의 코발트막(28)이다.A series of resputterings as described above can improve sidewall coverage in the trench sidewalls. Accordingly, the cobalt film 28A having a sufficient thickness as 'd' may be formed on the bottom of the trench as well as on the sidewall of the active region. The dotted line in the figure is the cobalt film 28 at the time of initial deposition.

도 4e에 도시된 바와 같이, 열처리를 통해 콘택영역에 선택적으로 코발트실리사이드(30)를 형성한다. 열처리를 진행하기 전에 TiN 등의 캡핑막(capping layer)을 미리 증착하여 코발트막이 대기 중의 산소와 반응하는 것을 방지할 수 있다. 콘택으로 사용되는 실리사이드로는 코발트실리사이드 외에 니켈실리사이드, 티타늄실리사이드 등을 포함한다.As shown in FIG. 4E, cobalt silicide 30 is selectively formed in the contact region through heat treatment. Before the heat treatment is performed, a capping layer such as TiN may be deposited in advance to prevent the cobalt layer from reacting with oxygen in the atmosphere. Silicides used for the contact include nickel silicide, titanium silicide and the like in addition to cobalt silicide.

코발트실리사이드(30)를 형성하기 위해 열처리는 적어도 2회 실시할 수 있다. 먼저, 500℃ 정도의 급속열처리(rapid thermal anneal; RTA) 공정을 진행하여 콘택영역의 노출 부위에 'CoSi' 상의 코발트실리사이드를 형성시킨다. 이어서, 700℃ 정도의 급속열처리를 진행하여 'CoSi'를 'CoSi2' 상으로 변환시킨다. 이어서, 미반응 코발트막을 제거한다. 미반응 코발트막은 2차 급속열처리 이전에 제거할 수도 있다.The heat treatment may be performed at least twice to form the cobalt silicide 30. First, a rapid thermal anneal (RTA) process of about 500 ° C. is performed to form cobalt silicide on 'CoSi' on an exposed portion of the contact region. Subsequently, rapid thermal treatment at about 700 ° C. is performed to convert 'CoSi' into a 'CoSi 2 ' phase. Next, the unreacted cobalt film is removed. Unreacted cobalt film may be removed before the second rapid thermal treatment.

도시하지 않았지만, 후속하여 금속물질을 이용하여 코발트실리사이드(30)에 콘택되는 매립비트라인을 형성할 수 있다.Although not shown, a buried bit line contacting the cobalt silicide 30 may be subsequently formed using a metal material.

도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 반도체장치의 단일 측벽콘택 형성 방법을 도시한 공정 단면도이다.5A through 5D are cross-sectional views illustrating a method of forming a single sidewall contact of a semiconductor device according to a second embodiment of the present invention.

도 5a에 도시된 바와 같이, 하드마스크막(32)을 식각장벽으로 실리콘기판(31)을 식각하여 트렌치(33)를 형성한다. 트렌치(33)에 의해 활성영역(34)이 형성된다. 여기서, 하드마스크막(32)은 산화막, 질화막 및 산화막의 순서로 적층될 수 있다.As shown in FIG. 5A, the trench 33 is formed by etching the silicon substrate 31 using the hard mask layer 32 as an etch barrier. The active region 34 is formed by the trench 33. Here, the hard mask film 32 may be stacked in the order of the oxide film, the nitride film and the oxide film.

도 5b에 도시된 바와 같이, 활성영역(34)의 일부 측벽을 노출시키는 콘택영역(36)이 개방된 라이너막(Liner layer, 35)을 형성한다. 라이너막(35)은 라이너산화막(Liner oxide)과 라이너질화막(Liner nitride)이 적층된 구조일 수 있다. 활성영역(34)의 측벽에서 콘택영역(36)을 개방시키는 과정은 공지된 방법을 따른다.As shown in FIG. 5B, a liner layer 35 having an open contact region 36 exposing some sidewalls of the active region 34 is formed. The liner layer 35 may have a structure in which a liner oxide layer and a liner nitride layer are stacked. The opening of the contact region 36 on the sidewall of the active region 34 follows a known method.

이어서, 콘택영역(36)에 의해 노출되는 활성영역(34)에 불순물의 이온주입을 통해 셀접합(37)을 형성한다.Subsequently, the cell junction 37 is formed through ion implantation of impurities in the active region 34 exposed by the contact region 36.

도 5c에 도시된 바와 같이, 실리콘기판(31)의 전면에 금속막(38)을 증착한다. 이때, 금속막(38)은 코발트막, 티타늄막 또는 니켈막을 포함할 수 있다. 금속막(38)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착한다. 바람직하게는 이온화물리기상증착법(IPVD)을 이용하여 증착한다. 이하, 금속막(38)이 '코발트막(38)'이라 가정하여 설명하기로 한다.As shown in FIG. 5C, a metal film 38 is deposited on the entire surface of the silicon substrate 31. In this case, the metal film 38 may include a cobalt film, a titanium film, or a nickel film. The metal film 38 is deposited by using physical vapor deposition (PVD). Preferably, the deposition is carried out by ionized vapor phase vapor deposition (IPVD). Hereinafter, the metal film 38 is assumed to be a 'cobalt film 38'.

코발트막(38)은 이온화 물리기상증착법(IPVD)을 이용하여 증착한다. The cobalt film 38 is deposited using ionization physical vapor deposition (IPVD).

이온화 물리기상증착법(IPVD)을 이용하여 코발트막(38)을 증착하게 되면, 코발트막(28) 내부에 탄소(C), 산소(O) 등의 불순물이 함유되지 않는다. 하지만, 물리기상증착법(PVD)을 이용함에 따라 활성영역 측벽에서 측벽피복성이 불량하게 된다. 부연하면, 이온화 물리기상증착법(IPVD)으로 코발트막(38)을 증착하면 트렌치의 바닥에는 상당량의 코발트막이 증착되는 반면 활성영역의 측벽에는 코발트막이 거의 증착되지 않는다.When the cobalt film 38 is deposited using the ionization physical vapor deposition method (IPVD), impurities such as carbon (C) and oxygen (O) are not contained in the cobalt film 28. However, the use of physical vapor deposition (PVD) results in poor sidewall coverage on the sidewalls of the active region. In other words, when the cobalt film 38 is deposited by ionization physical vapor deposition (IPVD), a considerable amount of cobalt film is deposited on the bottom of the trench, while the cobalt film is hardly deposited on the sidewall of the active region.

위와 같은 측벽피복성 불량을 개선하기 위해 제2실시예는 코발트막(38) 증착 초기부터 웨이퍼바이어스를 일반적인 IPVD 방법보다 증가시킴으로써 코발트막 증착이 이루어지면서 한편으로는 아르곤이온(Ar+)과 코발트이온(Co+)이 웨이퍼쪽으로 직진하면서 트렌치 바닥의 코발트를 리스퍼터링하는 현상이 동시에 일어나게 함으로써 측벽 피복성을 보강한다. 즉, 코발트막 증착과 동시에 아르곤이온의 식각작용에 의해 스퍼터링되는 코발트원자(도면부호 '39' 참조)는 활성영역의 측벽에 달라붙어 상대적으로 취약했던 측벽의 피복성을 향상시키게 된다. In order to improve the sidewall coating defect as described above, in the second embodiment, cobalt film deposition is performed by increasing the wafer bias from the initial cobalt film 38 deposition process, compared to the general IPVD method, while argon ion (Ar + ) and cobalt ion The sidewall covering property is reinforced by causing the phenomenon of resputtering cobalt at the bottom of the trench while (Co + ) proceeds straight toward the wafer. That is, cobalt atoms sputtered by the etching action of argon ions at the same time as the cobalt film deposition (see reference numeral '39') adhere to the sidewalls of the active region, thereby improving the coverage of the relatively weak sidewalls.

코발트막 증착과 동시에 리스퍼터링이 일어나게 하기 위해 제2실시예는 웨이퍼바이어스파워는 100W∼2000W로 인가하여 진행하고, 직류전력은 1kW∼50kW를 인가한다.In order to cause re-sputtering at the same time as the deposition of the cobalt film, in the second embodiment, the wafer bias power is applied at 100 W to 2000 W, and the direct current power is applied at 1 kW to 50 kW.

상술한 바와 같은 일련의 리스퍼터링을 통해 트렌치 측벽에서의 측벽피복성을 개선할 수 있다. 이에 따라 트렌치의 바닥은 물론 활성영역의 측벽에서도 두께가 'd'만큼 충분히 확보되는 코발트막(38A)을 형성할 수 있다.A series of resputterings as described above can improve sidewall coverage in the trench sidewalls. Accordingly, the cobalt film 38A having a sufficient thickness as 'd' may be formed on the bottom of the trench as well as on the sidewall of the active region.

도 5d에 도시된 바와 같이, 열처리를 통해 콘택영역에 선택적으로 코발트실 리사이드(40)를 형성한다. 열처리를 진행하기 전에 TiN 등의 캡핑막(capping layer)을 미리 증착하여 코발트막이 대기 중의 산소와 반응하는 것을 방지할 수 있다. 콘택으로 사용되는 실리사이드로는 코발트실리사이드 외에 니켈실리사이드막, 티타늄실리사이드 등을 포함한다.As shown in FIG. 5D, cobalt silicide 40 is selectively formed in the contact region through heat treatment. Before the heat treatment is performed, a capping layer such as TiN may be deposited in advance to prevent the cobalt layer from reacting with oxygen in the atmosphere. The silicide used as the contact includes nickel silicide film, titanium silicide and the like in addition to cobalt silicide.

코발트실리사이드(40)를 형성하기 위해 열처리는 적어도 2회 실시할 수 있다. 먼저, 500℃ 정도의 급속열처리(rapid thermal anneal; RTA) 공정을 진행하여 콘택영역의 노출 부위에 'CoSi' 상의 코발트실리사이드를 형성시킨다. 이어서, 700℃ 정도의 급속열처리를 진행하여 'CoSi'를 'CoSi2' 상으로 변환시킨다. 이어서, 미반응 코발트막을 제거한다. 미반응 코발트막은 2차 급속열처리 이전에 제거할 수도 있다.The heat treatment may be performed at least twice to form the cobalt silicide 40. First, a rapid thermal anneal (RTA) process of about 500 ° C. is performed to form cobalt silicide on 'CoSi' on an exposed portion of the contact region. Subsequently, rapid thermal treatment at about 700 ° C. is performed to convert 'CoSi' into a 'CoSi 2 ' phase. Next, the unreacted cobalt film is removed. Unreacted cobalt film may be removed before the second rapid thermal treatment.

도시하지 않았지만, 후속하여 금속물질을 이용하여 코발트실리사이드(40)에 콘택되는 매립비트라인을 형성할 수 있다.Although not shown, a buried bit line contacting the cobalt silicide 40 may be subsequently formed using a metal material.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1a 내지 도 1d는 종래기술에 따른 수직게이트 구조의 반도체장치에서 콘택을 형성하는 방법을 도시한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a contact in a semiconductor device having a vertical gate structure according to the related art.

도 2는 종래기술에 따른 코발트막의 증착후의 결과를 도시한 사진.2 is a photograph showing the results after deposition of a cobalt film according to the prior art.

도 3a 및 도 3b는 본 발명의 실시예에 따른 리스퍼터링 개념을 도시한 도면.3A and 3B illustrate a resputtering concept according to an embodiment of the present invention.

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체장치의 단일 측벽콘택 형성 방법을 도시한 공정 단면도.4A to 4E are cross-sectional views illustrating a method of forming a single sidewall contact of a semiconductor device according to a first embodiment of the present invention.

도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 반도체장치의 단일 측벽콘택 형성 방법을 도시한 공정 단면도.5A through 5D are cross-sectional views illustrating a method of forming a single sidewall contact of a semiconductor device according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 실리콘기판 22 : 하드마스크막21: silicon substrate 22: hard mask film

23 : 트렌치 24 : 활성영역23: trench 24: active area

25 : 라이너막 27 : 셀접합25 liner film 27 cell bonding

28, 28A : 코발트막 30 : 코발트실리사이드 28, 28A: cobalt film 30: cobalt silicide

Claims (13)

실리콘기판을 식각하여 트렌치를 형성하는 단계;Etching the silicon substrate to form a trench; 상기 트렌치의 어느 한쪽 측벽에 예정된 콘택영역을 개방시키는 라이너막을 형성하는 단계;Forming a liner layer on one sidewall of the trench to open a predetermined contact region; 상기 라이너막을 포함한 전면에 금속막을 형성하는 단계;Forming a metal film on the entire surface including the liner film; 아르곤 이온을 이용한 스퍼터링을 실시하여 상기 트렌치 바닥쪽의 금속막 일부를 상기 트렌치 측벽쪽에 증착시키는 단계; 및Sputtering using argon ions to deposit a portion of the metal film at the bottom of the trench on the sidewall of the trench; And 열처리를 통해 상기 콘택영역에 금속실리사이드를 형성하는 단계Forming metal silicide in the contact region through heat treatment 를 포함하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming a single sidewall contact of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 금속막은 코발트막, 니켈막 또는 티타늄막을 포함하는 반도체장치의 단일 측벽콘택 형성 방법.And said metal film comprises a cobalt film, a nickel film or a titanium film. 제1항에 있어서,The method of claim 1, 상기 금속막을 증착하는 단계는,Depositing the metal film, 물리기상증착법을 이용하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming single sidewall contacts in a semiconductor device using physical vapor deposition. 제1항에 있어서,The method of claim 1, 상기 금속막을 증착하는 단계는,Depositing the metal film, 이온화 물리기상증착법(IPVD)을 이용하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming single sidewall contacts in a semiconductor device using ionized physical vapor deposition (IPVD). 제1항에 있어서,The method of claim 1, 상기 아르곤 이온을 이용한 스퍼터링은,Sputtering using the argon ion, 웨이퍼바이어스파워는 100W∼2000W로 인가하고, 직류전력은 1KW∼10KW를 인가하여 진행하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming a single sidewall contact of a semiconductor device in which wafer bias power is applied at 100W to 2000W, and direct current power is applied at 1KW to 10KW. 제1항에 있어서,The method of claim 1, 상기 아르곤이온을 이용한 스퍼터링은 상기 금속막을 증착한 챔버와 동일한 챔버에서 연속하여 진행하거나 또는 다른 챔버에서 진행하는 반도체장치의 단일 측벽콘택 형성 방법.The sputtering using the argon ion is performed continuously in the same chamber as the chamber in which the metal film is deposited or in another chamber. 제1항에 있어서,The method of claim 1, 상기 라이너막은 라이너산화막과 라이너질화막을 적층하여 형성하는 반도체장치의 단일 측벽콘택 형성 방법.And the liner layer is formed by stacking a liner oxide layer and a liner nitride layer. 실리콘기판을 식각하여 트렌치를 형성하는 단계;Etching the silicon substrate to form a trench; 상기 트렌치의 어느 한쪽 측벽에 예정된 콘택영역을 개방시키는 라이너막을 형성하는 단계;Forming a liner layer on one sidewall of the trench to open a predetermined contact region; 상기 라이너막을 포함한 전면에 금속막을 형성하면서 동시에 아르곤 이온을 이용한 스퍼터링을 실시하여 상기 트렌치 측벽에서 상기 금속막의 두께를 두껍게 형성하는 단계; 및Forming a metal film on the entire surface including the liner film and simultaneously sputtering using argon ions to form a thick thickness of the metal film on the sidewalls of the trench; And 열처리를 통해 상기 콘택영역에 금속실리사이드를 형성하는 단계Forming metal silicide in the contact region through heat treatment 를 포함하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming a single sidewall contact of a semiconductor device comprising a. 제8항에 있어서,The method of claim 8, 상기 금속막은 코발트막, 니켈막 또는 티타늄막을 포함하는 반도체장치의 단일 측벽콘택 형성 방법.And said metal film comprises a cobalt film, a nickel film or a titanium film. 제8항에 있어서,The method of claim 8, 상기 금속막을 증착하는 단계는,Depositing the metal film, 물리기상증착법을 이용하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming single sidewall contacts in a semiconductor device using physical vapor deposition. 제8항에 있어서,The method of claim 8, 상기 금속막을 증착하는 단계는,Depositing the metal film, 이온화 물리기상증착법(IPVD)을 이용하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming single sidewall contacts in a semiconductor device using ionized physical vapor deposition (IPVD). 제8항에 있어서,The method of claim 8, 상기 금속막을 형성하면서 동시에 아르곤 이온을 이용한 스퍼터링을 실시하기 위해 웨이퍼바이어스파워는 100W∼2000W로 인가하고, 직류전력은 1KW∼50KW를 인가하여 진행하는 반도체장치의 단일 측벽콘택 형성 방법.A method of forming a single sidewall contact of a semiconductor device in which the wafer via power is applied at 100W to 2000W and the DC power is applied at 1KW to 50KW to form the metal film and simultaneously perform sputtering using argon ions. 제8항에 있어서,The method of claim 8, 상기 라이너막은 라이너산화막과 라이너질화막을 적층하여 형성하는 반도체장치의 단일 측벽콘택 형성 방법.And the liner layer is formed by stacking a liner oxide layer and a liner nitride layer.
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CN113517230B (en) * 2020-04-09 2023-12-08 长鑫存储技术有限公司 Semiconductor structure and forming method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396891B1 (en) 2001-03-21 2003-09-03 삼성전자주식회사 Method for forming metal wiring layer
KR100694979B1 (en) 2004-12-23 2007-03-14 주식회사 하이닉스반도체 Method of forming a metal line in a semiconductor device
KR100606246B1 (en) 2005-02-16 2006-07-31 이재갑 Method for forming high purity co thin film having excellent step coverage and low resistivity and method for forming contact plug of semiconductor device using the same

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