KR101027675B1 - Device for calibrating the setup hold time - Google Patents

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Abstract

본 발명의 셋업 홀드 시간 조절 장치는 복수개의 셋업 홀드 시간 조절부와,상기 셋업 홀드 시간 조절부의 출력신호를 선택하는 선택부를 구비하며, 상기 선택부는 복수개의 차동증폭기로 구성되며, 상기 셋업 홀드 시간 조절부의 출력단 각각은 상기 차동증폭기의 일 입력단과 일대일 대응한다.

Figure R1020040115057

The setup hold time adjusting apparatus of the present invention includes a plurality of setup hold time adjusting units, and a selecting unit for selecting an output signal of the setup hold time adjusting unit, wherein the selecting unit includes a plurality of differential amplifiers, and the setup hold time adjusting unit. Each negative output stage corresponds one-to-one with one input stage of the differential amplifier.

Figure R1020040115057

Description

셋업 홀드 시간 조절 장치{Device for calibrating the setup hold time}Device for calibrating the setup hold time}

도 1은 종래의 셋업 홀드 시간 조절 장치의 일예이다.1 is an example of a conventional setup hold time adjustment device.

도 2는 본 발명의 셋업 홀드 시간 조절 장치의 일 실시예이다.2 is an embodiment of the setup hold time adjustment device of the present invention.

도 3은 본 발명과 종래 발명의 바이패스 경로 특성을 도시하는 도면이다. 3 is a diagram showing bypass path characteristics of the present invention and the conventional invention.

본 발명은 셋업 홀드 시간 조절 장치에 관한 것으로, 특히 차동 증폭기형 선택기를 구비한 셋업 홀드 시간 조절 장치에 관한 것이다. The present invention relates to a setup hold time adjustment device, and more particularly, to a setup hold time adjustment device having a differential amplifier type selector.

일반적으로, SDR 과 DDR 메모리를 겸용하는 콤보 메모리 장치의 경우 입력 신호(커맨드, 데이타, 어드레스 등)의 레벨의 전달 차이가 보상하기 위하여 셋업 홀드 시간 조절 장치를 구비한다.In general, a combo memory device that combines SDR and DDR memory is provided with a setup hold time adjustment device to compensate for a difference in the level transfer of an input signal (command, data, address, etc.).

도 1은 종래의 일반적인 셋업 홀드 시간 조절 장치의 일예이다. 1 is an example of a conventional general setup hold time adjustment device.

도 1에서, 입력신호(v1B_in, v25_1n)는 데이타 또는 어드레스 또는 커맨드 신호를 나타내고, 신호(vop25)는 외부공급전원인 인가되면 로우로 인에이블되는 신호이고, 신호(ssh)는 SDR 메모리로 사용하는 경우에 인에이블되는 신호이고, 신호(dsh)는 DDR 메모리로 사용하는 경우에 인에이블되는 신호이다. In FIG. 1, the input signals v1B_in and v25_1n represent data or address or command signals, the signal vo25 is a signal enabled low when an external supply power is applied, and the signal ssh is used as an SDR memory. In this case, the signal is enabled, and the signal dsh is the signal enabled when the DDR memory is used.                         

도 1에서 알 수 있듯이, 입력신호는 상기 제어 신호들에 의하여 결정된 경로를 통하여 전달된다. 이 경우, 각 경로는 스위칭 가능한 복수개의 커패시터가 연결되어 있으므로, 사용자는 각 경로에 연결되는 커패시터의 수를 조절하여 입력신호의 지연 시간을 조절할 수 있다. As can be seen in Figure 1, the input signal is transmitted through a path determined by the control signals. In this case, since a plurality of switchable capacitors are connected to each path, the user may adjust the delay time of the input signal by adjusting the number of capacitors connected to each path.

특히, 입력 신호를 가장 빠른 시간내에 통과시키기 위하애서는 바이패스 경로(a,b, c, d)를 이용하게 된다. In particular, the bypass paths (a, b, c, d) are used to pass the input signal in the fastest time.

그런데, 도 1에 도시된 회로의 경우, 경로 1과 같은 바이패스 경로를 선택하였을 때 인버터(10)가 구동해야 하는 로딩이 현저하게 증가하여 오히려 출력 신호자 지연되는 문제가 발생한다. However, in the case of the circuit illustrated in FIG. 1, when the bypass path such as path 1 is selected, the load that the inverter 10 needs to drive increases significantly, resulting in a delay of the output signal.

즉, 경로 1 을 선택한 경우, 인버터(10)에 걸리는 총 부하는, 선택되지 않은 경로에 위치하는 인버터(11)의 게이트 커패시턴스와, 경로 1에 위치하는 패스 게이트(12)의 정션 커패시턴스 및 턴온 저항과, 패스 게이트(12)를 통과한 후에 걸리는 패스 게이트(13, 14, 15)의 정션 커패시턴스와, 출력단 직전에 위치하는 인버터(16)의 게이트 커패시턴스이다. That is, when the path 1 is selected, the total load on the inverter 10 includes the gate capacitance of the inverter 11 located in the unselected path, the junction capacitance and the turn-on resistance of the pass gate 12 located in the path 1. And the junction capacitance of the pass gates 13, 14, and 15 applied after passing through the pass gate 12, and the gate capacitance of the inverter 16 located immediately before the output terminal.

이러한 로딩의 증가로 인하여 바이패스 경로가 선택되는 경우 예기치 않게 입력 신호가 오히려 지연되어 출력되는 문제점이 있다(도 3 참조).Due to such an increase in loading, when a bypass path is selected, an input signal is delayed and outputted unexpectedly (see FIG. 3).

본 발명은 전술한 문제점을 해결하기 위한 것으로, 종래와 같은 문제점을 발생키기는 패스 게이트 대신에 차동증폭기형 선택기를 이용하여 바이패스 경로를 선택하는 방안을 제공한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and provides a method of selecting a bypass path by using a differential amplifier type selector instead of a pass gate which causes the same problem as in the related art.

본 발명의 셋업 홀드 시간 조절 장치는 복수개의 셋업 홀드 시간 조절부와,상기 셋업 홀드 시간 조절부의 출력신호를 선택하는 선택부를 구비하며, 상기 선택부는 복수개의 차동증폭기로 구성되며, 상기 셋업 홀드 시간 조절부의 출력단 각각은 상기 차동증폭기의 일 입력단과 일대일 대응한다.The setup hold time adjusting apparatus of the present invention includes a plurality of setup hold time adjusting units, and a selecting unit for selecting an output signal of the setup hold time adjusting unit, wherein the selecting unit includes a plurality of differential amplifiers, and the setup hold time adjusting unit. Each negative output stage corresponds one-to-one with one input stage of the differential amplifier.

본 발명에 있어서, 상기 셋업 홀드 시간 조절부 각각의 지연 경로는 입력신호의 지연시간을 조절하기 위하여, 스위칭 가능한 커패시터를 구비한다. In the present invention, each of the delay paths of the setup hold time adjustment unit includes a switchable capacitor to adjust the delay time of the input signal.

또한, 본 발명의 셋업 홀드 시간 조절부는 상기 차동 증폭기의 일 입력단과 직접 연결되는 바이패스 경로를 갖는다.In addition, the setup hold time adjuster of the present invention has a bypass path that is directly connected to one input terminal of the differential amplifier.

(실시예)(Example)

이하, 도면을 참고하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2는 본 발명에 따른 셋업 홀드 시간 조절 장치의 일 실시예를 도시한다. 2 shows an embodiment of a setup hold time adjustment device according to the invention.

도 2에 사용된 신호는 기본적으로 도 1의 경우와 동일하다. The signal used in FIG. 2 is basically the same as that of FIG.

도 2의 실시예는 셋업 홀드 시간 조절부(21, 22, 23, 24)와 셋업 홀드 시간 조절부를 통과한 신호를 선택하는 선택부(25)와, 선택부(25)를 통과한 신호를 출력하는 출력부(26)를 구비한다. 2 shows a selection unit 25 for selecting a signal passing through the setup hold time adjusting unit 21, 22, 23, and 24, and a signal passing through the selection unit 25. An output unit 26 is provided.

각 셋업 홀드 시간 조절부(21, 22, 23, 24)에 인가된 입력신호(v18in_in, v25_in)는 해당 셋업 홀드 시간 조절부를 통과하며, 셋업 홀드 시간 조절부(21, 22, 23, 24)에서는 입력신호의 셋업 홀드를 조절하기 위하여 종래의 경우와 동일하게 스위칭 가능한 커패시터가 연결되어 있다. The input signals v18in_in and v25_in applied to each setup hold time adjuster 21, 22, 23, 24 pass through the corresponding setup hold time adjuster, and the setup hold time adjuster 21, 22, 23, 24 In order to adjust the setup hold of the input signal, a switchable capacitor is connected as in the conventional case.                     

셋업 홀드 시간 조절부를 통과한 신호는 선택부(25)에 인가된다. The signal passing through the setup hold time adjuster is applied to the selector 25.

선택부(25)는 차동증폭기 구조를 하고 있다. 본 발명의 선택부(25)는 종래 기술의 패스 게이트부에 대응하는 부분으로 바이패스 경로 선택시의 로딩을 줄이는 기능을 갖는다. The selector 25 has a differential amplifier structure. The selection section 25 of the present invention has a function corresponding to the pass gate section of the prior art and has a function of reducing the load at the time of bypass path selection.

예컨대, 경로 2와 같은 바이패스 경로를 선택하는 경우, 인버터(20)에 걸리는 부하는 인버터(28)의 게이트 커패시턴스와, 차동 증폭기형 선택부(25)의 트랜지스터(27)의 게이트 커패시턴스뿐이다. 따라서, 종래의 경우와 비교하면 본 발명의 경우에는 바이패스 경로 선택시, 로딩이 상당히 줄어듬을 알 수 있다. For example, in the case of selecting a bypass path such as path 2, the load applied to the inverter 20 is only the gate capacitance of the inverter 28 and the gate capacitance of the transistor 27 of the differential amplifier type selector 25. Accordingly, it can be seen that the loading of the bypass path is significantly reduced in the case of the present invention compared with the conventional case.

참고로, 도 2에 도시된 선택부(25)의 동작은 신호(vop25, ssh, dsh)의 조합에 의하여 하나의 차동증폭기만이 액티브되며, 이렇게 선택되어 액티브된 차동증폭기에 인가된 신호만이 증폭되어 출력된다. For reference, in operation of the selector 25 illustrated in FIG. 2, only one differential amplifier is activated by the combination of the signals (vop25, ssh, dsh), and only the signal applied to the selected differential active amplifier is activated. Amplified and output.

도 3은 바이패스 경로 선택한 경우, 도 1의 종래의 셋업 홀드 시간 지연 조절 장치와 도 2의 본 발명에 따른 셋업 홀드 시간 지연 조절 장치의 출력신호의 차이를 설명하는 도면이다. 3 is a diagram illustrating a difference between an output signal of the conventional setup hold time delay control device of FIG. 1 and the setup hold time delay control device of FIG. 2 when the bypass path is selected.

도시된 바와같이, 종래의 경우에는 바이패스 경로를 선택한 경우, 입력신호가 지연되어 출력됨을 알 수 있다. As shown, it can be seen that in the conventional case, when the bypass path is selected, the input signal is delayed and output.

반면에, 본 발명의 경우, 바이패스 경로 선택시 입력신호의 지연 시간은 바이패스 경로를 선택하지 않은 경우보다 더 짧음을 알 수 있다. On the other hand, in the case of the present invention, it can be seen that the delay time of the input signal when selecting the bypass path is shorter than when the bypass path is not selected.

즉, 본 발명의 경우에는 바이패스 경로 선택시의 효과가 확실히 나타남을 알 수 있다. That is, in the case of the present invention, it can be seen that the effect of selecting the bypass path is evident.

본 발명은 셋업 홀드 시간을 조절하는 장치에 관한 것으로, 특히 바이패스 경로 선택시에는 그렇지 않은 경우보다 더 짧은 시간내에 신호를 전달할 수 있다. The present invention relates to an apparatus for adjusting the setup hold time, and in particular, when selecting a bypass path, it is possible to transmit a signal in a shorter time than otherwise.

Claims (3)

셋업 홀드 시간 조절 장치에 있어서, In the setup hold time adjustment device, 입력 신호의 셋업 홀드 시간을 조절하는 복수개의 셋업 홀드 시간 조절부와,A plurality of setup hold time adjustment units for adjusting a setup hold time of an input signal, 외부전원 공급신호와 SDR 메모리로 동작시 인에이블되는 신호 또는 DDR 메모리로 동작시 인에이블되는 신호의 조합에 응답하여 상기 복수개의 셋업 홀드 시간 조절부를 통과한 신호들 중에서 하나를 선택하는 선택부를 포함하며,A selection unit for selecting one of signals passed through the plurality of setup hold time adjustment units in response to a combination of an external power supply signal and a signal enabled when operating with an SDR memory or a signal enabled when operating with a DDR memory; , 상기 선택부는 복수개의 차동증폭기로 구성되며,The selector is composed of a plurality of differential amplifiers, 상기 셋업 홀드 시간 조절부의 출력단 각각은 상기 복수개의 차동증폭기의 일 입력단과 일대일 대응하는 것을 특징으로 하는 셋업 홀드 시간 조절 장치. Each of the output stages of the setup hold time adjusting unit has a one-to-one correspondence with one input terminal of the plurality of differential amplifiers. 제 1 항에 있어서, The method of claim 1, 상기 셋업 홀드 시간 조절부 각각의 지연 경로는 상기 입력신호의 지연시간을 조절하기 위하여, 스위칭 가능한 커패시터를 구비하는 것을 특징으로 하는 셋업 홀드 시간 조절 장치. And a delay path of each of the setup hold time adjusting units includes a switchable capacitor to adjust the delay time of the input signal. 제 2 항에 있어서, The method of claim 2, 상기 셋업 홀드 시간 조절부는 상기 차동 증폭기의 일 입력단과 직접 연결되는 바이패스 경로를 갖는 것을 특징으로 하는 셋업 홀드 시간 조절 장치. And the setup hold time adjusting unit has a bypass path that is directly connected to one input terminal of the differential amplifier.
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