KR101025255B1 - 신호 전달 제어 장치 및 그의 제어 방법 - Google Patents

신호 전달 제어 장치 및 그의 제어 방법 Download PDF

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Abstract

신호 전달 제어 장치 및 방법이 개시된다. 신호 전달 제어 장치는 M개의 입력 포트; N개의 출력 포트; 상기 M개의 입력 포트 및 상기 N개의 출력 포트 사이의 연결 경로를 제공하는 스위칭 패브릭(Switching Fabric)(M 및 N는 2 이상의 정수); 및 상기 M개의 입력 포트와 각각 연결되고, 외부로부터 수신된 멀티캐스트 데이터 패킷을 셀(cell) 단위로 저장하는 제1 멀티캐스트 큐(Queue) 및 제2 멀티캐스트 큐로 구성된 K개의 멀티캐스트 큐 쌍(Queue Pair)을 포함하는 M개의 멀티캐스트 큐 부(Queue Unit)(K는 1 이상의 정수)를 포함하되, 상기 제1 멀티캐스트 큐의 입력단은 외부로부터 상기 멀티캐스트 데이터 패킷을 수신하고, 상기 제1 멀티캐스트 큐의 출력단은 상기 제2 멀티캐스트 큐의 입력단 및 상기 입력 포트와 연결되며, 상기 제2 멀티캐스트 큐의 출력단은 상기 입력 포트와 연결된다.

Description

신호 전달 제어 장치 및 그의 제어 방법{APPARATUS FOR CONTROLLING SIGNAL TRANSMITION AND METHOD FOR CONTROLLING THE SAME}
본 발명의 일실시예들은 신호 전달 제어 장치 및 그의 제어 방법에 관한 것으로서, 더욱 상세하게는 유니캐스트 트래픽과 멀티캐스트 트래픽 모두를 효과적으로 처리할 수 있는 신호 전달 제어 장치 및 그의 제어 방법에 관한 것이다.
VOQ(Virtual Output Queue)는 인터넷 망의 라우터 또는 스위치와 같은 신호 전달 제어 장치의 일 구조로서, 입력 포트로 도착한 데이터 패킷을 출력 포트로 스위칭하는 경우에 발생하는 HOL 블로킹(Head Of Lone Blocking) 문제를 해결하기 위한 것이다.
도 1은 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 일례의 구성을 개략적으로 도시한 블록도이다.
도 1에 도시된 VOQ 구조의 신호 전달 제어 장치(100)는 유니캐스트 데이터 패킷 신호의 전달을 제어하기 위한 것으로서, 외부로부터 유니캐스트 데이터 패킷을 수신하는 M개의 입력 포트(110), 수신된 유니캐스트 데이터 패킷을 외부로 출력하는 N개의 출력 포트(120), 및 M개의 입력 포트(110) 및 N개의 출력 포트(120) 사이의 연결 경로를 제공(즉 스위칭을 수행)하는 스위칭 패브릭(Switching Fabric)(130)을 포함하여 구성된다(M 및 N는 2 이상의 정수로서, 일반적으로 M=N의 관계가 성립한다). 스위칭 패브릭(130) 내에는 M개의 입력 포트와 연결된 입력 라인과 N개의 출력 포트와 연결된 출력 라인이 서로 교차하는 M × N 개의 교차 지점(Cross Point)(131)이 존재한다.
또한, 각각의 입력 포트(110)에는 출력 포트(120)의 개수(N개)만큼의 큐(Queue)(142)를 포함하는 큐 부(Queue Unit)(140)가 연결되어 있다. 이 때, N개의 큐(142)는 물리적으로 구분되는 큐일 수도 있고, 논리적으로 구분되는 큐(가상 큐)일 수도 있다. 또한 큐(142)는 데이터 패킷을 셀(Cell) 단위로 저장한다.
N개의 큐(142) 각각은 외부로부터 수신된 데이터 패킷의 목적 출력 포트가 어디인지에 따라 데이터 패킷을 분류하여 저장한다. 일례로, 입력 포트 1로 수신된 데이터 패킷의 목적 출력 포트가 출력 포트 3인 경우, 수신된 데이터 패킷은 입력 포트 1과 연결된 큐 부(140)의 세번째 큐(142)에 셀 단위로 저장된다.
이와 같이, VOQ 구조의 신호 전달 제어 장치(100)는 각각의 입력 포트(110) 마다 각각의 출력 포트(120)를 위한 큐(142)를 구비하고 있기 때문에 출력 포트(120)의 사용에 따른 HOL 블로킹 문제를 해결할 수 있다. 이 때, VOQ 구조의 신호 전달 제어 장치(100)에 포함되는 전체 큐(142)의 개수는 M × N 개가 된다.
그러나, VOQ 구조의 신호 전달 제어 장치(100)는 유니캐스트 데이터 패킷 신호의 전달만을 제어할 수 있고 멀티캐스트 데이터 패킷 신호의 전달을 모두에 제어할 수 없다는 문제점이 있었다.
도 2는 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 다른 일례의 구성을 개략적으로 도시한 블록도이다.
도 2에 도시된 VOQ 구조의 신호 전달 제어 장치(200)는 유니캐스트 데이터 패킷 신호 및 멀티캐스트 데이터 패킷 신호의 전달을 모두 제어하기 위한 신호 전달 제어 장치로서, 입력 포트(210)와 연결된 큐 부(240)의 구조를 제외하고는 도 1에서 설명한 VOQ 구조의 신호 전달 제어 장치(100)와 동일한 구조를 갖는다.
큐 부(240)의 구조를 보다 상세히 살펴보면, 큐 부(240)는 유니캐스트 데이터 패킷을 저장하기 위한 유니캐스트 큐 부(242)와 더불어 멀티캐스트 데이터 패킷을 저장하기 위한 멀티캐스트 큐 부(244)를 포함하여 구성된다.
유니캐스트 큐 부(242)는 앞서 도 1에서 설명한 큐 부(140)과 동일하다.
멀티캐스트 큐 부(244)는 복수의 출력 포트(220)를 목적 출력 포트로 하는 멀티캐스트 데이터 패킷을 저장하는데, 하나의 멀티캐스트 데이터 패킷이 가질 수 있는 출력 포트(220)의 조합의 경우의 수는 2N-1이므로, HOL 블로킹 문제를 완전히 해결하기 위해서 멀티캐스트 큐 부(244)는 2N-1개의 멀티캐스트 큐(2442)를 포함한다.
따라서, VOQ 구조의 신호 전달 제어 장치(200)에 포함되는 멀티캐스트 큐(2442)의 개수는 출력 포트(220)의 개수(N값)의 증가에 따라 기하급수적으로 증가하게 되므로, HOL 블로킹 문제를 완전히 해결하기에는 구현상의 어려움이 존재한다.
도 3은 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 또 다른 일례의 구성을 개략적으로 도시한 블록도이다.
도 3에 도시된 VOQ 구조의 신호 전달 제어 장치(300)는 도 2에서 설명한 VOQ 구조의 신호 전달 제어 장치(200)의 문제점을 해결하기 위한 것이다.
즉, 출력 포트(320)의 개수에 따라 멀티캐스트 큐(3442)의 개수가 기하급수적으로 증가하는 문제점을 해결하기 위하여, VOQ 구조의 신호 전달 제어 장치(300)에서는 멀티캐스트 큐 부(344)에 포함되는 멀티캐스트 큐(3442)의 개수를 K개(1 < K < N << 2N-1)로 설정하고, 스위칭 패브릭(330) 내에 존재하는 교차 지점(332) 각각에 소규모의 버퍼(Buffer)(334)를 연결하여 멀티캐스트 데이터 패킷을 멀티캐스트 큐 부(344)와 버퍼(334)에 분산하여 저장한다. 이 경우, 외부로부터 수신된 멀티캐스트 데이터 패킷은 멀티캐스트 데이터 패킷의 목적 출력 포트의 집합(fanout-set)이
Figure 112010003007117-pat00001
이고,
Figure 112010003007117-pat00002
일 때, 해당 멀티캐스트 데이터 패킷은 K개의 멀티캐스트 큐(3442)큐 중에서 j번째 제2 멀티캐스트 큐(3442)에 저장될 수 있다(모듈로(Modulo) 셀 할당 알고리즘).
한편, 버퍼(334)에는 멀티캐스트 데이터 패킷 뿐만 아니라 유니캐스트 데이터 패킷도 함께 저장된다. 그런데, 유니캐스트 데이터 패킷은 목적 출력 포트가 1개 이므로, 1개의 목적 출력 포트와 연결된 버퍼(334)에 잔여 저장 공간이 있다면 유니캐스트 큐 부(342)에 저장된 셀 단위의 유니캐스트 데이터 패킷(유니캐스트 셀)은 즉시 버퍼(334)로 전달될 수 있지만, 멀티캐스트 데이터 패킷은 목적 출력 포트가 2개 이상 존재하므로, 2개 이상의 목적 출력 포트와 연결된 2개 이상의 버퍼(334)에 모두 잔여 저장 공간이 존재하는 경우에만 멀티캐스트 큐 부(344)에 저장된 셀 단위의 멀티캐스트 데이터 패킷(멀티캐스트 셀)이 버퍼(334)로 전달될 수 있다.
이로 인해, 유니캐스트 셀이 버퍼(334)를 점유할 확률이 매우 높아지게 되어 VOQ 구조의 신호 전달 제어 장치(300)의 멀티캐스트 트래픽의 처리율이 낮아지는 문제점이 발생하였다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 유니캐스트 트래픽과 멀티캐스트 트래픽 모두를 효과적으로 처리할 수 있는 신호 전달 제어 장치 및 그의 제어 방법을 제안하고자 한다.
또한, 본 발명의 다른 목적은 유니캐스트 트래픽과 멀티캐스트 트래픽이 동시에 존재할 때 멀티캐스트 트래픽의 처리율을 보장할 수 있는 신호 전달 제어 장치 및 그의 제어 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일실시예에 따르면, M개의 입력 포트; N개의 출력 포트; 상기 M개의 입력 포트 및 상기 N개의 출력 포트 사이의 연결 경로를 제공하는 스위칭 패브릭(Switching Fabric)(M 및 N는 2 이상의 정수); 및 상기 M개의 입력 포트와 각각 연결되고, 외부로부터 수신된 멀티캐스트 데이터 패킷을 셀(cell) 단위로 저장하는 제1 멀티캐스트 큐(Queue) 및 제2 멀티캐스트 큐로 구성된 K개의 멀티캐스트 큐 쌍(Queue Pair)을 포함하는 M개의 멀티캐스트 큐 부(Queue Unit)(K는 1 이상의 정수)를 포함하되, 상기 제1 멀티캐스트 큐의 입력단은 외부로부터 상기 멀티캐스트 데이터 패킷을 수신하고, 상기 제1 멀티캐스트 큐의 출력단은 상기 제2 멀티캐스트 큐의 입력단 및 상기 입력 포트와 연결되며, 상기 제2 멀티캐스트 큐의 출력단은 상기 입력 포트와 연결되는 것을 특징으로 하는 신호 전달 제어 장치가 제공된다.
이 경우, 상기 신호 전달 제어 장치는 상기 M개의 멀티캐스트 큐 부 각각에 포함된 상기 K개의 멀티캐스트 큐 쌍의 동작을 제어하는 M개의 스케쥴러(Scheduler)를 더 포함하고, 상기 M개의 스케쥴러 각각은 상기 제1 멀티캐스트 큐에 저장된 셀 단위의 멀티캐스트 데이터 패킷(멀티캐스트 셀)의 출력 및 상기 제2 멀티캐스트 큐에 저장된 멀티캐스트 셀의 출력을 제어할 수 있다.
또한, 본 발명의 다른 일실시예에 따르면, M개의 입력 포트 및 N개의 출력 포트 사이의 연결 경로를 제공하는 스위칭 패브릭, 및 상기 M개의 입력 포트와 각각 연결되고 제1 멀티캐스트 큐 및 제2 멀티캐스트 큐로 구성된 K개의 멀티캐스트 큐 쌍을 포함하는 M개의 멀티캐스트 큐 부를 구비한 신호 전달 제어 장치에서 신호 전달을 제어하는 방법에 있어서(K는 1이상의 정수, M 및 N는 2 이상의 정수), 상기 제2 멀티캐스트 큐에 셀 단위의 멀티캐스트 데이터 패킷(멀티캐스트 셀)이 저장되어 있는지를 판단하는 제1 판단 단계; 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는지를 판단하는 제2 판단 단계; 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는지를 판단하는 제3 판단 단계; 및 상기 제1 판단 단계에서의 판단 결과, 상기 제2 판단 단계에서의 판단 결과, 및 상기 제3 판단 단계에서의 판단 결과 중에서 적어도 하나에 기초하여 상기 제2 멀티캐스트 큐에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하거나 또는 상기 제1 멀티캐스트 큐에 저장된 멀티캐스트 셀이 상기 입력 포트 및 상기 제2 멀티캐스트 큐의 입력단 중에서 어느 하나로 출력되도록 제어하는 제어 단계를 포함하는 것을 특징으로 하는 신호 전달 제어 장치의 제어 방법이 제공된다.
본 발명에 따르면, 유니캐스트 트래픽과 멀티캐스트 트래픽 모두를 효과적으로 처리할 수 있게 된다.
또한, 본 발명에 따르면, 유니캐스트 트래픽과 멀티캐스트 트래픽이 동시에 존재할 때 멀티캐스트 트래픽의 처리율을 보장할 수 있게 된다.
도 1은 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 일례의 구성을 개략적으로 도시한 블록도이다.
도 2는 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 다른 일례의 구성을 개략적으로 도시한 블록도이다.
도 3은 종래 기술에 따른 VOQ 구조의 신호 전달 제어 장치의 또 다른 일례의 구성을 개략적으로 도시한 블록도이다.
도 4는 본 발명의 일실시예에 따른 신호 전달 제어 장치의 상세한 구성을 도시한 블록도이다.
도 5는 본 발명의 일실시예에 따른 큐 부(440)의 상세한 구성을 도시한 도면이다.
도 6 및 도 7은 본 발명의 일실시예에 따른 신호 전달 제어 장치의 신호 전달 제어 동작을 설명하기 위한 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 신호 전달 제어 장치의 상세한 구성을 도시한 블록도이다.
도 4를 참고하면, 본 발명의 일실시예에 따른 신호 전달 제어 장치(400)는 M개의 입력 포트(410), N개의 출력 포트(420), 스위칭 패브릭(Switching Fabric)(430), M개의 입력 포트(410)와 각각 연결된 M개의 큐 부(Queue Unit)(440) 및 M개의 입력 포트(410)와 M개의 큐 부(440) 사이에 위치하는 M개의 스케쥴러(Scheduler)(450)를 포함할 수 있다. 또한, 큐 부(440) 각각은 유니캐스트 큐 부(442) 및 멀티캐스트 큐 부(444)를 포함하여 구성되고, 스위칭 패브릭(430) 내에는 각각의 교차 지점(432)에 연결된 M × N 개의 버퍼(434)가 존재한다.
본 발명의 일실시예에 따른 신호 전달 제어 장치(400)의 구조는 큐 부(440) 및 스케쥴러(450)를 제외하고는 앞서 도 3에서 설명한 VOQ 구조의 신호 전달 제어 장치(300)와 동일하므로, 이하에서는 도 5를 참고하여 M개의 큐 부(440) 및 M개의 스케쥴러(450) 각각의 구성 및 동작을 중심으로 하여 설명하기로 한다.
도 5는 본 발명의 일실시예에 따른 큐 부(440)의 상세한 구성을 도시한 도면이다.
도 5를 참고하면, 큐 부(440)는 유니캐스트 큐 부(442), 및 멀티캐스트 큐 부(444)를 포함한다.
유니캐스트 큐 부(442) 및 멀티캐스트 큐 부(444) 각각은 스케쥴러(450)를 통해 입력 포트(410)와 연결되고, 유니캐스트 큐 부(442) 및 멀티캐스트 큐 부(444)에서 출력된 유니캐스트 셀 및 멀티캐스트 셀을 스위칭 패브릭(430)으로 전달한다.
유니캐스트 큐 부(442)는 앞서 도 1 내지 도 3에서 설명한 유니캐스트 큐 부(140, 242, 342)와 마찬가지로 유니캐스트 데이터 패킷을 셀 단위로 저장하기 위한 N개의 유니캐스트 큐(4422)를 구비한다.
멀티캐스트 큐 부(444)는 멀티캐스트 데이터 패킷을 셀 단위로 저장하기 위한 2×K(2K)개의 멀티캐스트 큐(4442, 4444)를 구비한다. 이 때, 2K개의 멀티캐스트 큐(4442, 4444)는 하나의 제1 멀티캐스트 큐(4442) 및 하나의 제2 멀티캐스트 큐(4444)를 포함하는 K개의 멀티캐스트 큐 쌍(Queue Pair)으로 구성된다. 여기서, 제1 멀티캐스트 큐(4442)의 입력단은 외부로부터 멀티캐스트 데이터 패킷을 수신하여 저장하고, 제1 멀티캐스트 큐(4442)의 출력단은 제2 멀티캐스트 큐(4444)의 입력단 및 입력 포트(410)와 연결되며, 제2 멀티캐스트 큐(4444)의 출력단은 입력 포트(410)와 연결된다(이 때, K개의 제1 멀티캐스트 큐(4442)는 앞서 설명한 모듈로(Modulo) 셀 할당 알고리즘에 따라서 외부로부터 수신한 멀티캐스트 데이터 패킷을 저장할 수 있다).
즉, 제1 멀티캐스트 큐(4442)의 프론트(Front)에 저장된 멀티캐스트 셀은 입력 포트(410) 및 제2 멀티캐스트 큐(4444)의 출력단 중에서 어느 하나로 출력되고, 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀은 입력 포트(410)로 출력된다. 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 제2 멀티캐스트 큐(4444)의 출력단으로 출력되는 경우, 출력된 멀티캐스트 셀은 제2 멀티캐스트 큐(4444)의 리어(Rear)에 저장된다.
다시 말해, 제1 멀티캐스트 큐(4442)는 앞서 도 2 및 도 3에서 설명한 멀티캐스트 큐(2442, 3442)와 동일한 마찬가지로 외부로부터 수신한 멀티캐스트 데이터 패킷을 셀 단위로 저장하기 위한 큐이고, 제2 멀티캐스트 큐(4444)는 제1 멀티캐스트 큐(4442)에 저장된 멀티캐스트 셀 중 현재 시점에서 입력 포트(410)로 출력될 수 없는 멀티캐스트 셀을 임시로 저장하기 위한 여분의 멀티캐스트 큐(Extra Multicast Queue)이다.
예를 들어, 4개의 출력 포트(출력 포트 1 내지 출력 포트 4)가 존재하고, 유니캐스트 셀이 출력 포트 1로 출력되고 있는 상황이라면, 멀티캐스트 셀은 출력 포트 1로 출력될 수 없다.
이 때, 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀(멀티캐스트 셀 A)이 [출력 포트 1 및 출력 포트 2]를 목적 출력 포트(fanout-set)로 하고, 제1 멀티캐스트 큐(4442)의 프론트의 뒤에 저장된 멀티캐스트 셀(멀티캐스트 셀 B)이 [출력 포트 2 및 출력 포트 3]을 목적 출력 포트로 한다면, 멀티캐스트 셀 A는 입력 포트(410)를 통해 스위칭 패브릭(430)으로 전달될 수 없지만, 멀티캐스트 셀 B는 입력 포트(410)를 통해 스위칭 패브릭(430)으로 전달될 수 있다.
그러나, 큐의 FIFO(First In First Out) 특성으로 인하여 멀티캐스트 셀 B는 멀티캐스트 셀 A 보다 먼저 출력될 수 없고, 이에 따라 출력 가능한 멀티캐스트 셀 B 역시 스위칭 패브릭(430)으로 전달되지 못하여 HOL 블로킹의 문제가 발생하게 된다.
본 발명의 일실시예에 따른 신호 전달 제어 장치(400)는 여분의 멀티캐스트 큐인 제2 멀티캐스트 큐(4444)를 이용하여 위와 같은 상황으로 인해 발생하는 HOL 블로킹의 문제점을 해결한다. 즉, 신호 전달 제어 장치(400)는 HOL 블로킹을 발생시키는 멀티캐스트 셀 A를 제1 멀티캐스트 큐(4442)의 프론트에서 제2 멀티캐스트 큐(4444)의 리어로 이동/저장시킴으로써 멀티캐스트 셀 B가 멀티캐스트 셀 A 보다 먼저 출력될 수 있도록 하여 HOL 블로킹의 문제를 해결한다.
스케쥴러(450)는 위와 같은 K개의 멀티캐스트 큐 쌍의 동작(즉, 제1 멀티캐스트 큐(4442)에 저장된 멀티캐스트 셀의 출력 및 제2 멀티캐스트 큐(4444)에 저장된 멀티캐스트 셀의 출력)을 제어하는 역할을 수행한다.
제2 멀티캐스트 큐(4444)에 저장된 셀은 제1 멀티캐스트 큐(4442)로부터 전달받은 것이므로, 제1 멀티캐스트 큐(4442)에 저장된 멀티캐스트 셀 보다 먼저 출력되는 것이 바람직하다. 따라서, 스케쥴러(450)는 제2 멀티캐스트 큐(4444)의 우선 순위를 제1 멀티캐스트 큐(4442)보다 높게 책정하여, 제2 멀티캐스트 큐(4444)에 저장된 멀티캐스트 셀이 모두 처리되거나, 또는 제2 멀티캐스트 큐(4444)에 저장된 멀티캐스트 셀이 처리될 수 없는 경우에 제1 멀티캐스트 큐(4442)에 저장된 멀티캐스트 큐를 처리한다.
이하에서는 도 6 및 도 7을 참고하여 스케쥴러(450)의 동작(즉, 신호 전달 제어 장치(400)의 신호 전달 제어 동작)에 대하여 상세히 살펴보기로 한다.
도 6 및 도 7은 본 발명의 일실시예에 따른 신호 전달 제어 장치(400)의 신호 전달 제어 동작(신호 전달 제어 장치의 제어 방법)을 설명하기 위한 흐름도이다. 도 6 및 도 7을 참고하여 각 단계별로 수행되는 과정을 설명하면 아래와 같다.
먼저, 단계(S610)에서, 스케쥴러(450)는 제2 멀티캐스트 큐(4444)에 멀티캐스트 셀이 저장되어 있는지를 판단(확인)한다.
단계(S610)에서 제2 멀티캐스트 큐(4444)에 멀티캐스트 셀이 저장되어 있는 것으로 판단된 경우, 단계(S620)에서 스케쥴러(450)는 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는지를 판단한다.
일례로서, 스케쥴러(450)는 해당 입력 포트(410)와 연결된 입력 라인과 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀의 목적 출력 포트와 연결된 출력 라인이 교차하는 교차 지점에 존재하는 버퍼(434)에 잔여 저장 공간이 존재하는 경우, 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는 것으로 판단하고, 상기 버퍼(434)에 잔여 공간이 존재하지 않는 경우, 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 없는 것으로 판단할 수 있다.
단계(S620)에서 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는 것으로 판단되었다면, 스케쥴러(450)는 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력되도록 제어한다.
만약, 단계(S610)에서 제2 멀티캐스트 큐(4444)에 멀티캐스트 셀이 저장되어 있지 않은 것으로 판단되거나, 또는 단계(S620)에서 제2 멀티캐스트 큐(4444)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 없는 것으로 판단되었다면, 단계(S640)에서 스케쥴러(450)는 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는지를 판단한다.
단계(S640)에서 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는 것으로 판단되었다면, 단계(S650)에서 스케쥴러(450)는 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력되도록 제어한다.
반대로, 단계(S640)에서 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 없는 것으로 판단되었다면, 단계(S660)에서 스케쥴러(450)는 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 제2 멀티캐스트 큐(4444)의 출력단으로 출력되도록 제어한다. 출력된 해당 멀티캐스트 셀은 제2 멀티캐스트 큐(4444)의 리어에 저장된다.
이 경우에도, 스케쥴러(450)는 해당 입력 포트(410)와 연결된 입력 라인과 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀의 목적 출력 포트와 연결된 출력 라인이 교차하는 교차 지점에 존재하는 버퍼(434)에 잔여 저장 공간이 존재하는 경우, 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 있는 것으로 판단하고, 상기 버퍼(434)에 잔여 공간이 존재하지 않는 경우, 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 입력 포트(410)로 출력될 수 없는 것으로 판단할 수 있다.
그런데, 특정 경우에는 멀티캐스트 데이터 패킷이 수신된 순서대로 출력 포트(420)를 통해 출력되어야 하는데, 이러한 경우에서도 위와 같이 멀티캐스트 데이터 패킷을 전송한다면, 멀티캐스트 데이터 패킷을 수신하는 장치에서는 멀티캐스트 데이터 패킷을 재정렬(Re-Ordering)하여야 한다.
예를 들어, 앞에서 설명한 예에서와 같이 출력 포트 1이 사용되고 있는 시점에서 멀티캐스트 셀 A가 [출력 포트 1 및 출력 포트 2]를 목적 출력 포트로 하고, 멀티캐스트 셀 B가 [출력 포트 2 및 출력 포트 3]을 목적 출력 포트로 하고, 출력 포트 2를 통해 멀티캐스트 데이터 패킷을 수신하는 특정 장치가 반드시 "멀티캐스트 셀 A
Figure 112010003007117-pat00003
멀티캐스트 B"의 순서대로 멀티캐스트 데이터 패킷을 수신할 필요가 있는 경우, 위와 같이 멀티캐스트 데이터 패킷을 전송한다면, 상기 특정 장치에서는 수신된 멀티캐스트 데이터 패킷을 재정렬하여야 하는 문제점이 발생할 수 있다.
상기의 문제점을 해결하기 위해, 스케쥴러(450)는 도 7에 도시된 바와 같이 "제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀의 복수의 목적 출력 포트 중에서 적어도 하나의 목적 출력 포트를 목적 출력 포트로 하는 멀티캐스트 셀이 제2 멀티캐스트 큐(4444)에 저장되어 있는지를 판단"하는 단계(S670)를 추가적으로 수행할 수 있다.
만약, 이러한 멀티캐스트 셀이 존재한다면, 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀은 입력 포트(410)로 출력되면 안되므로, 단계(S680)에서 스케쥴러(450)는 제1 멀티캐스트 큐(4442)의 프론트에 저장된 멀티캐스트 셀이 제2 멀티캐스트 큐(4444)의 출력단으로 출력되도록 제어한다. 반대로, 상기의 멀티캐스트 셀이 존재하지 않는다면, 스케쥴러(450)는 단계(S640)을 수행한다.
이에 따라, 신호 전달 제어 장치(400)는 멀티캐스트 셀의 출력 시 발생할 수 있는 HOL 블로킹 문제를 해결할 수 있게 된다.
또한, 본 발명의 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 일실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (14)

  1. M개의 입력 포트;
    N개의 출력 포트;
    상기 M개의 입력 포트 및 상기 N개의 출력 포트 사이의 연결 경로를 제공하는 스위칭 패브릭(Switching Fabric)(M 및 N는 2 이상의 정수); 및
    상기 M개의 입력 포트와 각각 연결되고, 외부로부터 수신된 멀티캐스트 데이터 패킷을 셀(cell) 단위로 저장하는 제1 멀티캐스트 큐(Queue) 및 제2 멀티캐스트 큐로 구성된 K개의 멀티캐스트 큐 쌍(Queue Pair)을 포함하는 M개의 멀티캐스트 큐 부(Queue Unit)(K는 1 이상의 정수)
    를 포함하되,
    상기 제1 멀티캐스트 큐의 입력단은 외부로부터 상기 멀티캐스트 데이터 패킷을 수신하고, 상기 제1 멀티캐스트 큐의 출력단은 상기 제2 멀티캐스트 큐의 입력단 및 상기 입력 포트와 연결되며, 상기 제2 멀티캐스트 큐의 출력단은 상기 입력 포트와 연결되는 것을 특징으로 하는 신호 전달 제어 장치.
  2. 제1항에 있어서,
    상기 M개의 멀티캐스트 큐 부 각각에 포함된 상기 K개의 멀티캐스트 큐 쌍의 동작을 제어하는 M개의 스케쥴러(Scheduler)
    를 더 포함하고,
    상기 M개의 스케쥴러 각각은
    상기 제1 멀티캐스트 큐에 저장된 셀 단위의 멀티캐스트 데이터 패킷(멀티캐스트 셀)의 출력 및 상기 제2 멀티캐스트 큐에 저장된 멀티캐스트 셀의 출력을 제어하는 것을 특징으로 하는 신호 전달 제어 장치.
  3. 제2항에 있어서,
    상기 M개의 스케쥴러 각각은
    상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있고, 상기 제2 멀티캐스트 큐의 프론트(front)에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 경우,
    상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 장치.
  4. 제2항에 있어서,
    상기 M개의 스케쥴러 각각은
    상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있지 않은 경우, 또는 상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있고, 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 경우,
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트 및 상기 제2 멀티캐스트 큐의 출력단 중에서 어느 하나로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치.
  5. 제2항에 있어서,
    상기 M개의 스케쥴러 각각은
    상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있고, 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없고, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀의 복수의 목적 출력 포트 중에서 적어도 하나의 목적 출력 포트를 목적 출력 포트로 하는 멀티캐스트 셀이 상기 제2 멀티캐스트 큐에 저장되어 있는 경우,
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 제2 멀티캐스트 큐의 출력단으로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치.
  6. 제2항에 있어서,
    상기 M개의 스케쥴러 각각은
    상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있고, 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없고, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀의 복수의 목적 출력 포트 중에서 적어도 하나의 목적 출력 포트를 목적 출력 포트로 하는 멀티캐스트 셀이 상기 제2 멀티캐스트 큐에 저장되어 있지 않는 경우,
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트 및 상기 제2 멀티캐스트 큐의 출력단 중에서 어느 하나로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 스위칭 패브릭은
    상기 M개의 입력 포트와 각각 연결된 M개의 입력 라인과 상기 N개의 출력 포트와 각각 연결된 N개의 출력 라인이 교차하는 M × N 개의 교차 지점에 각각 위치하고, 상기 입력 포트로부터 출력된 멀티캐스트 셀을 저장하는 버퍼(Buffer)를 포함하고,
    상기 M개의 스케쥴러 각각은
    상기 버퍼에 잔여 저장 공간이 존재하는 경우, 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 것으로 판단하고,
    상기 버퍼에 잔여 공간이 존재하지 않는 경우, 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 것으로 판단하는 것을 특징으로 하는 신호 전달 제어 장치.
  8. 제4항 또는 제6항에 있어서,
    상기 M개의 스케쥴러 각각은
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하고,
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 제2 멀티캐스트 큐의 출력단으로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치.
  9. 제8항에 있어서,
    상기 스위칭 패브릭은
    상기 M개의 입력 포트와 각각 연결된 M개의 입력 라인과 상기 N개의 출력 포트와 각각 연결된 N개의 출력 라인이 교차하는 M × N개의 교차 지점에 각각 위치하고, 상기 입력 포트로부터 출력된 멀티캐스트 셀을 저장하는 버퍼를 포함하고,
    상기 M개의 스케쥴러 각각은
    상기 버퍼에 잔여 저장 공간이 존재하는 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 것으로 판단하고,
    상기 버퍼에 잔여 공간이 존재하지 않는 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 것으로 판단하는 것을 특징으로 하는 신호 전달 제어 장치.
  10. 제1항에 있어서,
    상기 M개의 입력 포트 각각과 연결되고, 외부로부터 수신된 유니캐스트 데이터 패킷을 셀 단위로 저장하는 N-개의 유니캐스트 큐를 구비한 M개의 유니캐스트 큐 부
    를 더 포함하는 것을 특징으로 하는 신호 전달 제어 장치.
  11. M개의 입력 포트 및 N개의 출력 포트 사이의 연결 경로를 제공하는 스위칭 패브릭, 및 상기 M개의 입력 포트와 각각 연결되고 제1 멀티캐스트 큐 및 제2 멀티캐스트 큐로 구성된 K개의 멀티캐스트 큐 쌍을 포함하는 M개의 멀티캐스트 큐 부를 구비한 신호 전달 제어 장치를 제어하는 방법에 있어서(K는 1이상의 정수, M 및 N는 2 이상의 정수),
    상기 제2 멀티캐스트 큐에 셀 단위의 멀티캐스트 데이터 패킷(멀티캐스트 셀)이 저장되어 있는지를 판단하는 제1 판단 단계;
    상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는지를 판단하는 제2 판단 단계;
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는지를 판단하는 제3 판단 단계; 및
    상기 제1 판단 단계에서의 판단 결과, 상기 제2 판단 단계에서의 판단 결과, 및 상기 제3 판단 단계에서의 판단 결과 중에서 적어도 하나에 기초하여 상기 제2 멀티캐스트 큐에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하거나 또는 상기 제1 멀티캐스트 큐에 저장된 멀티캐스트 셀이 상기 입력 포트 및 상기 제2 멀티캐스트 큐의 입력단 중에서 어느 하나로 출력되도록 제어하는 제어 단계
    를 포함하는 것을 특징으로 하는 신호 전달 제어 장치의 제어 방법.
  12. 제11항에 있어서,
    상기 제어 단계는
    상기 제1 판단 단계에서 상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있는 것으로 판단하고, 상기 제2 판단 단계에서 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 것으로 판단한 경우,
    상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치의 제어 방법.
  13. 제11항에 있어서,
    상기 제어 단계는
    상기 제1 판단 단계에서 상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있지 않는 것으로 판단한 경우, 또는 상기 제1 판단 단계에서 상기 제2 멀티캐스트 큐에 멀티캐스트 셀이 저장되어 있는 것으로 판단하고, 상기 제2 판단 단계에서 상기 제2 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 것으로 판단한 경우,
    상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트 및 상기 제2 멀티캐스트 큐의 출력단 중에서 어느 하나로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치의 제어 방법.
  14. 제13항에 있어서,
    상기 제어 단계는
    상기 제3 판단 단계에서 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 있는 것으로 판단한 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력되도록 제어하고,
    상기 제3 판단 단계에서 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 입력 포트로 출력될 수 없는 것으로 판단한 경우, 상기 제1 멀티캐스트 큐의 프론트에 저장된 멀티캐스트 셀이 상기 제2 멀티캐스트 큐의 출력단으로 출력되도록 제어하는 것을 특징으로 하는 신호 전달 제어 장치의 제어 방법.
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