KR101025126B1 - Liquid crystal display device - Google Patents

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KR101025126B1
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윤순일
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Abstract

본 발명은 게이트라인을 기준으로 배치된 양측의 서브-화소를 동시에 구동할 수 있도록 이중트랜지스터를 형성한 액정표시소자에 관한 것으로, 특히 게이트라인 상에 서로 다른 방향으로 개구된 U자형의 제1, 제2소스전극과, 상기 게이트라인의 연장방향을 따라 제1, 제2드레인전극이 나란한 방향으로 형성되도록 함으로써, 게이트라인의 폭을 줄여 개구율을 높인 액정표시소자에 관한 것이다.The present invention relates to a liquid crystal display device in which a double transistor is formed so as to simultaneously drive sub-pixels on both sides of the gate line. A second source electrode and a first drain electrode and a second drain electrode are formed in parallel to each other along an extending direction of the gate line, thereby reducing the width of the gate line to increase the aperture ratio.

이중트랜지스터, 2드레인, 개구율 Double transistor, 2 drain, aperture ratio

Description

액정표시소자{LIQUID CRYSTAL DISPLAY DEVICE}Liquid crystal display device {LIQUID CRYSTAL DISPLAY DEVICE}

도 1은 종래의 액정표시소자의 일부 화소를 개략적으로 나타낸 평면도.1 is a plan view schematically showing some pixels of a conventional liquid crystal display device.

도 2a는 도 1의 액정표시소자의 박막트랜지스터 부분을 도시한 평면도.FIG. 2A is a plan view illustrating a thin film transistor portion of the liquid crystal display of FIG. 1. FIG.

도 2b는 도 1의 액정표시소자의 박막트랜지스터 부분을 도시한 단면도.FIG. 2B is a cross-sectional view illustrating a thin film transistor portion of the liquid crystal display of FIG. 1. FIG.

도 3는 본 발명의 실시예에 의한 액정표시소자의 박막트랜지스터 부분을 도시한 평면도.3 is a plan view showing a thin film transistor portion of a liquid crystal display device according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 의한 액정표시소자의 박막트랜지스터 부분을 도시한 평면도.4 is a plan view showing a thin film transistor portion of a liquid crystal display device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

103, 203, 303 : 소스전극 104 : 드레인전극103, 203, 303: source electrode 104: drain electrode

204a, 304a : 제1드레인전극 204b, 304b : 제2드레인전극204a, 304a: first drain electrode 204b, 304b: second drain electrode

107, 207, 307 : 데이터라인 108, 208, 308 : 게이트라인107, 207, 307: data lines 108, 208, 308: gate lines

본 발명은 액정표시소자에 관한 것으로, 특히 개구율 및 화질을 향상시킬 수 있는 액정표시소자에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device that can improve the aperture ratio and image quality.

근래 정보 통신 분야의 급속한 발전으로 각종 정보를 표시해 주는 디스플레이 장치의 중요도가 갈수록 높아지고 있는 가운데, 기존의 표시 장치 중의 하나인 (Cathode Ray Tube)로는 일정한 한계가 있어 최신의 추세인 경량화, 박형화에 부응할 수 없었다. 이에, 평판 디스플레이로서 액정표시소자(LCD : Liquid Crystal Display Device), 플라즈마 표시 장치(PDP : Plasma Display Panel), ELD(Electro Luminescence Display) 등이 개발되어 기대에 부응하고 있으며 이에 대한 연구와 개발이 활발히 진행되고 있다.Recently, the importance of the display device for displaying various information is increasing with the rapid development of the information and communication field, and one of the existing display devices (Cathode Ray Tube) has a certain limit to meet the latest trend of light weight and thinning. Could not. As a flat panel display, a liquid crystal display device (LCD), a plasma display panel (PDP), and an electroluminescence display (ELD) have been developed to meet expectations. It's going on.

이 표시 장치 중 액정표시소자는 경량화, 박형화, 저전력 등의 장점을 가진 표시 장치로서, 노트북 컴퓨터 등의 디스플레이 장치뿐만 아니라 데스크탑 컴퓨터 및 대형 TV 등에 적용되어 광범위하게 사용되고 있으며 이에 대한 수요는 계속하여 증가하고 있는 추세이다.Among the display devices, the liquid crystal display device is a display device having advantages such as light weight, thinness, and low power, and is widely used not only for display devices such as notebook computers, but also for desktop computers and large TVs. There is a trend.

액정표시소자는 액정의 광학적 이방성을 이용한 표시장치로서, 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 구현하게 된다. 이를 위하여 액정표시소자는 화소들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.A liquid crystal display device is a display device using optical anisotropy of a liquid crystal, and implements an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display device includes a liquid crystal panel in which pixels are arranged in a matrix and a driving circuit for driving the liquid crystal panel.

상기 액정패널은 상부 기판 및 하부 기판으로 구성되며, 두 기판 사이에 액정층이 형성된다. 상기 액정층은 입력되는 화상 신호에 따라 투과되는 광의 투과율을 조절함으로써 원하는 화상을 구현한다. 상기 하부 기판은 박막 트랜지스터 기판으로서, 복수의 화소를 포함하고 각각의 화소에는 스위칭소자인 박막 트랜지스터가 형성되어 외부로부터 공급되는 화상 신호를 화소내에 형성된 화소 전극에 인가한 다. 상부 기판은 컬러필터기판으로서, 컬러필터층이 형성되어 각 화상신호에 따른 색깔을 나타내게 된다.The liquid crystal panel includes an upper substrate and a lower substrate, and a liquid crystal layer is formed between the two substrates. The liquid crystal layer realizes a desired image by adjusting the transmittance of light transmitted according to an input image signal. The lower substrate is a thin film transistor substrate, and includes a plurality of pixels, and a thin film transistor as a switching element is formed in each pixel to apply an image signal supplied from the outside to the pixel electrode formed in the pixel. The upper substrate is a color filter substrate, and a color filter layer is formed to display colors according to each image signal.

도 1은 종래의 액정표시소자의 일부 화소를 개략적으로 나타낸 평면도이고 도 2a와 도 2b는 각각 도 1의 박막트랜지스터 부분을 도시한 평면도와 단면도이다.도 1과 도 2a 및 도 2b를 참조해 설명하면, 종래의 액정표시소자는 박막트랜지스터(Thin Film Transistor, TFT ; 106)가 장착된 제1기판(101)과 제1기판에 대향하는 컬러필터가 장착된 제2기판(미도시)이 일정한 간격을 두고 합착되며 상기 제1기판(101)과 제2기판이 합착된 공간에는 액정층이 형성된다. 1 is a plan view schematically illustrating some pixels of a conventional liquid crystal display device, and FIGS. 2A and 2B are plan and cross-sectional views illustrating a portion of the thin film transistor of FIG. 1. FIG. 1 and FIGS. 2A and 2B will be described with reference to FIGS. In the case of the conventional LCD, the first substrate 101 on which the thin film transistor (TFT) 106 is mounted and the second substrate (not shown) on which the color filter opposite to the first substrate is mounted at regular intervals are provided. The liquid crystal layer is formed in the space where the first substrate 101 and the second substrate are bonded to each other.

상기 제1기판(101)에는 복수의 게이트라인(108) 및 데이터라인(107)이 매트릭스(matrix) 형태로 교차하여 복수의 화소를 형성하며, 상기 제1기판(101) 상의 화소내에는 박막트랜지스터(106), 화소전극(110) 및 배향막(미도시)이 형성된다. 또한, 화소전극(110)과 게이트라인(108)이 일부 중첩되어 스토리지캐퍼시터(109)를 형성한다. 도시하지는 않았으나 제2기판 상에는 블랙매트릭스, 컬러필터, 공통전극 및 배향막이 형성된다. A plurality of gate lines 108 and data lines 107 intersect in a matrix form on the first substrate 101 to form a plurality of pixels, and a thin film transistor is formed in the pixels on the first substrate 101. 106, a pixel electrode 110 and an alignment film (not shown) are formed. In addition, the pixel electrode 110 and the gate line 108 partially overlap to form the storage capacitor 109. Although not shown, a black matrix, a color filter, a common electrode, and an alignment layer are formed on the second substrate.

좀더 자세하게 설명하면 박막트랜지스터(106)는 게이트라인(108)에서 돌출되어 외부로부터 주사신호가 인가되는 게이트전극(102)과, 상기 게이트전극(102) 위에 형성된 게이트절연막(111)과, 상기 게이트전극(102) 위에 형성되어 화상신호가 입력됨에 따라 활성화되어 액티브층을 형성하는 반도체층(105)과, 상기 데이터라인(107)에서 돌출되어 반도체층 위에 형성되며 데이터라인(107)을 통해 입력되는 화상신호를 화소에 인가하는 소스전극(103) 및 드레인전극(104)으로 구성된다. In more detail, the thin film transistor 106 protrudes from the gate line 108 to receive a scan signal from the outside, a gate insulating film 111 formed on the gate electrode 102, and the gate electrode. A semiconductor layer 105 formed on the 102 and activated as an image signal is input to form an active layer; and an image protruding from the data line 107 and formed on the semiconductor layer and input through the data line 107. It consists of a source electrode 103 and a drain electrode 104 for applying a signal to the pixel.

상기 반도체층(105)은 오믹접촉층(116)과 액티브층(117)로 이루어진다. 상기 오믹접촉층(116)은 소스/드레인전극(103, 104)과 액티브층(117) 사이의 오믹접촉(ohmic contact)을 위해 형성되며, 액티브층(117)은 반도체 물질에 소량의 불순물이 도핑되어 전압이 인가되는 특정 조건하에서 전류가 통하게 된다.The semiconductor layer 105 includes an ohmic contact layer 116 and an active layer 117. The ohmic contact layer 116 is formed for ohmic contact between the source / drain electrodes 103 and 104 and the active layer 117, and the active layer 117 is doped with a small amount of impurities in the semiconductor material. The current flows through the specific conditions under which the voltage is applied.

여기에서 소스전극(103)과 드레인전극(104) 사이, 즉 두 전극의 이격된 부분에 대응되는 반도체층(105)은 전자나 정공의 이동통로인 채널(CH, channel)이 형성되는 영역에 해당된다. 상기 박막트랜지스터(106)은 채널(CH)의 특성에 따라 전기적 특성이 결정되는데, 채널(CH)의 특성은 특히 채널의 길이(L)과 채널의 폭(W)의 비인 폭/길이(W/L) 비에 의해 결정된다. 이때 채널 길이(L)은 소스전극(103)과 드레인전극(104)이 이격된 거리에 해당하며 채널의 폭(W)은 소스전극(103) 및 드레인 전극(104)의 마주보는 변의 길이에 해당한다.Here, the semiconductor layer 105 corresponding to the spaced apart portions of the source electrode 103 and the drain electrode 104, that is, the two electrodes corresponds to a region in which a channel (CH), which is a moving passage of electrons or holes, is formed. do. The thin film transistor 106 has an electrical characteristic determined according to the characteristics of the channel CH. The characteristics of the channel CH include a width / length (W /), which is a ratio of the length L of the channel and the width W of the channel. L) determined by the ratio. At this time, the channel length L corresponds to the distance between the source electrode 103 and the drain electrode 104, and the width W of the channel corresponds to the length of the opposite side of the source electrode 103 and the drain electrode 104. do.

또한, 상기 박막트랜지스터(106)가 형성된 제1기판(101)에는 보호층이 형성되어 있으며, 그 위에 화소전극(110)이 형성된다. 이때, 상기 화소전극(110)은 상기 보호층에 형성된 콘택홀(126)을 통해 드레인전극(104)과 접속된다.In addition, a protective layer is formed on the first substrate 101 on which the thin film transistor 106 is formed, and the pixel electrode 110 is formed thereon. In this case, the pixel electrode 110 is connected to the drain electrode 104 through the contact hole 126 formed in the protective layer.

상기 화소전극(110)은 스위칭소자인 박막트랜지스터의 소스전극(103) 및 드레인전극(104)으로부터 데이터신호를 인가받아 공통전극과 함께 전계를 형성하게 되는데, 이때 상기 게이트라인(108)에서 돌출된 박막트랜지스터의 게이트전극(102)에 전압이 인가되면 반도체층(105)에 채널(CH)이 형성되어 전류가 흐르게 된다. 데이터신호가 각각의 화소전극(110)에 인가되도록 게이트라인(108)에 접속된다. The pixel electrode 110 receives a data signal from the source electrode 103 and the drain electrode 104 of the thin film transistor, which is a switching element, to form an electric field together with the common electrode, which protrudes from the gate line 108. When a voltage is applied to the gate electrode 102 of the thin film transistor, a channel CH is formed in the semiconductor layer 105 so that a current flows. The data signal is connected to the gate line 108 to be applied to each pixel electrode 110.

이에 따라 각 화소별로 공급된 데이터신호에 따라 화소전극(110)과 공통전극 사이에 인가되는 전계에 의해 액정층의 광투과율을 조절함으로써 화상을 표시하게 된다.Accordingly, the image is displayed by adjusting the light transmittance of the liquid crystal layer by an electric field applied between the pixel electrode 110 and the common electrode according to the data signal supplied for each pixel.

상기한 바와 같은 구조를 갖는 액정표시소자는 박막트랜지스터(106)에 의해 각 화소가 구동되며, 스토리지캐퍼시터(109)에 의해 화소전압을 유지할 수 있게 된다. In the liquid crystal display device having the structure as described above, each pixel is driven by the thin film transistor 106, and the pixel voltage is maintained by the storage capacitor 109.

그런데, 액정표시소자의 표시장치로서의 특성상 동화상 등을 구현하기 위해서는 빠른 반응속도가 필요하다. 짧은 시간 내에 박막트랜지스터를 구동시킬 경우 스토리지캐퍼시터가 충분히 충전되지 않아 잔상이 나타나는 등, 화상이 비균일하게 될 수 있다. 또한, 액정표시소자가 대형화됨에 따라 기판상에 종횡으로 배열되는 게이트라인 및 데이터라인이 길어지게 되므로 선 저항이 증가되는 등의 이유로, 하나의 게이트라인을 따라 형성되는 박막트랜지스터의 구동이 일정치 못한 라인 딜레이(line delay) 현상이 나타나기도 한다.However, in order to implement moving images and the like as a display device of a liquid crystal display device, a fast reaction speed is required. If the thin film transistor is driven within a short time, the image may become uneven because the storage capacitor is not sufficiently charged and an afterimage may occur. In addition, as the liquid crystal display becomes larger, the gate lines and the data lines arranged vertically and longer on the substrate become longer, and thus, the driving of the thin film transistors formed along one gate line is not constant due to an increase in line resistance. Line delay may also occur.

그리고, 박막트랜지스터가 형성된 영역은 빛샘을 막기 위해 블랙매트릭스로 가려주어야 하므로 상기 영역이 넓을수록 액정표시소자의 개구율에 영향을 미치게 된다. 즉, 개구율을 높이기 위해서는 박막트랜지스터가 형성된 영역의 면적을 줄일 필요가 있다.In addition, since the region in which the thin film transistor is formed should be covered with a black matrix to prevent light leakage, the wider the region, the larger the influence on the aperture ratio of the liquid crystal display device. That is, in order to increase the aperture ratio, it is necessary to reduce the area of the region where the thin film transistor is formed.

상기한 문제점을 해결하기 위해 본 발명에서는 화소의 구조를 변경함으로써 화소의 반응속도를 높이고 균일한 화소전압을 유지하게 하며, 특히 박막트랜지스터 의 게이트라인 부분의 선폭을 감소시킴으로써 개구율이 높은 액정표시소자를 제공하는 데 그 목적이 있다.In order to solve the above problems, the present invention changes the structure of the pixel to increase the response speed of the pixel and maintain a uniform pixel voltage, and in particular, reduces the line width of the gate line portion of the thin film transistor to provide a liquid crystal display device having a high aperture ratio. The purpose is to provide.

상기한 바와 같이 본 발명의 목적을 달성하기 위한 액정표시소자는 제1기판 및 상기 제1기판에 대향하는 제2기판; 상기 제1기판 상에 서로 수직하게 배치되어 인접하는 제1화소와 제2화소를 정의하는 게이트라인 및 데이터라인; 상기 인접하는 제1, 제2화소에 의해 공유되는 박막트랜지스터; 및 상기 제1기판과 상기 제2기판 사이에 형성된 액정층을 포함하여 구성되며, 상기 박막트랜지스터는 상기 게이트라인을 구성하는 게이트전극; 상기 게이트전극 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 서로 다른 방향으로 개구된 누운 S자형의 제1소스전극과 제2소스전극으로 구분되는 소스전극; 및 상기 게이트라인의 길이방향을 따라 나란하게 배치되며, 상기 제1화소에 접속하는 제1드레인전극 및 상기 제2화소에 접속하는 제2드레인전극을 포함하며, 상기 제1, 제2드레인전극은 상기 데이터라인으로부터 서로 다른 거리로 떨어져 나란히 배치되는 것을 특징으로 한다.
또한, 본 발명의 박막트랜지스터는 서로 수직하게 배치되는 게이트라인 및 데이터라인; 상기 게이트라인 상에 형성된 반도체층; 상기 반도체층 상에 형성되며, 서로 다른 방향으로 개구된 누운 S자형의 제1, 제2소스전극으로 구분되는 소스전극; 및 상기 데이터라인으로부터 서로 다른 거리로 떨어져 형성되며, 상기 게이트라인의 길이방향을 따라 나란하게 배치되는 제1, 제2드레인전극을 포함한다.
As described above, a liquid crystal display device for achieving the object of the present invention includes a first substrate and a second substrate facing the first substrate; Gate lines and data lines disposed perpendicular to each other on the first substrate to define adjacent first and second pixels; A thin film transistor shared by the adjacent first and second pixels; And a liquid crystal layer formed between the first substrate and the second substrate, wherein the thin film transistor comprises: a gate electrode constituting the gate line; A semiconductor layer formed on the gate electrode; A source electrode formed on the semiconductor layer, the source electrode being divided into first and second source electrodes having a S-shape lying in different directions; And a first drain electrode connected to the first pixel and a second drain electrode connected to the second pixel, the first drain electrode connected to the first pixel and the second drain electrode connected to the second pixel. The data lines may be arranged side by side at different distances from each other.
In addition, the thin film transistor of the present invention comprises a gate line and a data line disposed perpendicular to each other; A semiconductor layer formed on the gate line; A source electrode formed on the semiconductor layer and divided into first and second source electrodes having a S-shape lying in different directions; And first and second drain electrodes formed to be spaced apart from each other at different distances from the data line, and disposed to be parallel to each other along the longitudinal direction of the gate line.

상기한 박막트랜지스터는 인접하는 두 서브-화소에 의해 공유되므로, 게이트전극과 소스전극은 일체로 형성되어 제1, 제2화소에 1개만 형성된다. 이때, 상기 소스전극은 제1소스전극과 제2소스전극으로 구분할 수 있으며, 제1, 제2드레인전극이 상기 제1, 제2화소마다 각각 형성되어 작동하므로 2개의 박막트랜지스터를 형성한 것과 같은 효과를 얻게 된다. 따라서 이와 같은 박막트랜지스터를 이중트랜지스터라고 한다.Since the thin film transistor is shared by two adjacent sub-pixels, the gate electrode and the source electrode are integrally formed so that only one of the thin film transistors is formed in the first and second pixels. In this case, the source electrode may be divided into a first source electrode and a second source electrode, and since the first and second drain electrodes are formed and operated for each of the first and second pixels, the same as forming two thin film transistors. You get an effect. Therefore, such a thin film transistor is called a double transistor.

본 발명에 의하면 상기 제1, 제2소스전극은 각각 제1, 제2드레인전극과 소정 간격 이격되어 채널을 형성하며, 상기 제1, 2드레인전극은 게이트라인의 길이방향을 따라 상호 인접한 채널이 나란히 배치되도록 형성된 것을 특징으로 한다.According to the present invention, the first and second source electrodes are formed to be separated from the first and second drain electrodes by a predetermined distance, respectively, and the first and second drain electrodes are adjacent to each other along the longitudinal direction of the gate line. Characterized in that formed to be arranged side by side.

상기 제1, 제2소스전극의 형태는 서로 다른 방향으로 한 방향이 개구된 U자형 또는 ㄷ자형으로 형성할 수 있으며, 이에 따라 상기 소스전극의 형태는 누운 ㄹ자형 또는 S자형을 가지게 된다.The shape of the first and second source electrodes may be formed in a U-shaped or c-shaped with one direction opening in a different direction, and thus the shape of the source electrode may have a lying L-shaped or S-shaped.

본 발명에서는 개구율을 높이기 위해 상기 게이트전극을 구성하지 않는 게이트라인 부분은 상기 게이트전극의 폭보다 좁은 폭을 가지는 것을 특징으로 한다.In the present invention, the gate line portion not constituting the gate electrode to increase the aperture ratio has a width narrower than that of the gate electrode.

상기와 같은 이중트랜지스터를 포함하는 액정표시소자는 수평전계 액정표시소자(IPS ;in plane switching)에도 적용이 가능하며, 상기한 구성에 상기 제1드레인전극과 제2드레인전극에 각각 전기적으로 연결된 제1화소전극(210a)과 제2화소전극(210b)과, 상기 게이트라인과 평행하게 형성된 공통라인과, 상기 공통라인과 전기적으로 연결되고, 제1화소전극(210a) 및 제2화소전극(210b)과 빈 공간을 사이에 두고 이격되어 형성되어 수평전계를 발생시키는 공통전극을 더 포함한다.The liquid crystal display device including the double transistor may be applied to a horizontal field liquid crystal display device (IPS; in plane switching), and the first and second drain electrodes may be electrically connected to the first and second drain electrodes. A first pixel electrode 210a and a second pixel electrode 210b, a common line formed in parallel with the gate line, and electrically connected to the common line, and having a first pixel electrode 210a and a second pixel electrode 210b. ) And a common electrode spaced apart with an empty space therebetween to generate a horizontal electric field.

상기한 바와 같이, 본 발명은 화소를 게이트라인 및 데이터라인에 의해 복수 개의 제1화소 및 제2화소로 구획하고, 상기 게이트라인 상에 인접하는 두 서브-화소가 박막트랜지스터를 공유하도록 형성한다. 다시 말하면 본 발명은 복수 개의 게이트라인이 있으며, 각 게이트라인과 데이터라인에 의해 게이트라인을 기준으로 인접한 제1화소와 제2화소로 구획하고, 상기 제1화소 및 제2화소를 구동시키는 스위칭소자인 박막트랜지스터를 동시에 형성하는 것을 특징으로 한다. 이때 일반적으로 박막트랜지스터는 게이트전극, 반도체층, 소스전극 및 드레인전극으로 구성되는데, 상기 박막트랜지스터의 소스전극은 일체로 형성되며, 상기 소스전극에 일정 간격 이격되어 제1드레인전극과 제2드레인전극이 형성되어 이중트랜지스터를 이루게 된다.As described above, the present invention divides a pixel into a plurality of first and second pixels by a gate line and a data line, and forms two sub-pixels adjacent to the gate line to share a thin film transistor. In other words, the present invention has a plurality of gate lines, each gate line and data line is divided into a first pixel and a second pixel adjacent to the gate line based on the switching element for driving the first pixel and the second pixel It is characterized in that to form a thin film transistor at the same time. In this case, the thin film transistor generally includes a gate electrode, a semiconductor layer, a source electrode, and a drain electrode. The source electrode of the thin film transistor is integrally formed, and is spaced apart from the source electrode at a predetermined interval so that the first drain electrode and the second drain electrode are formed. This is formed to form a double transistor.

상기한 본 발명에 대해 첨부한 도면을 참조하여 상세히 설명하기로 한다.The present invention described above will be described in detail with reference to the accompanying drawings.

도 3는 본 발명의 실시예의 하나로, 액정표시소자의 제1기판에 형성된 이중트랜지스터 부분을 확대하여 나타낸 평면도이다.3 is an enlarged plan view of a double transistor portion formed on a first substrate of a liquid crystal display device as one embodiment of the present invention.

도면에 도시한 바와 같이, 본 발명에 의한 액정표시소자는 게이트라인(208)과 데이터라인(207)에 의해 게이트라인 위쪽의 제1화소와 게이트라인 아래쪽의 제2화소로 구획하고 상기 게이트라인(208) 상에 형성된 박막트랜지스터에 의해 상기 제1화소와 제2화소를 동시에 구동하게 된다. 도면은 액정표시소자의 일부 화소만 표시한 것으로 실제 액정표시소자에는 복수 개의 게이트라인(208)이 있고 상기 게이트라인(208)에 의해 복수 개의 제1화소와 제2화소가 구획된다. 이때, 상기 제1화소와 제2화소를 동시에 구동시키는 박막트랜지스터를 상기 게이트라인(208) 상에 형성하되, 박막트랜지스터의 소스전극(203)은 하나로 일체로 형성하되, 제1소스전극(203a)과 제2소스전극(203b)으로 구분할 수 있으며, 상기 제1화소 및 제2화소에 형성된 제1, 제2화소전극(210a, 210b)과 전기적으로 연결되도록 각각 제1드레인전극(204a)과 제2드레인전극(204b)을 형성하게 된다. 상기와 같은 본 발명의 실시예에 따른 박막트랜지스터는 두 개의 드레인전극을 형성하여, 두 개의 트랜지스터를 동시에 형성한 것과 같은 효과를 낼 수 있으므로 이하 이중트랜지스터에 해당한다.As shown in the drawing, the liquid crystal display according to the present invention is partitioned into a first pixel above the gate line and a second pixel below the gate line by the gate line 208 and the data line 207. The first pixel and the second pixel are simultaneously driven by the thin film transistor formed on the substrate 208. In the drawing, only some pixels of the liquid crystal display are displayed, and in actual liquid crystal display, there are a plurality of gate lines 208, and the plurality of first and second pixels are divided by the gate lines 208. In this case, a thin film transistor for simultaneously driving the first pixel and the second pixel is formed on the gate line 208, and the source electrode 203 of the thin film transistor is integrally formed as one, and the first source electrode 203a is formed. And the second source electrode 203b, and are respectively connected to the first and second pixel electrodes 210a and 210b formed on the first pixel and the second pixel, so that the first drain electrode 204a and the second source electrode 203b are electrically connected to each other. Two drain electrodes 204b are formed. Since the thin film transistor according to the embodiment of the present invention as described above can have the same effect as forming two drain electrodes and simultaneously forming two transistors, the thin film transistor corresponds to a double transistor.

이때, 상기 이중트랜지스터는 제1, 제2드레인전극(204a, 204b)과 제1, 제2소스전극(203a, 203b)과의 사이에 각각 채널을 형성하게 되는데, U자 또는 ㄷ자형으로 형성된 두 전극 사이 간격이 채널의 폭이 되며, 두 전극 사이의 길이가 채널의 길이가 된다. 따라서, 상기 채널의 길이와 채널 폭의 비가 소정의 값을 가지도록 채널의 길이와 폭을 조절하여 박막트랜지스터의 특성을 변화시킬 수 있다.In this case, the double transistor forms a channel between the first and second drain electrodes 204a and 204b and the first and second source electrodes 203a and 203b, respectively. The gap between the electrodes is the width of the channel, and the length between the two electrodes is the length of the channel. Accordingly, the characteristics of the thin film transistor may be changed by adjusting the length and width of the channel so that the ratio of the channel length and the channel width has a predetermined value.

상기 박막트랜지스터는 게이트라인(208) 상에 형성이 되는 것이 특징이다. 기존의 발명에서는 게이트라인(208)의 일부를 돌출시켜 게이트전극으로 사용하는 경우가 많았는데 상기 박막트랜지스터를 형성할 때는 게이트라인(208) 상에 곧바로 반도체층(205)과 소스전극(203) 및 제1, 제2드레인전극(204a, 204b)을 형성함으로써 상기 반도체층(205) 하부의 게이트라인(208) 영역이 곧바로 게이트전극(202)으로 사용될 수 있다. 즉, 게이트라인(208)의 일부가 게이트전극으로 쓰이게 되며, 반도체층의 영역이 곧바로 게이트전극에 해당하게 된다.The thin film transistor is formed on the gate line 208. In the conventional invention, a portion of the gate line 208 is often protruded and used as a gate electrode. When forming the thin film transistor, the semiconductor layer 205 and the source electrode 203 and the gate line 208 are directly formed on the gate line 208. By forming the first and second drain electrodes 204a and 204b, an area of the gate line 208 under the semiconductor layer 205 may be directly used as the gate electrode 202. That is, part of the gate line 208 is used as the gate electrode, and the region of the semiconductor layer immediately corresponds to the gate electrode.

상기 박막트랜지스터를 형성하기 위해서는 우선 게이트라인(208) 상에 반도체층(205)을 형성해야 하는데 반도체층(205)은 액티브층과, 액티브층이 제1, 제2소스전극(203a, 203b) 및 제1, 제2드레인전극(204a, 204b)과 오믹접촉을 하기 위한 오믹접촉층으로 이루어진다. 여기서 제1, 제2소스전극(203a, 203b)과 제1, 2드레인전극(204a, 204b) 사이, 즉 두 전극과 이격된 부분에 대응되는 반도체층(205)은 전자나 정공의 이동통로인 채널에 해당된다.In order to form the thin film transistor, first, the semiconductor layer 205 must be formed on the gate line 208. The semiconductor layer 205 includes an active layer, an active layer of the first and second source electrodes 203a and 203b, and An ohmic contact layer for ohmic contact with the first and second drain electrodes 204a and 204b. Here, the semiconductor layer 205 corresponding to the portion separated from the first and second source electrodes 203a and 203b and the first and second drain electrodes 204a and 204b, that is, the two electrodes, is a movement path for electrons or holes. Corresponds to the channel.

상기한 바와 같이 상기 제1, 제2소스전극(203a, 203b)은 제1, 제2드레인전극(204a, 204b)과의 사이에 채널을 형성하게 되는데 채널의 폭이나 길이에 따라 박막트랜지스터의 전기적 특성이 달라지게 되므로 채널의 폭이나 길이는 박막트랜지스터에 맞는 소정의 값을 가질 필요가 있다. 그러나 박막트랜지스터 부분은 빛샘을 막기 위해 블랙매트릭스로 가려주는 부분이므로 박막트랜지스터 부분이 넓어지면 개구율이 낮아지는 단점이 있다. 따라서 개구율이 작아지는 상기 단점을 극복하고 박막트랜지스터의 크기는 줄이면서 채널을 일정하기 유지하기 위해서는, 제1, 제2소스전극(203a, 203b)과 제1, 제2드레인전극(204a, 204b) 사이의 채널의 길이와 폭은 일정하게 형성하되 게이트라인(208)이 차지하는 폭(h)을 작게 형성하는 것이 바람직하다. As described above, the first and second source electrodes 203a and 203b form a channel between the first and second drain electrodes 204a and 204b, and according to the width or length of the channel, Since the characteristics are different, the width or length of the channel needs to have a predetermined value for the thin film transistor. However, since the thin film transistor portion is covered with a black matrix to prevent light leakage, the opening ratio is lowered when the thin film transistor portion is widened. Therefore, in order to overcome the above disadvantage of decreasing the aperture ratio and to keep the channel constant while reducing the size of the thin film transistor, the first and second source electrodes 203a and 203b and the first and second drain electrodes 204a and 204b are used. The length and width of the channel between the two are formed to be constant, but the width h occupied by the gate line 208 is preferably small.

상기한 조건을 만족시키기 위해 본 발명의 실시예에서는 도면에 도시한 바와 같이 제1, 제2소스전극(203a, 203b)을 요(凹) 또는 U자의 형태로 절곡시켜 안쪽의 오목한 부분(오목부)에 각각 제1, 제2드레인전극(204a, 204b)을 배치하였다. In order to satisfy the above condition, in the embodiment of the present invention, as shown in the drawing, the first and second source electrodes 203a and 203b are bent in a concave or U-shape to concave the inner concave portion (concave portion). ) And the first and second drain electrodes 204a and 204b, respectively.

상기 박막트랜지스터는 이중트랜지스터이므로 하나의 소스전극에 두 개의 드레인전극이 대응하여 형성되어야 하고, 또한 게이트라인을 기준으로 하여 양측 방향에 각각 제1, 제2드레인전극과 대향하여 형성되어야 하므로, 소스전극은 H자형으로 형성이 가능하다. H자형으로 소스전극(203)을 형성하는 경우 게이트라인(208)을 기준으로 하여 소스전극과 드레인전극의 형태를 대칭적으로 형성할 수 있다. 이때 제1, 제2드레인전극(204a, 204b)은 도면에 도시한 바와 같이 막대형으로 형성하거나 철(凸)의 형태로 제1, 제2소스전극(203a, 203b)과 마주보는 부분과 제1, 제2화소전극(210a, 210b)과 이어지는 부분의 폭을 다르게 형성하는 것이 가능하다. 제1, 제2드레인전극(204a, 204b)의 모양은 각 박막트랜지스터의 특성에 맞는 채널의 폭과 길이를 형성할 수 있다면 제1, 제2소스전극(203a, 203b)과 이격하여 다양한 모양으로 형성이 가능하다.Since the thin film transistor is a double transistor, two drain electrodes must be formed to correspond to one source electrode, and the source electrode must be formed to face the first and second drain electrodes in both directions with respect to the gate line. Can be formed into an H shape. When the source electrode 203 is formed in the H shape, the source electrode and the drain electrode may be symmetrically formed based on the gate line 208. In this case, the first and second drain electrodes 204a and 204b may be formed in a rod shape as shown in the drawing or may face portions of the first and second source electrodes 203a and 203b facing each other. It is possible to form different widths between the first and second pixel electrodes 210a and 210b. The shapes of the first and second drain electrodes 204a and 204b may be formed in various shapes, spaced apart from the first and second source electrodes 203a and 203b, if the width and length of the channel suitable for the characteristics of each thin film transistor are formed. Formation is possible.

상기한 바와 같이 형성하게 되면 제1, 제2드레인전극(204a, 204b) 부위의 3면으로 제1, 제2소스전극(203a, 203b)이 둘러쌀 수 있게 되므로 박막트랜지스터가 형성된 부분의 영역을 줄이면서 채널을 길게 형성할 수 있는 장점이 있다. 이때 각 전극의 절곡 부분은 굳이 직선형이 아니더라도, 박막트랜지스터의 특성에 맞는 채널의 형성이 가능하다면 다른 형태도 가능하다. 예를 들어 곡선형태로 굽어진 소스전극이나 여러 번의 절곡이 있는 형태의 소스전극도 가능할 것이다.In this case, since the first and second source electrodes 203a and 203b can be surrounded by three surfaces of the first and second drain electrodes 204a and 204b, the region of the portion where the thin film transistor is formed is formed. There is an advantage that can form a long channel while reducing. At this time, even if the bent portion of each electrode is not necessarily straight, other forms are possible as long as it is possible to form a channel suitable for the characteristics of the thin film transistor. For example, a curved source electrode or a source electrode having multiple bends may be possible.

한편, 상기 제1드레인전극(204a)과 제2드레인전극(204b)에는 전기적으로 연결된 제1화소전극(210a)과 제2화소전극(210b)이 각각 형성되는데, 일반적으로 콘택홀(226)을 통해 전기적으로 연결되는 것이 보통이다. 콘택홀(226)이 아니더라도 전기적으로 연결되는 다른 방법도 가능하다.Meanwhile, the first pixel electrode 210a and the second pixel electrode 210b are electrically connected to the first drain electrode 204a and the second drain electrode 204b, respectively, and the contact hole 226 is generally formed. It is usually connected electrically through. Other methods of electrically connecting the contact hole 226 may be possible.

덧붙여 도면을 참조로 하여 살펴보면, 제1, 제2소스전극(203a, 203b)과 제1, 제2드레인전극(204a, 204b) 사이에 형성된 채널의 길이와 폭은 박막트랜지스터의 특성에 따라 소정의 값을 가져야 하는데, 제1, 제2소스전극(203a, 203b)과 제1, 제2드레인전극(204a, 204b) 사이의 채널은 반도체층(205) 상에 형성되며 게이트라인(208)의 폭(h)는 소스전극(203)과 반도체층(205)의 폭보다 크거나 같게 형성이 가능하다.In addition, referring to the drawings, the length and width of the channel formed between the first and second source electrodes 203a and 203b and the first and second drain electrodes 204a and 204b may be predetermined according to characteristics of the thin film transistor. The channel between the first and second source electrodes 203a and 203b and the first and second drain electrodes 204a and 204b is formed on the semiconductor layer 205 and has a width of the gate line 208. (h) may be greater than or equal to the width of the source electrode 203 and the semiconductor layer 205.

또한, 도면에는 도시하지 않았지만 상기 게이트전극(202)과 반도체층(205) 사이에는 기판 전면에 걸쳐서 형성된 게이트절연막이 개재되어 있다. 그리고 상기 데이터라인(207)을 포함하는 기판 전면에는 보호막이 형성되어 있으며, 상기 제1, 제2화소전극(210a, 210b)은 보호막 상에 형성된다. 이때 상기 제1, 제2화소전극(210a, 210b)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와 같은 투명한 도전성 물질로 형성이 가능하며 제1, 제2드레인전극(204a, 204b)과 보호막을 사이에 두고 콘택홀(226)을 통해 전기적으로 연결될 수 있다.Although not shown in the figure, a gate insulating film formed over the entire surface of the substrate is interposed between the gate electrode 202 and the semiconductor layer 205. A passivation layer is formed on the entire surface of the substrate including the data line 207, and the first and second pixel electrodes 210a and 210b are formed on the passivation layer. In this case, the first and second pixel electrodes 210a and 210b may be formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the first and second drain electrodes 204a and 204b. And a passivation layer therebetween, and may be electrically connected through the contact hole 226.

그리고 제2기판에는 빛이 새는 것을 막아주는 블랙매트릭스와 컬러필터가 형성되어 있으며, 상기 제1기판 및 제2기판의 대향면에는 액정의 초기 배향방향을 결정하는 배향막이 도포되어 있다. 또한 상기 제1기판과 제2기판 사이에는 공통전극 및 제1, 제2화소전극(210a, 210b)에 인가되는 신호에 따라 광투과율을 조절하는 액정층이 형성되어 있다.In addition, a black matrix and a color filter are formed on the second substrate to prevent light leakage, and an alignment layer for determining an initial alignment direction of the liquid crystal is coated on opposite surfaces of the first and second substrates. In addition, a liquid crystal layer is formed between the first substrate and the second substrate to adjust the light transmittance according to signals applied to the common electrode and the first and second pixel electrodes 210a and 210b.

상기한 바와 같은 구조의 액정표시소자는 소스전극은 하나로 형성되지만 이에 대응하는 드레인전극을 따로 형성하기 때문에 트랜지스터 2개를 동시에 구동하는 것과 같은 효과를 얻을 수 있다. 따라서 게이트라인을 기준으로 게이트라인 양측의 화소에 동시에 전기 신호를 인가하는 것이 가능하며, 게이트라인을 기준으로 양측에 배치된 두 개의 서브-화소를 동시에 구동할 수 있다. In the liquid crystal display device having the above-described structure, since the source electrode is formed as one, but the drain electrode corresponding thereto is formed separately, the same effect as driving two transistors at the same time can be obtained. Therefore, it is possible to simultaneously apply an electrical signal to the pixels on both sides of the gate line based on the gate line, and simultaneously drive two sub-pixels disposed on both sides of the gate line.

상기 액정표시소자를 제조할 때 각 게이트라인 상에 형성되는 박막트랜지스터를 이중트랜지스터로 형성하게 되면 각 화소에 2개의 박막트랜지스터를 형성할 수 있게 된다. 이러한 이중트랜지스터 구조의 액정표시소자에서는 여러 가지 장점이 있지만 그 중 하나는 화소에 인가되는 전압을 미리 충전시키는 선충전(pre-charging)이 가능하다는 것이다. When manufacturing the liquid crystal display device, if the thin film transistors formed on each gate line are formed of double transistors, two thin film transistors may be formed in each pixel. Although there are various advantages in the liquid crystal display of the double transistor structure, one of them is pre-charging to precharge the voltage applied to the pixel.

액정이 구동되어 액정의 배향성에 따라 빛의 투과량이 조절되어 화상을 표현하는 액정표시소자의 특성상, 각 화소에 인가되는 전압에 의하여 액정이 구동하는 반응시간에 따라 화상의 품질이 달라지게 된다. 움직이는 동영상같은 화상의 경우 빠른 반응시간을 요하게 되는데, 기존의 액정표시소자의 경우는 화소의 캐퍼시터의 값이 작아 충전시간이 짧아 미충전으로 인한 휘도 저하 등의 화질 감소 문제가 발생할 수 있었다. 이러한 경우 게이트전극을 통해 각 화소에 미리 소정의 전압까지 선충전(pre-charging)을 시킨 후 다시 동일 극성의 전압을 인가하여 화소에 최종적으로 원하는 전압까지 충전을 시키게 되면 빠른 시간에 충전이 가능하게 된다. 따라서 충전특성을 개선할 수 있다. 즉, 결과적으로 각 화소에 한 게이트라인에서 1개의 박막트랜지스터, 순차적으로 그 다음 게이트라인에서의 1개의 박막트랜지스터가 동시에 형성된 것과 같은 효과를 낼 수 있어 두 번에 걸쳐 한 화소에 전압을 인가할 수 있게 되는 것이다.As the liquid crystal is driven and the amount of light transmitted is adjusted according to the orientation of the liquid crystal, the quality of the image varies according to the reaction time of driving the liquid crystal due to the voltage applied to each pixel. In the case of moving images, a fast response time is required. In the case of the conventional liquid crystal display device, since the value of the capacitor of the pixel is small, the charging time is short, which may cause problems such as deterioration in luminance due to uncharged brightness. In this case, after pre-charging each pixel to a predetermined voltage through the gate electrode, the same polarity voltage is applied again to finally charge the pixel to a desired voltage, thereby enabling fast charging. do. Therefore, the charging characteristic can be improved. That is, the result is that one thin film transistor in one gate line and one thin film transistor in the next gate line are sequentially formed on each pixel, so that a voltage can be applied to one pixel twice. Will be.

따라서, 대형 액정표시소자의 경우 신호가 지연되는 현상이 있을 수 있는데 상기한 이중트랜지스터를 사용하는 액정표시소자에서는 선충전의 과정을 거치게 되므로 소정의 전압까지 액정을 쉽게 구동할 수 있는 장점이 있어 신호가 지연되는 현상을 막을 수 있어 액정표시소자의 표시 품질이 향상되는 효과를 얻을 수 있다.Therefore, in the case of a large liquid crystal display device, a signal may be delayed. In the liquid crystal display device using the double transistor, the liquid crystal is easily charged to a predetermined voltage because the liquid crystal display device undergoes a pre-charging process. Delay can be prevented and the display quality of the liquid crystal display device can be improved.

상기한 이중트랜지스터구조의 액정표시소자는 소스전극이 H자형으로 형성되어 두 개의 드레인전극과 함께 2개의 박막트랜지스터를 형성하는 것을 특징으로 한다. 상기 소스전극과 제1, 제2드레인전극은 상기한 바와 같이 게이트라인 상에 형성되는데, 게이트라인은 일반적으로 불투명한 도전성 물질인 데다가 박막트랜지스터 부분의 빛샘을 막기 위해 블랙매트릭스로 가려주게 되므로 액정표시소자의 개구율을 저하시키게 된다. 따라서 이중트랜지스터를 제조할 때 박막트랜지스터를 형성하는 게이트라인의 폭을 줄이게 되면 개구율이 높아지는 효과가 있다. 따라서, 본 발명의 다른 실시예는 이중트랜지스터의 소스전극의 구조를 대칭 구조가 아니라 비대칭 구조로 형성하여 채널의 길이와 폭을 일정하게 유지하면서 개구율을 높이는 것을 특징으로 한다.The liquid crystal display of the dual transistor structure is characterized in that the source electrode is H-shaped to form two thin film transistors together with the two drain electrodes. The source electrode and the first and second drain electrodes are formed on the gate line as described above. The gate line is generally an opaque conductive material and is covered with a black matrix to prevent light leakage from the thin film transistor. The aperture ratio of the device is lowered. Therefore, when manufacturing the double transistor, reducing the width of the gate line forming the thin film transistor has an effect of increasing the aperture ratio. Therefore, another embodiment of the present invention is characterized in that the structure of the source electrode of the double transistor is formed in an asymmetrical structure rather than a symmetrical structure to increase the aperture ratio while maintaining a constant length and width of the channel.

도 4는 본 발명에 의한 다른 실시예를 나타낸 것이며, 게이트라인(308)의 연장방향을 따라 두 드레인전극이 대칭구조로 배치되는 것이 아니라 데이터라인에서 다른 거리를 갖도록 형성되는 것을 특징으로 한다. 상기한 이중박막트랜지스터에서는 H자로 소스전극을 형성함으로써 제1, 제2드레인전극이 데이터라인에서 같은 거리를 갖도록 형성되었다. 그러나, 본 발명에서는 제1, 제2드레인 전극(304a, 304b)을 데이터라인(307)에서부터의 거리를 다르게 형성함으로써 제1, 제2드레인전극(304a, 304b)의 배치를 다르게 할 수 있는 여지가 있게 하였다. 이때, 상기 제1, 2 드레인전극(304a, 304b)은 게이트라인(308)의 연장방향을 따라 상호 인접한 채널이 나란히 배치되도록 형성이 가능하며, 서로 다른 방향으로 향하도록 배치할 수 있다.4 illustrates another embodiment of the present invention, in which two drain electrodes are not arranged in a symmetrical structure along the extending direction of the gate line 308, but are formed to have different distances from the data line. In the double thin film transistor, the first electrode and the second drain electrode are formed to have the same distance in the data line by forming the source electrode with H. However, in the present invention, the first and second drain electrodes 304a and 304b may be formed to have different distances from the data line 307 so that the arrangement of the first and second drain electrodes 304a and 304b may be different. To be. In this case, the first and second drain electrodes 304a and 304b may be formed so that mutually adjacent channels are arranged side by side in the extending direction of the gate line 308 and may be disposed to face different directions.

상기한 바와 같이 제1, 제2드레인전극(304a, 304b)을 형성하게 되면 채널의 형태는 제1, 제2드레인전극(304a, 304b)이 위치한 방향으로 개구된 U자형 또는 ㄷ자형의 형태를 띠게 된다. 이때 제1, 제2드레인전극(304a, 304b)이 데이터라인(307)에서 다른 거리로 떨어져 나란히 배치되므로 도 3에 도시한 실시예보다 채널의 길이를 길게 형성할 수 있는 효과가 있다. As described above, when the first and second drain electrodes 304a and 304b are formed, the channel has a U-shaped or c-shaped shape which is opened in the direction in which the first and second drain electrodes 304a and 304b are located. It is worn. In this case, since the first and second drain electrodes 304a and 304b are disposed side by side at different distances from the data line 307, the channel length may be longer than in the embodiment shown in FIG.

이때 소스전극(303)은 상기 제1, 제2드레인전극(304a, 304b)과 일정 간격 이격되어 채널을 형성하게 되는데 채널의 폭과 길이를 확보하기 위해 꺾임 구조로 되어 있으며 누운 ㄹ자나, S자 형태로 형성된다. 또한, 상기 소스전극(303)은 제1소스전극(303a)과 제2소스전극(303b)으로 구분할 수 있으며, 따라서 상기 제1, 제2소스전극(303a, 303b) 또한 요(凹) 또는 U자의 형태로 서로 다른 방향으로 오목하게 들어간 오목부가 존재하게 되며, 상기 요(凹) 또는 U자 형태의 부분이 게이트라인(308)을 기준으로 수직방향에 엇갈려서 형성된다. 즉, 상기 제1, 제2소스전극(303a, 303b)은 서로 반대의 방향으로 개구된 U자형으로 상기 게이트라인(308)의 연장방향을 따라 나란하게 배치되는 것을 특징으로 한다. 상기 제1, 제2소스전극(303a, 303b)의 오목한 형태로 형성된 부분에는 일정 간격 이격되어 막대 형태나 철(凸)형태의 제1, 제2드레인전극(304a, 304b)이 형성 가능하다.At this time, the source electrode 303 is spaced apart from the first and second drain electrodes 304a and 304b to form a channel. The source electrode 303 has a bent structure to secure the width and length of the channel. It is formed in the form. In addition, the source electrode 303 may be divided into a first source electrode 303a and a second source electrode 303b. Thus, the first and second source electrodes 303a and 303b may also be divided into yaw or U. Concave portions recessed in different directions in the form of a ruler are present, and the yaw or U-shaped portions are alternately formed in a vertical direction with respect to the gate line 308. That is, the first and second source electrodes 303a and 303b may be arranged in parallel with each other in a U-shape opened in opposite directions to the gate line 308. The first and second drain electrodes 304a and 304b having a rod shape or an iron shape may be formed in the concave portions of the first and second source electrodes 303a and 303b at regular intervals.

상기한 방법처럼 누운 ㄹ자 모양으로 소스전극을 형성하게 되면 H자 모양으로 형성할 때(도 3 참조)보다 게이트라인의 폭을 줄일 수 있는 장점이 있다. 도 2를 참조로 하여 도면을 살펴보면 H자 모양으로 형성할 때의 게이트라인(208)의 폭은 h에 해당하며 h는 제1, 제2소스전극(203a, 203b)과 제1, 제2드레인전극(204a, 204b)이 게이트라인(208)을 기준으로 대칭으로 형성되기 때문에 채널의 길이를 줄일 수 있는 여지가 적다. 그러나 도 4에 도시한 바와 같이 누운 ㄹ자 모양으로 형성하게 되면 제1, 제2소스전극(303a, 303b)과 제1, 제2드레인전극(304a, 304b)이 엇갈려 형성되어 있으므로 채널의 길이를 충분히 유지하면서 게이트라인(308)의 폭 H를 일 수 있게 된다.When the source electrode is formed in the shape of a lying L-shaped as described above, there is an advantage that the width of the gate line can be reduced more than when the H-shaped is formed (see FIG. 3). Referring to FIG. 2, the width of the gate line 208 when formed in an H shape corresponds to h, and h is the first and second source electrodes 203a and 203b and the first and second drains. Since the electrodes 204a and 204b are formed symmetrically with respect to the gate line 208, there is little room for reducing the length of the channel. However, as shown in FIG. 4, when the cross-section is formed in a letter L shape, the first and second source electrodes 303a and 303b and the first and second drain electrodes 304a and 304b are alternately formed. The width H of the gate line 308 can be maintained.

따라서 결과적으로, 채널의 길이가 길어지므로 일정한 채널의 폭과 길이를 얻을 수 있는 게이트라인(H)의 폭을 좁게 형성할 수 있고, 게이트라인(308)의 폭을 줄임으로써 블랙매트릭스로 가려야하는 면적이 줄어들게 되어 개구율이 높아지는 효과가 있다. Therefore, as a result, the length of the channel is increased, so that the width of the gate line H, which can obtain the width and length of the constant channel, can be formed narrow, and the area to be covered by the black matrix by reducing the width of the gate line 308 is obtained. This decreases the opening ratio is effective.

덧붙여 본 발명에서는 게이트라인 상에 박막트랜지스터가 형성되어 게이트라인의 일부가 게이트전극으로 작용하게 된다. 이때, 게이트전극으로 적용되지 않는 게이트라인 부분은 폭을 좁게 형성하는 것이 바람직하다. 게이트라인의 폭이 좁게 형성되면 역시 개구율이 높아지는 효과가 있기 때문이다. 액정패널은 자체로 발광 능력이 없으며 백라이트에서 출사된 빛이 기판이나, 액정, 블랙매트릭스 등을 거치게 되며 투과율이 낮아지면 휘도 감소 등의 밝기 문제가 생기므로, 상기한 바와 같이 휘도 등의 화상품질은 개구율에 의해 크게 좌우될 수 밖에 없다. 따라서 상기한 바와 같이 게이트라인의 폭을 줄이는 것이 바람직하다.In the present invention, a thin film transistor is formed on the gate line so that a part of the gate line serves as a gate electrode. In this case, the gate line portion not applied to the gate electrode is preferably formed to have a narrow width. This is because if the width of the gate line is narrow, the aperture ratio also increases. The liquid crystal panel does not have the ability to emit light by itself, and the light emitted from the backlight passes through the substrate, the liquid crystal, the black matrix, and the like, and if the transmittance is low, brightness problems such as luminance decrease may occur. It must be largely influenced by the aperture ratio. Therefore, it is desirable to reduce the width of the gate line as described above.

본 발명의 실시예에 의한 이중트랜지스터는 수평전계방식 액정표시소자에도 적용이 가능하다. 고화질, 저전력의 평판표시소자(flat panel display device)로서 주로 사용되는 트위스트 네마틱모드(twisted nematic mode) 액정표시소자(liquid crystal display device)는 시야각이 좁다는 단점이 있다. 이것은 액정분자의 굴절율 이방성(refractive anisotropy)에 기인하는 것으로, 기판과 수평하게 배향된 액정분자가 액정패널(liquid crystal display panel)에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.The double transistor according to the embodiment of the present invention can be applied to a horizontal field type liquid crystal display device. The twisted nematic mode liquid crystal display device, which is mainly used as a flat panel display device of high quality and low power, has a disadvantage in that the viewing angle is narrow. This is due to the refractive anisotropy of the liquid crystal molecules, because the liquid crystal molecules oriented horizontally with the substrate are oriented almost perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.

따라서, 액정분자를 기판과 거의 수평한 방향으로 배향하여 시야각 문제를 해결하는 수평전계방식(IPS, In Plane Switching mode) 액정표시소자가 최근에 활발하게 연구되고 있으며, 상기 수평전계방식 액정표시소자는 공통전극 및 화소전극이 동일한 기판 상에 배치되어 수평전계를 발생시키며 액정은 수평전계를 따라 배향되어 인가전압에 따라 배향이 달라지며 구동되기 때문에 시야각을 향상시킬 수 있는 장점을 가진다. 상기한 수평전계방식 액정표시소자에서도 박막트랜지스터의 형성시 본 발명의 실시예와 같이 이중트랜지스터 형태로 형성이 가능하다. Accordingly, in-plane switching mode (IPS) liquid crystal display devices for aligning liquid crystal molecules in a substantially horizontal direction with a substrate to solve a viewing angle problem have been actively studied in recent years. The common electrode and the pixel electrode are disposed on the same substrate to generate a horizontal electric field, and the liquid crystal is oriented along the horizontal electric field so that the orientation varies depending on the applied voltage, and thus the viewing angle is improved. Even when the thin film transistor is formed in the horizontal field type liquid crystal display device, it may be formed in the form of a double transistor as in the embodiment of the present invention.

이상 설명한 내용을 통해 당업자라면 본 발명의 사상의 범위 내에서 다양한 변경 및 수정이 가능함은 당연하다. 예를 들어 본 발명의 실시예는 게이트라인 상에 소스전극과 드레인전극이 형성되는 박막트랜지스터를 나타내었으나, 게이트전극이 소스전극과 드레인전극의 상부에 형성되어 박막트랜지스터를 형성하는 것도 포함한다. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the spirit of the present invention. For example, an embodiment of the present invention shows a thin film transistor in which a source electrode and a drain electrode are formed on a gate line, but the gate electrode is formed on the source electrode and the drain electrode to form a thin film transistor.

따라서, 본 발명의 실시예는 상기한 실시예에만 한정되는 것은 아니며, 본 발명의 권리 범위는 상세한 설명에 기재된 내용이 아니라 청구 범위에 기재된 범위 에 의해 정해져야 할 것이다.Accordingly, embodiments of the present invention are not limited to the above-described embodiments, and the scope of the present invention should be defined by the scope of the claims rather than the contents of the detailed description.

상술한 바와 같이 본 발명에 의하면 게이트라인 상에 게이트라인을 기준으로 배치된 양측의 서브-화소를 동시에 구동할 수 있도록 이중트랜지스터로 박막트랜지스터의 구조를 변경함으로써 두 개의 사브-화소를 동시에 구동할 수 있으며, 화소의 반응속도를 높이는 효과가 있다. 특히 게이트라인 상에 서로 다른 방향으로 개구된 U자형의 제1, 제2소스전극을 형성하는 한편, 게이트라인의 연장방향을 따라 제1, 제2드레인전극을 나란하게 배치하여 박막트랜지스터의 게이트라인의 폭을 줄임으로써 액정표시소자의 개구율을 높이는 효과가 있다.As described above, according to the present invention, two sub-pixels can be driven simultaneously by changing the structure of the thin film transistor with a double transistor so as to simultaneously drive the sub-pixels on both sides of the gate line. In addition, there is an effect of increasing the response speed of the pixel. In particular, the U-shaped first and second source electrodes opened in different directions on the gate line are formed, and the first and second drain electrodes are arranged side by side in the extending direction of the gate line to form the gate line of the thin film transistor. By reducing the width of H, the aperture ratio of the liquid crystal display device can be increased.

Claims (8)

제1기판 및 상기 제1기판에 대향하는 제2기판;A first substrate and a second substrate facing the first substrate; 상기 제1기판 상에 서로 수직하게 배치되어 인접하는 제1화소와 제2화소를 정의하는 게이트라인 및 데이터라인; Gate lines and data lines disposed perpendicular to each other on the first substrate to define adjacent first and second pixels; 상기 인접하는 제1, 제2화소에 의해 공유되는 박막트랜지스터; 및A thin film transistor shared by the adjacent first and second pixels; And 상기 제1기판과 상기 제2기판 사이에 형성된 액정층을 포함하여 구성되며,It comprises a liquid crystal layer formed between the first substrate and the second substrate, 상기 박막트랜지스터는The thin film transistor is 상기 게이트라인을 구성하는 게이트전극;A gate electrode constituting the gate line; 상기 게이트전극 상에 형성된 반도체층;A semiconductor layer formed on the gate electrode; 상기 반도체층 상에 형성되며, 서로 다른 방향으로 개구된 누운 S자형의 제1소스전극과 제2소스전극으로 구분되는 소스전극; 및A source electrode formed on the semiconductor layer, the source electrode being divided into first and second source electrodes having a S-shape lying in different directions; And 상기 게이트라인의 길이방향을 따라 나란하게 배치되며, 상기 제1화소에 접속하는 제1드레인전극 및 상기 제2화소에 접속하는 제2드레인전극을 포함하며, 상기 제1, 제2드레인전극은 상기 데이터라인으로부터 서로 다른 거리로 떨어져 나란히 배치되는 것을 특징으로 하는 액정표시소자.A first drain electrode connected to the first pixel and a second drain electrode connected to the second pixel, the first and second drain electrodes being disposed side by side in the longitudinal direction of the gate line; The liquid crystal display device, characterized in that arranged side by side at a different distance from the data line. 제1항에 있어서,The method of claim 1, 상기 게이트전극을 구성하지 않는 게이트라인 부분은 상기 게이트전극의 폭보다 좁은 폭을 가지는 것을 특징으로 하는 액정표시소자.The gate line portion not constituting the gate electrode has a width narrower than the width of the gate electrode. 제1항에 있어서,The method of claim 1, 상기 게이트라인과 평행하게 형성된 공통라인; 및A common line formed in parallel with the gate line; And 상기 공통라인과 전기적으로 연결되고, 화소전극과 함께 수평전계를 형성하는 공통전극을 추가로 포함하는 것을 특징으로 하는 액정표시소자.And a common electrode electrically connected to the common line and forming a horizontal electric field together with the pixel electrode. 삭제delete 서로 수직하게 배치되는 게이트라인 및 데이터라인;Gate lines and data lines disposed perpendicular to each other; 상기 게이트라인 상에 형성된 반도체층;A semiconductor layer formed on the gate line; 상기 반도체층 상에 형성되며, 서로 다른 방향으로 개구된 누운 S자형의 제1, 제2소스전극으로 구분되는 소스전극; 및A source electrode formed on the semiconductor layer and divided into first and second source electrodes having a S-shape lying in different directions; And 상기 데이터라인으로부터 서로 다른 거리로 떨어져 형성되며, 상기 게이트라인의 길이방향을 따라 나란하게 배치되는 제1, 제2드레인전극을 포함하는 박막트랜지스터.A thin film transistor including first and second drain electrodes formed to be spaced apart from each other at different distances from the data line and disposed in parallel with each other in the longitudinal direction of the gate line. 제5항에 있어서,The method of claim 5, 상기 게이트라인과 평행하게 형성된 공통라인; 및A common line formed in parallel with the gate line; And 상기 공통라인과 전기적으로 연결되고, 화소전극과 함께 수평전계를 발생시키는 공통전극을 추가로 포함하는 것을 특징으로 하는 박막트랜지스터.And a common electrode electrically connected to the common line and generating a horizontal electric field together with the pixel electrode. 삭제delete 제5항에 있어서,The method of claim 5, 상기 제1, 제2소스전극은 서로 반대의 방향으로 개구되는 U자형으로 상기 게이트라인의 길이방향을 따라 나란하게 배치되는 것을 특징으로 하는 박막트랜지스터.The first and second source electrodes are U-shaped openings in opposite directions to each other, the thin film transistors, characterized in that arranged in parallel along the longitudinal direction of the gate line.
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