KR101021238B1 - 다수의 셀이 결합된 발광 소자 및 이를 이용한 발광 장치 - Google Patents

다수의 셀이 결합된 발광 소자 및 이를 이용한 발광 장치 Download PDF

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Abstract

본 발명은 다수의 셀이 어레이된 발광 소자 및 이를 이용한 발광 장치에 관한 것으로, 보다 상세하게는 다수의 발광 셀이 단일 칩 내에서 직렬 접속된 발광 셀 블록으로 발광 소자를 구성으로 하는 발광 장치에 있어서, 전원과 발광 소자 사이에 위치하여, 상기 전원을 입력받아 이를 시간 지연시켜 평활한 파형으로 변환한 다음에 이를 발광 소자에 공급하는 딜레이부를 추가로 구비함으로써 플리커 현상을 감소시켜 가정용 교류 전원에서도 보다 나은 성능을 가지는 다수의 셀이 어레이된 발광 소자 및 이를 이용한 발광 장치를 제공함에 목적이 있다.
발광 셀, 발광 소자, 딜레이, LC, 정류 브리지, 발광 장치

Description

다수의 셀이 결합된 발광 소자 및 이를 이용한 발광 장치 {Luminous Element With a Plurality of Cells Bonded and Luminous Device using the same}
도 1a 및 도 1b는 종래의 다수의 셀이 결합된 발광 소자를 이용한 발광 장치의 대략적인 회로도이다.
도 2는 본 발명에 따른 딜레이부를 이용한 발광 장치의 대략적인 회로도이다.
도 3은 본 발명에 따른 단위 발광 셀의 단면도이다.
도 4a 및 도 4b는 본 발명에 따른 다수의 단위 발광 셀이 배열된 발광 소자의 단면도이다.
도 5는 본 발명에 따른 딜레이부의 내부 구조를 간략히 도시한 회로도와 상기 딜레이부를 통과한 후의 전원 파형을 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 발광 소자 20 : 기판
30 : 버퍼층 40 : N형 반도체층
50 : 활성층 60 : P형 반도체층
70 : 투명전극 80 : 배선
90, 95 : 패드 100 : 발광 셀
150 : 정류 브리지부 200 : 발광 소자
210, 220 : 전극 300 : 딜레이부
310 : 전원
본 발명은 다수의 셀이 어레이된 발광 소자 및 이를 이용한 발광 장치에 관한 것으로, 보다 상세하게는 전원과 발광 소자 사이에 위치하여, 전원을 입력받아 이를 시간 지연시켜 평활한 파형으로 변환한 다음에 이를 발광 소자에 공급하는 딜레이부를 추가로 구비하여 플리커 현상을 감소시킬 수 있는 발광 장치를 제공함에 목적이 있다.
발광 다이오드는 반도체의 p-n 접합구조를 이용하여 주입된 소수캐리어(전자 또는 정공)를 만들어내고, 이들의 재결합에 의하여 소정의 빛을 발산하는 소자를 지칭한다. 이러한 발광 다이오드는 표시 소자 및 백라이트로 이용되고 있으며, 최근 일반 조명용도로 이를 적용하기 위해 활발한 연구가 진행중이다.
이는 발광 다이오드가 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수 명이 길기 때문이다. 즉, 발광 다이오드의 소모 전력이 기존의 조명 장치에 비해 수 내지 수 십분의 1에 불과하고, 수명이 수 내지 수십배에 이르러, 소모 전력의 절감과 내구성 측면에서 월등하기 때문이다.
일반적으로, 발광 다이오드를 조명용으로 사용하기 위해서는 별도의 패키징 공정을 통해 발광 소자를 형성하고, 다수의 개별 발광소자를 와이어 본딩을 통해 직렬 연결하고, 외부에서 보호 회로 및 교류/직류 변환기 등을 설치하여 램프의 형태로 제작하였다.
이하, 첨부된 도면을 참조하여 일반적인 발광 소자를 이용한 발광 장치를 설명하기로 한다.
도 1a 및 도 1b는 종래의 다수의 셀이 결합된 발광 소자를 이용한 발광 장치의 대략적인 회로도이다.
도 1a는 직렬 접속된 다수의 발광 셀(100)을 포함하는 적어도 2개 이상의 발광 셀 블록(1000a 및 1000b)이 전극 사이에서 병렬 접속되는 구조를 가지는 발광 장치를 도시한 회로도이다.
상기 제1 발광 셀 블록(1000a)과 제2 발광 셀 블록(1000b)은 제1 및 제2 전극(210 및 220) 사이에 병렬 접속되어 있다. 이때, 제1 발광 셀 블록(1000a)의 캐소드는 제1 전극(210)에 접속되고, 애노드는 제2 전극(220)에 접속되며, 제2 발광 셀 블록(1000b)의 캐소드는 제2 전극(220)에 접속되고, 애노드는 제1 전극(210)에 접속된다.
상술한 구성의 동작을 살펴보면, 만일 제1 전극(210)에 (+)전압이 인가되고, 제2 전극(220)에 (-)전압이 인가될 경우, 제2 발광 셀 블록(1000b)이 발광하게 된다. 한편, 제1 전극(210)에 (-)전압이, 제2 전극(220)에 (+)전압이 인가될 경우, 제1 발광 셀 블록(1000a)이 발광하게 된다.
즉, 상기와 같은 회로에서는 일반 교류(AC) 전원이 발광 소자에 인가되더라도, 제1 및 제2 발광 셀 블록(1000a 및 1000b)이 번갈아 가면서 발광하기 때문에 일반 교류(AC) 전원 구동용으로 충분히 사용이 가능하다.
또 다른 일실시예로, 도 1b는 직렬 접속된 다수의 발광 셀(100)과, 접속되고 발광 셀(100)에 소정의 전류를 인가하기 위한 정류 브리지부(150)와 상기 정류 브리지부(150)와 접속된 전극들(210 및 220)로 이루어진 발광 장치를 도시한 회로도이다.
도 1b에서는 직렬 접속된 다수의 발광 셀(100)이 외부의 전원과 집적 접속되지 않고, 제1 및 제2 전극(210 및 220)에 접속된 정류 브리지부(150)를 통해 외부의 전원에 전기적으로 접속된다.
상기의 정류 브리지부(150)는 제1 전극(210)과 발광 셀(100)의 캐소드 단자에 접속된 제1 다이오드(D1)와, 발광 셀(100)의 캐소드 단자와 제2 전극(220)에 접속된 제2 다이오드(D2)와, 제2 전극(220)과 발광 셀(100)의 애노드 단자에 접속된 제3 다이오드(D3)와, 발광 셀(100)의 애노드 단자와 제1 전극(210)에 접속된 제4 다이오드(D4)를 포함하여 이루어진다.
상기 정류 브리지부(150)는 교류 구동중 순방향 전압 인가시 순방향으로 정렬된 브리지 다이오드(D1 및 D3)에 의해 전류가 직렬 접속된 발광 셀(100)에 인가되고, 역방향 전압 인가시 역방향으로 정렬된 정류브리지 다이오드(D2 및 D4)에 의해 전류가 직렬 접속된 발광 셀(100)에 인가된다.
이로써, 상기와 같은 회로에서는 일반 교류(AC) 전원이 발광 소자에 인가되더라도, 상기 정류 브리지부(150)에 의해 교류 전원의 순방향이나 역방향 인가에 상관없이 계속적으로 발광 소자(200)가 구동할 수 있게 되어 일반 교류(AC) 전원 구동용으로 충분히 사용이 가능하다.
하지만, 상기와 같은 종래의 발명에서 상용 교류(AC) 전원의 주파수 특성이 60 Hz 정도인 점을 감안해 볼 때, 교류(AC) 전원을 공급하여 발광 장치를 구동할 때는 상기 발광 소자가 켜졌다 꺼졌다를 반복하는 플리커(Flicker) 현상이 발생하게 되고 이는 실제 조명등 광원으로 사용시 어른거리는 현상으로 나타나 사용자의 눈을 쉽게 피곤하게 하는 문제점을 가지고 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 다수의 발광 셀이 단일 칩 내에서 직렬 접속된 발광 셀 블록으로 이루어진 발광 소자로 이루어진 발광 장치에 있어서, 전원을 입력받아 이를 시간 지연시켜 평활한 파형으로 변환한 다음에 이를 발광 소자에 공급하는 딜레이부를 추가로 구비함으로써 플리커 현상을 감소시 켜 가정용 교류 전원에서도 보다 나은 성능으로 구동 가능한 다수의 셀이 어레이된 발광 소자 및 이를 이용한 발광 장치를 제공함을 그 목적으로 한다.
상술한 목적을 달성하기 위하여 본 발명의 발광 장치는 전원을 입력받아 이를 시간 지연시켜 발광 소자에 전원을 공급할 수 있도록 딜레이부를 장착한다.
본 발명에 따른 발광 장치는 다수의 발광 셀이 단일 칩 내에서 직렬 접속된 발광 셀 블록으로 이루어진 발광 소자와; 전원을 입력받아 이를 시간 지연시킨 후에 상기 발광 소자에 공급하는 딜레이부로 구성된다.
바람직하게, 상기 딜레이부는 병렬로 연결된 인덕터와 커패시터 쌍이 하나 이상 연결되어 형성될 수 있으며, 상기 딜레이부의 인덕터와 커패시터 쌍들은 서로 병렬로 연결될 수 있다.
또한, 상기 딜레이부 앞단에 위치하여 딜레이부와 직렬 접속된 전원저항을 더 포함하며,상기 발광 소자는 직렬 접속된 다수의 발광 셀 블록들이 병렬 접속되거나 발광 셀에 소정의 정류 전원을 인가하기 위한 정류 브리지부를 단일 칩 내에 더 포함하여 구성될 수 있다.
더욱 바람직하게, 상기 발광 소자에서 상기 다수의 발광 셀 각각은 N형 반도체층과 P형 반도체층을 포함하되, 인접한 발광 셀의 N형 반도체층과 P형 반도체층이 전기적으로 연결되고, 일 끝단의 발광 셀의 N형 반도체층상에 N형 패드가 형성되고, 다른 일 끝단의 발광 셀의 P형 반도체층 상에 P형 패드가 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 딜레이부를 이용한 발광 장치의 대략적인 회로도이다.
도 2(a)를 참조하면, 본 발명에 따른 발광 장치는 다수의 발광 셀(100)이 직렬로 연결된 두 개 이상의 발광 셀 블록(1000a, 1000b)이 병렬 접속된 발광 소자(200)와, 전원(310)으로부터 상기 발광 소자(200)에 인가되는 전압 및 전류를 지연 (Delay)시켜 일정한 전압을 발광 소자(200)에 제공하기 위한 딜레이부(300)로 구성된다.
상기에서 제1 발광 셀 블록(1000a)과 제2 발광 셀 블록(1000b)은 딜레이부(300)와 전원(310) 사이에 병렬 접속되어 있다. 이때, 제1 발광 셀 블록(1000a)의 캐소드는 전원(310)에 접속되고, 애노드는 딜레이부(300)에 접속되며, 제2 발광 셀 블록(1000b)의 캐소드는 딜레이부(300)에 접속되고, 애노드는 전원(310)에 접속된다.
본 발명에서 상기 제1 및 제2 발광 셀 블록(1000a 및 1000b) 내의 발광 셀(100)의 개수는 한정되지 않지만, 발광 소자의 밝기의 변화를 최소화하기 위해 제1 및 제2 발광 셀 블록(1000a 및 1000b) 내의 발광 셀(100)의 개수가 동일한 것이 바람직하다.
상기 딜레이부(300)는 상기 발광 소자(200) 앞단에 위치하여 전원(310)으로부터 교류 전원이 인가되면, 이를 시간 지연(Time Delay)시킨다. 상기 시간 지연으로 인해 전압의 중첩 현상이 나타나고 이로 인해 전압이 평활화된다. 본 발명에서는 상기 전압의 평활화 작업 후에 이를 다시 발광 소자(200)로 공급함으로써 플리커 현상을 감소시킬 수 있도록 구동된다.
또한, 상기 발광 장치에는 딜레이부(300)와 전원(310) 사이에는 전원 저항(Rs)이 직렬로 연결되어 접속될 수도 있다.
본 발명의 또 다른 일 실시예에 따른 발광 장치는, 도 2(b)를 참조하면, 전원(310)으로부터 발광 셀(100)에 소정의 전류를 인가하기 위한 정류 브리지(150)와 다수의 발광 셀(100)이 직렬 접속된 발광 셀 블록(1000)로 이루어진 발광 소자(200)와, 상기 발광 소자(200)에 인가되는 전압 및 전류를 딜레이(Delay)시켜 일정한 전압을 발광 소자(200)에 제공하기 위한 딜레이부(300)로 구성된다.
본 발명에서 상기 정류 브리지부(150)는 발광 셀 블록(1000)의 마지막 캐소드 단자와 전원(310)에 접속된 제1 다이오드(D1)와, 딜레이부(300)와 발광 셀 블록(1000)의 마지막 캐소드 단자에 접속된 제2 다이오드(D2)와, 상기 발광 셀 블록(1000)의 첫번째 애노드 단자와 딜레이부(300)에 접속된 제3 다이오드(D3)와, 전원(310)과 상기 발광 셀 블록(1000)의 첫번째 애노드 단자에 접속된 제4 다이오드(D4)를 포함하여 이루어진다.
또한, 상기 정류 브리지부(150)는 제1 및 제2 단자를 통해 전원(310) 및 딜레이부(300)와 접속된다. 제1 및 제2 단자가 접속되지 않는 정류 브리지부(150)의 두 노드 사이에는 발광 셀 블록(1000)이 직렬로 접속된다.
상기 딜레이부(300)는 상기 정류 브리지부(150) 앞단에 위치하여 전원(310)으로부터 교류 전원이 인가되면, 이를 시간 지연(Time Delay)시킨다. 상기 시간 지연으로 인해 전압의 중첩 현상이 나타나고 이로 인한 전압의 평활화 작업 후에 이를 다시 발광 소자(200)로 공급함으로써 플리커 현상을 감소시킬 수 있도록 구동된다.
마찬가지로, 상기 발광 장치에는 딜레이부(300)와 전원(310) 사이에는 전원 저항(Rs)이 직렬로 연결되어 접속될 수도 있다.
좀 더 상세하게, 도 3은 상기 발광 소자(200)에 사용된 단위 발광 셀의 단면도이다.
도면을 참조하면, 발광 셀(100)은 기판(20)과, 기판(20) 상에 순차적으로 적층된 버퍼층(30), N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)과, N형 반도체층(40) 상에 형성된 N형 본딩 패드(도 4a의 95번 참조)와, P형 반도체층(60) 상에 형성된 P형 본딩 패드(도 4a의 90번 참조)를 포함한다.
상기 기판(20)은 발광 다이오드를 제작하기 위한 통상의 웨이퍼를 지칭하는 것으로, 본 실시예에서는 사파이어로 구성된 결정 성장의 기판(20)을 사용한다. 즉, 상술한 다층의 구조는 결정 성장의 기판(20)위에 에피택셜 성장을 통해 형성되기 때문이다.
상기 버퍼층(30)은 결정 성장시에 기판(20)과 후속층들의 격자 부정합을 줄위기 위한 층으로서, 반도체 재료인 GaN을 포함하여 이루어진다. N형 반도체층(40)은 전자가 생성되는 층으로서, N형 화합물 반도체층과 N형 클래드층으로 형성된다. 이때, N형 화합물 반도체 층은 N형 불순물이 도핑되어 있는 GaN을 사용한다. P형 반도체층(60)은 전공이 생성되는 층으로서, P형 클래드층과 P형 화합물 반도체층으로 형성된다. 이때, P형 화합물 반도체층은 P형 불순물이 도핑되어 있는 AlGaN을 사용한다.
활성층(50)은 소정의 밴드 갭과 양자 우물이 만들어져 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어진다. 또한, 활성층(50)을 이루는 물질의 종류에 따라 전자 및 전공이 결합하여 발생하는 발광 파장이 변화된다. 따라서, 목표로 하는 파장에 따라 활성층(50)에 포함되는 반도체 재료를 조절하는 것이 바람직하다.
N형 본딩 패드와 P형 본딩 패드는 발광 셀(100)을 외부의 금속배선과 전기적으로 연결하기 위한 패드로서, Ti/Au의 적층 구조로 형성할 수 있다. 또한, 상술한 투명 전극층(70)은 P형 본딩 패드를 통해 입력되는 전압을 P형 반도체층(60)에 균일하게 전달하는 역할을 한다.
상술한 바와 같이 본 발명의 발광 셀(100)은 사파이어 기판(20)상에 형성된 수평 타입의 발광 칩을 지칭하는 것으로, 본 발명에서는 하나의 발광 칩을 이용하여 하나의 발광 소자를 제작하지 않고, 다수의 발광 칩을 이용하여 하나의 발광 소자를 형성하기 때문에 종래의 발광 칩을 발광 셀로서 표기하였다.
이하, 상술한 발광 셀의 제조 방법을 간략히 살펴본다.
먼저, 사파이어 기판(100) 상에 버퍼층(30), N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)을 순차적으로 결정 성장시킨다. P형 반도체층(60) 상에 투명 전극층(70)을 더 형성할 수도 있다. 각각의 층은 앞서 설명한 물질들을 증착하기 위한 다양한 방법을 통해 형성된다.
이후, 마스크를 이용한 사진 식각공정을 실시하여 N형 반도체층(40)의 일부를 개방한다. 즉, 상기 마스크를 식각마스크로 하는 식각공정을 통해 P형 반도체층(60), 활성층(50) 및 N형 반도체층(40)의 일부를 제거하여 N형 반도체층(40)을 노출시킨다. 이때, 마스크는 감광막을 이용하여 형성하되, N형 패드가 형성될 영역을 개방하고, 개개의 셀들을 전기적으로 고립시킬 수 있는 형상으로 형성한다. 식각 공정은 습식, 건식 식각공정을 실시할 수 있으며, 본 예에서는 플라즈마를 이용한 건식 식각을 실시하는 것이 효과적이다.
계속적인 식각공정을 실시하여 개별 발광 셀(100)을 전기적으로 분리한다. 즉, 사파이어 기판(20)이 드러날 때까지 N형 반도체층(40)과 버퍼층(30)을 식각하여 각각의 셀을 절연한다.
상술한 바와 같이 단일의 마스크를 이용하여 식각을 실시할 수도 있지만, 각 기 서로 다른 마스크를 이용하여 식각을 실시할 수도 있다. 즉, N형 패드가 형성될 영역을 개방하는 제1 마스크를 이용한 제1 식각을 실시한 다음, 발광 셀(100)을 전기적으로 분리하기 위해 소정 영역을 개방하는 제2 마스크를 이용한 제2 식각을 실시할 수 있다. 상기 마스크를 제거한 다음, 개방된 N형 반도체층(40) 상에 N형 패드를 형성하고, P형 반도체층(60) 상에 P형 패드를 형성한다.
앞서 언급한 바와 같이 본 발명은 단위 발광 셀을 직렬 배열시켜 이를 발광 소자로 제작한다. 하기에서는 이에 관해 도면을 참조하여 설명한다.
도 4는 상기의 단위 발광 셀이 다수개 배열되어 형성된 발광 소자의 단면도이다.
도면을 참조하면, 본 발명의 발광 소자는 다수의 발광 셀(100-1 내지 100-n)이 직렬 접속되어 있다. 즉, 발광 소자는 인접한 발광 셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)이 전기적으로 연결되고, 일 끝단의 발광 셀(100-n)의 N형 반도체층(40) 상에 N형 패드(95)가 형성되고, 다른 일 끝단의 발광 셀(100-1)의 P형 반도체층(60) 상에 P형 패드(60)가 형성된 다수의 발광 셀(100)을 포함한다.
인접한 발광 셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)은 소정의 금속 배선(80)을 이용하여 전기적으로 접속시킨다. 또한, 본 발명에서는 발광 셀(100-1 내지 100-n)들을 직렬 연결하여 교류 구동이 가능한 전압의 숫자만큼 형성하는 것이 효과적이다. 본 발명에서는 단일 발광 셀(100)을 구동하기 위한 전압/전류와 조명용 발광 소자에 인가되는 교류 구동전압에 따라 직렬 접속되는 발광 셀(100)의 개수가 매우 다양할 수 있다.
예들 들어 도 4a와 같이, 제 1 내지 제 n개의 발광 셀(100-1 내지 100-n)이 직렬 접속된 발광 소자에 있어서, 제 1 발광 셀(100-1)의 P형 반도체층(60) 상에 P형 패드(90)가 형성되고, 제 1 발광 셀(100-1)의 N형 반도체층(40)과 제 2 발광 셀(100-2)의 P형 반도체층(60)이 제 1 배선(80-1)을 통해 접속된다. 또한, 제 2 발광 셀(100-2)의 N형 반도체층(40)과 제 3 발광 셀(미도시)의 P형 반도체층(미도시)이 제 2 배선(80-2)을 통해 접속된다. 그리고, 제 n-2 발광 셀(미도시)의 N형 반도체층(미도시)과 제 n-1 발광 셀(100-n-1)의 P형 반도체층(60)이 제 n-2 배선(80-n-2)을 통해 접속되고, 제 n-1 발광 셀(100-n-1)의 N형 반도체층(40)과, 제 n 발광 셀(100-n)의 P형 반도체층(60)이 제 n-1 배선(80-n-1)을 통해 접속된다. 또한, 제 n 발광 셀(100-n)의 N형 반도체층(40)에 N형 패드(95)가 형성된다.
본 발명의 기판(20)은 다수의 발광 소자를 제작할 수 있는 기판일 수 있다. 이에, 도 4a 및 도 4b의 A 영역은 이러한 다수의 소자를 개별적으로 절단하기 위한 절단 영역을 지칭한다.
또한, 상술한 발광 소자는 외부 교류전압을 정류하기 위한 정류용 제1 내지 제4 다이오드(미도시)가 형성될 수 있다. 제1 내지 제4 다이오드는 정류 브리지형태로 배열된다. 제1 내지 제4 다이오드간의 정류 노드들이 각기 발광 셀의 N형 패드와 P형 패드에 접속될 수 있다. 상기 제 1 내지 제 4 다이오드로 발광 셀을 사용할 수 있다.
이하 상술한 다수의 발광 셀이 직렬 접속된 발광 소자의 제조 방법을 간략히 살펴본다.
사파이어 기판(20)상에 버퍼층(30), N형 반도체층(40), 활성층(50) 및 P형 반도체층(60)을 순차적으로 결정 성장시킨다. P형 반도체층(60) 상에 투명 전극층(70)을 더 형성할 수도 있다.
소정의 패터닝 공정을 통해 상기 N형 반도체층(40)의 일부를 개방하고, 각각의 발광 셀(100)을 전기적으로 절연한다. 패터닝 공정은 전체 구조상에 감광막을 도포한 다음, 소정의 리소그라피 공정을 통해 소정 영역이 개방된 감광막 마스크(미도시)를 형성한다. 상기 소정영역은 발광 셀(100)들 간의 사이 영역 및 노출될 N형 반도체층(40)영역을 지칭한다. 상기 감광막 마스크를 식각마스크로 하는 식각공정을 실시하여 P형 반도체층(60)과 활성층(50)을 식각하여 N형 반도체층(40)을 노출시키고, 계속적인 식각공정을 실시하여 N형 반도체층(40)의 일부를 식각하여 개별 발광 셀(100) 형성하고, 이를 전기적으로 절연한다.
뿐만 아니라, 다수의 패터닝 공정을 실시하여 N형 반도체층(40)의 일부를 노출시키고, 각각의 발광 소자를 전기적으로 절연할 수도 있다. 즉, 도 4a와 같이 P형 반도체층(60), 활성층(50) 및 N형 반도체층(40)의 일부를 식각하여 N형 반도체층(40)의 일부를 노출시키고, 별도의 공정을 통해, P형 반도체층(60), 활성층(50), N형 반도체층(40) 및 버퍼층(30)을 식각하여 발광 셀(100)을 전기적으로 절연한다. 또는, 도 4b와 같이 N형 반도체층(40)까지만 식각하여 발광 셀(100)을 전기적으로 절연할 수도 있다. 상기 패터닝 공정시 사용되는 식각 공정은 습식, 건식 식각공정 을 실시할 수 있으며, 예에서는 플라즈마를 이용한 건식 식각을 실시하는 것이 효과적이다.
상술한 제조 공정과 동일한 방법을 이용하여 정류 브리지용 다이오드들도 함께 형성할 수도 있다. 물론, 통상의 반도체 제조 공정을 적용하여 별로도 정류 브리지용 다이오드를 형성할 수도 있다.
이후, 소정의 브리지(Bridge) 공정 또는 스텝커버(Step Cover) 등의 공정을 통해 각기 인접한 발광 셀(100-1 내지 100-n)의 N형 반도체층(40)과 P형 반도체층(60)을 전기적으로 연결하는 도전성 배선(80-1 내지 80-n-1)을 형성한다. 도전성 배선(80-1 내지 80-n-1)은 도전성의 물질을 이용하여 형성하되, 금속 또는 불순물로 도핑된 실리콘 화합물을 이용하여 형성한다.
상술한 브리지 공정은 에어브리지 공정이라고도 하며, 서로 연결할 칩 간에 포토 공정을 이용해 감광액을 도포하고 현상하여 감광막 패턴을 형성하고, 그 위에 금속 등의 물질을 진공 증착등의 방법으로 먼저 박막으로 형성하고, 다시 그 위에 도금 또는 금속증착등의 방법으로 금을 포함하는 도전성 물질을 일정 두께로 도포한다. 이후, 솔벤트등의 용액으로 감광막 패턴을 제거하면 도전성 물질의 하부는 다 제거되고 브리지 형태의 도전성 물질 만이 공간에 형성된다.
또한, 스텝커버 공정은 서로 연결할 칩 간에 포토공정을 이용해 감광액을 도포하고, 현상하여 서로 연결될 부분만을 남기고 다른 부분은 감광막 패턴으로 뒤덮고, 그 위에 도금 또는 금속증착 등의 방법으로 금을 포함하는 도전성 물질을 일정두께로 도포한다. 이어서, 솔벤트 등의 용액으로 감광막 패턴을 제거하면 도전성 물질이 덥힌 이외의 부분은 다 제거되고 이 덮혀진 부분 만이 남아 연결할 칩 사이를 전기적으로 연결시키는 역할을 하게 되다.
한편, 양끝단에 위치한 발광 셀(100-1 및 100-n)에 각기 외부와 전기적 접속을 위한 P형 패드(90)와 N형 패드(95)를 형성한다. 정류 브리지용 다이오드를 P형 패드(90)와 N형 패드(95)에 각기 접속시킬 수도 있고, 별도의 도전성 배선을 P형 패드(90)와 N형 패드(95)에 접속시킬 수 있다.
상술한 본 발명의 발광 소자의 제조는 일 실시예일뿐 이에 한정되지 않고, 다양한 공정과 제조 방법이 소자의 특성 및 공정의 편의에 따라 변경되거나 추가 될 수 있다. 즉, 앞서 언급한 수평형의 발광 셀 뿐만 아니라 수직형의 발광 셀 직렬 연결하여 발광 소자를 제작할 수 있다.
예를 들어, N형 패드, N형 반도체층, 활성층, P형 반도체층 및 P형 패드가 순차적으로 적층된 형상의 다수의 수직형 발광 셀을 기판상에 형성하거나, 형성된 발광 셀을 기판상에 본딩한다. 이후, 인접한 발광 셀의 N형 패드 및 P형 패드간을 배선으로 연결하여 다수의 발광 셀간을 직렬 연결하여 발광 소자를 제작한다. 물론 상기의 수직형 발광 셀은 상술한 예에 한정된 구조가 아닌 다양한 구조가 가능하고, 상기의 기판이 아니 별도의 호스트 기판 상에 다수의 수직형 발광 셀을 본딩하고, 이들 간을 직렬 연결도 가능하다.
도 5는 각각 본 발명에 따른 일실시예로 딜레이부의 내부 구조를 간략히 도시한 회로도와 상기 딜레이부를 통과한 후의 전원 파형을 도시한 그래프이다.
도 5(a)를 참조하면, 일실시예로 본 발명에 사용된 딜레이부(300)는 병렬로 연결된 인덕터(Inductor)(302)와 커패시터(Capacitor)(304) 쌍들(TD1 내지 TDn)이 병렬로 연결되어 이루어질 수 있다. 상기 회로의 동작을 상술하면, 상기 TD1에서는 커패시턴스(Capacitance)(C1)과 인덕턴스(Inductance)(L1)에 따라 시간 상수(Time Constant)(τ1)가 결정되고, 이에 따라 도 5(b)에서의 WTD1과 같은 파형이 나타나게 된다. 마찬가지로 상기 TD2에서는 커패시턴스(C2)과 인덕턴스(L2)에 따라 시간 상수 τ2가 결정되고, 이에 따라 도 5(b)에서의 WTD2와 같은 파형이 나타나게 된다.
상기와 같은 과정을 거쳐, 전원(310)에서 입력되는 전압 및 전류는 도 5(b)의 그래프와 같은 시간 지연을 가지는 파형들(WTD1, WTD1,…, WTDn)이 중첩되어 W와 같이 평활한 파형을 가지는 전원으로 형성된다.
따라서, 딜레이부(310)의 후단에 위치한 도 2(a)의 발광 셀 블록(1000a 및 1000b)이나 도 2(b)의 정류 브리지부(150)에서는 상기 평활한 W 파형을 가지는 전원을 입력받아 구동함으로써 기존에 발생하던 플리커 현상을 크게 개선할 수 있다.
상술한 바와 같이, 본 발명은 전원을 입력받아 이를 시간 지연시켜 평활한 파형으로 변환한 다음에 이를 발광 소자에 공급함으로써 플리커 현상을 감소시켜 가정용 교류 전원에서도 보다 나은 성능으로 구동 가능하다는 유리한 효과를 가진다.

Claims (7)

  1. 다수의 발광 셀이 단일 칩 내에서 직렬 접속된 발광 셀 블록으로 이루어진 발광 소자; 및
    상기 발광 소자와 직렬로 연결되며, 전원을 입력받아 이를 시간 지연시킨 후에 상기 발광 소자에 공급하는 딜레이부로 구성되며,
    상기 딜레이부는 병렬로 연결된 인덕터와 커패시터 쌍이 하나 이상 연결되어 형성되고, 상기 하나 이상의 병렬로 연결된 인덕터와 커패시터 쌍에 의해 상이한 시간 지연을 갖는 전원 파형들이 중첩되어 평활한 파형을 갖는 전원을 형성하는 것을 특징으로 하는 발광 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 딜레이부의 인덕터와 커패시터 쌍들은 서로 병렬로 연결된 것을 특징으로 하는 발광 장치.
  4. 청구항 1 또는 청구항 3 중 어느 한 항에 있어서,
    상기 딜레이부 앞단에 위치하여 상기 딜레이부와 직렬 접속된 전원저항을 더 포함하는 것을 특징으로 하는 발광 장치.
  5. 청구항 1 또는 청구항 3 중 어느 한 항에 있어서,
    상기 발광 소자는
    직렬 접속된 다수의 발광 셀 블록들이 병렬 접속된 것을 특징으로 하는 발광 장치.
  6. 청구항 1 또는 청구항 3 중 어느 한 항에 있어서,
    상기 발광 소자는
    발광 셀에 소정의 정류 전원을 인가하기 위한 정류 브리지부를 단일 칩 내에 더 포함하는 것을 특징으로 하는 발광 장치.
  7. 청구항 1 또는 청구항 3 중 어느 한 항에 있어서,
    상기 다수의 발광 셀 각각은 N형 반도체층과 P형 반도체층을 포함하되,
    인접한 발광 셀의 N형 반도체층과 P형 반도체층이 전기적으로 연결되고, 일 끝단의 발광 셀의 N형 반도체층상에 N형 패드가 형성되고, 다른 일 끝단의 발광 셀의 P형 반도체층 상에 P형 패드가 형성된 것을 특징으로 하는 발광 장치.
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