KR101016956B1 - Method for forming vertical channel transistor of semiconductor device - Google Patents

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KR101016956B1 KR1020080039318A KR20080039318A KR101016956B1 KR 101016956 B1 KR101016956 B1 KR 101016956B1 KR 1020080039318 A KR1020080039318 A KR 1020080039318A KR 20080039318 A KR20080039318 A KR 20080039318A KR 101016956 B1 KR101016956 B1 KR 101016956B1
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Abstract

본 발명은 반도체 소자의 수직 채널 트랜지스터(vertical channel transistor) 형성 방법에 관한 것이다. 본 발명은 기판상에 하부가 소정 폭 리세스 된 복수개의 필라를 형성하는 단계; 상기 복수개의 필라가 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 결과물의 전면에 상기 필라 간 갭영역의 중심영역이 오픈되도록 서라운딩 게이트 전극용 도전막을 형성하는 단계; 상기 오픈된 중심영역에 물질막을 매립하는 단계; 및 상기 갭영역의 저면에 형성된 게이트 절연막이 노출될때까지 상기 서라운딩 게이트 전극용 도전막 및 상기 물질막을 식각하여, 상기 필라의 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계를 포함한다. 본 발명에 의하면 수직 채널 트랜지스터의 서라운딩 게이트 전극 형성 단계에서 펀치(punch)의 발생을 방지함으로써 소자 특성을 개선할 수 있다. The present invention relates to a method of forming a vertical channel transistor of a semiconductor device. The present invention includes forming a plurality of pillars having a lower width recessed on a substrate; Forming a gate insulating film on the substrate on which the plurality of pillars are formed; Forming a conductive film for a rounding gate electrode so that a center region of the inter-pillar gap region is opened on an entire surface of the resultant in which the gate insulating layer is formed; Embedding a material film in the open central region; And etching the conductive film for the surrounding gate electrode and the material layer until the gate insulating film formed on the bottom surface of the gap region is exposed to form a surrounding gate electrode surrounding the lower portion of the pillar. According to the present invention, device characteristics can be improved by preventing the occurrence of punches in the surrounding gate electrode forming step of the vertical channel transistor.

수직 채널 트랜지스터, 서라운딩 게이트 전극, 펀치 Vertical Channel Transistors, Surrounding Gate Electrodes, Punch

Description

반도체 소자의 수직 채널 트랜지스터 형성 방법{METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR OF SEMICONDUCTOR DEVICE}Method for forming vertical channel transistor of semiconductor device {METHOD FOR FORMING VERTICAL CHANNEL TRANSISTOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor)의 서라운딩 게이트 전극 형성 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a surrounding gate electrode of a vertical channel transistor.

디램(DRAM)은 1개의 트랜지스터와 1개의 캐패시터로 구성된 셀과, 셀에 정보를 저장하는 주변 회로로 구성된다. 반도체 소자의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소되므로, 트랜지스터와 캐패시터가 차지하는 면적도 일정 비율로 축소되고 있다. 이러한 평면적의 감소는 평판형 트랜지스터의 채널 길이를 감소하는 문제를 발생시킨다. 트랜지스터의 채널 길이 감소는 DIBL(Drain Indeuced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 일으킨다. A DRAM is composed of a cell composed of one transistor and one capacitor, and a peripheral circuit that stores information in the cell. As the degree of integration of semiconductor devices increases, the area of cells integrated on the wafer is reduced, so that the area occupied by transistors and capacitors is also reduced at a constant rate. This reduction in planar area causes the problem of reducing the channel length of planar transistors. The decrease in the channel length of the transistor causes short channel effects such as drain indecited barrier lowering (DIBL), hot carrier effect, and punch through.

기가 비트대의 디램 소자의 트랜지스터는 4F2(F: minimum feature size) 정 도의 소자 면적을 요구하므로, 디램 소자의 집적도를 증가시키면서 트랜지스터의 채널 길이를 보장하여 셀의 효율을 높이기 위한 방법으로 수직 채널 트랜지스터(vertical channel transistor)가 제안되고 있다. Since the transistor of a gigabit DRAM device requires a device area of about 4F 2 (F: minimum feature size), the vertical channel transistor is a method for increasing cell efficiency by increasing the density of the DRAM device while ensuring the channel length of the transistor. (vertical channel transistor) has been proposed.

도 1은 수직 채널 트랜지스터를 구비한 반도체 소자를 나타내는 사시도이다.1 is a perspective view illustrating a semiconductor device having a vertical channel transistor.

도시된 바와 같이, 반도체 기판(100) 상에는 기판 물질로 이루어지면서 반도체 기판(100)으로부터 수직으로 돌출된 복수개의 필라(pillar:P)가 구비된다. 여기서, 필라(P)는 제1방향(X-X') 및 제1방향과 교차하는 제2방향(Y-Y')으로 배열되며, 필라(P)의 하부 폭은 상부에 비해 좁게 형성된다.As shown in the drawing, a plurality of pillars P made of a substrate material and protruding perpendicularly from the semiconductor substrate 100 are provided on the semiconductor substrate 100. Here, the pillars P are arranged in the first direction X-X 'and in the second direction Y-Y' which crosses the first direction, and the lower width of the pillars P is narrower than the upper portion. .

필라(P)의 하부에는 측벽을 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시)이 구비된다. 서라운딩 게이트 전극과 필라(P) 사이에는 게이트 절연막(미도시)이 개재된다.The lower portion of the pillar P is provided with a surrounding gate electrode (not shown) surrounding the sidewall. A gate insulating film (not shown) is interposed between the surrounding gate electrode and the pillar P.

반도체 기판(100) 내에는 제1방향으로 연장되는 소자 분리용 트랜치(T)에 의해 한정되는 비트라인(101)이 구비되고, 반도체 기판(100) 상에는 상기 서라운딩 게이트 전극을 전기적으로 연결시키면서 제2방향으로 연장되는 워드라인(102)이 구비된다. A bit line 101 defined by a device isolation trench T extending in a first direction is provided in the semiconductor substrate 100, and the semiconductor substrate 100 is electrically connected to the surrounding gate electrode while being electrically connected. A word line 102 extending in two directions is provided.

필라(P)의 상부에는 스토리지 전극(104)이 형성되고, 필라(P)와 스토리지 전극(104) 사이에는 콘택 플러그(103)가 개재될 수 있다.
도 2a는 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 반도체 소자의 레이아웃을 나타내는 도면이고, 도 2b 내지 2d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 여기서, 도 2b 내지 2d는 도 2a의 제1방향(X-X')에 대한 단면도이다.The storage electrode 104 may be formed on the pillar P, and a contact plug 103 may be interposed between the pillar P and the storage electrode 104.
2A is a diagram illustrating a layout of a semiconductor device for explaining a method of manufacturing a semiconductor device having a vertical channel transistor according to the prior art, and FIGS. 2B to 2D are steps for describing a method of manufacturing a semiconductor device according to the prior art. It is a cross section. 2B to 2D are cross-sectional views taken along the first direction X-X ′ of FIG. 2A.

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도 2b에 도시된 바와 같이, 제1하드마스크(210) 및 제2하드마스크(220)로 이루어진 하드마스크 패턴(210,220)을 식각 베리어로 반도체 기판(200)을 소정 깊이 식각하여 필라 상부(205)를 형성한다. 이때, 하드마스크 패턴(210,220)의 하부에는 패드산화막(230)이 개재될 수 있다.As illustrated in FIG. 2B, the upper surface of the pillar 205 may be formed by etching the semiconductor substrate 200 by a predetermined depth using the hard mask patterns 210 and 220 formed of the first hard mask 210 and the second hard mask 220. To form. In this case, the pad oxide layer 230 may be interposed below the hard mask patterns 210 and 220.

이어서, 필라 상부(205) 및 하드마스크 패턴(210,220) 측벽에 스페이서(240)를 형성한다. 하드마스크 패턴(210,220) 및 스페이서(240)를 식각베리어로 하여 반도체 기판(200)을 더 깊이 식각함으로써, 필라 상부(205)와 일체로 연결되는 필라 하부(206)를 형성한다. Subsequently, spacers 240 are formed on the pillar tops 205 and sidewalls of the hard mask patterns 210 and 220. The semiconductor substrate 200 is further etched using the hard mask patterns 210 and 220 and the spacer 240 as an etch barrier to form a pillar lower portion 206 integrally connected to the pillar upper portion 205.

이어서, 등방성 식각에 의해 필라 하부(206)를 소정 폭 리세스함으로써 원하는 형상의 필라(P)를 형성한다. 이어서, 하드마스크 패턴(210,220) 및 스페이서(240)에 의하여 드러나는 반도체 기판(200)의 표면에 게이트 절연막(250)을 형성한다. Subsequently, a pillar P of a desired shape is formed by recessing the pillar lower portion 206 by a predetermined width by isotropic etching. Subsequently, the gate insulating layer 250 is formed on the surface of the semiconductor substrate 200 exposed by the hard mask patterns 210 and 220 and the spacer 240.

도 2c에 도시된 바와 같이, 게이트 절연막(250)이 형성된 결과물의 전체 구조상에 서라운딩 게이트 전극용 도전막(260)을 증착한다. As shown in FIG. 2C, a conductive film 260 for a rounding gate electrode is deposited on the entire structure of the resultant in which the gate insulating film 250 is formed.

이때, 서라운딩 게이트 전극용 도전막(260)은 필라(P)의 패턴을 따라 증착되는데, 전술된 바와 같이 채널 영역에 대응되는 필라 하부(206)가 소정 폭 리세스되어 있기 때문에, 필라(P) 사이의 갭영역은 필라 상부(205)보다 필라 하부(206)쪽이 더 넓다. At this time, the conductive film 260 for the surrounding gate electrode is deposited along the pattern of the pillar P. Since the pillar lower portion 206 corresponding to the channel region is recessed a predetermined width as described above, the pillar P The gap region between the two pillars is wider toward the lower pillar 206 than the upper pillar 205.

따라서, 서라운딩 게이트 전극용 도전막(260) 증착시, 필라 상부(205) 쪽의 갭영역에는 서라운딩 게이트 전극용 도전막(260)이 모두 매립되는 반면, 필라의 하부(205) 쪽의 갭영역에는 빈공간 즉, 심(seam;270)이 발생할 수 있다.Therefore, when the conductive film 260 for the surrounding gate electrode is deposited, the conductive film 260 for the surrounding gate electrode is filled in the gap region on the upper side of the pillar, while the gap on the lower side 205 of the pillar is filled up. An empty space, that is, a seam 270 may occur in the region.

도 2d에 도시된 바와 같이, 게이트 절연막(250)이 노출될 때까지 서라운딩 게이트 전극용 도전막(260)을 에치백(etch back)한다. 이때 필라 하부(206)가 소정 폭 리세스되어 있으므로, 에치백 과정에 의해 필라 하부(206)를 둘러싸는 서라운딩 게이트 전극용 도전막(260)만이 남게 된다. 이와 같이, 필라 하부(206)를 둘러싸는 서라운딩 게이트 전극용 도전막(260)을 이하, 서라운딩 게이트 전극(260A)이라 한다. As shown in FIG. 2D, the conductive layer 260 for the surrounding gate electrode is etched back until the gate insulating layer 250 is exposed. At this time, since the pillar lower portion 206 is recessed a predetermined width, only the conductive layer 260 for the surrounding gate electrode surrounding the pillar lower portion 206 is left by the etch back process. As described above, the conductive film 260 for the surrounding gate electrode surrounding the pillar lower portion 206 is hereinafter referred to as the surrounding gate electrode 260A.

이때, 심(270)이 존재하는 영역의 서라운딩 게이트 전극용 도전막(260)이 다른 영역에 비해 더 빨리 식각되기 때문에, 심(270)이 존재하는 영역의 게이트 절연막(250)이 다른 영역에 비하여 상대적으로 먼저 노출된다. 결국, 상기 다른 영역의 도전막이 식각되는 동안 상기 노출된 게이트 절연막(250)이 식각되어, 기판(200)에 구멍이 뚫리는 펀치(punch;280)가 발생한다.At this time, since the conductive film 260 for the surrounding gate electrode of the region where the shim 270 is present is etched faster than other regions, the gate insulating layer 250 of the region where the shim 270 is present is formed in another region. It is relatively exposed first. As a result, the exposed gate insulating layer 250 is etched while the conductive layer in the other region is etched to generate a punch 280 in which a hole is formed in the substrate 200.

특히, 게이트 절연막(250)과 서라운딩 게이트 전극용 도전막(260) 사이의 식각 선택비가 부족하기 때문에, 서라운딩 게이트 전극용 도전막(260) 식각 과정에서 노출된 게이트 절연막(250)이 서라운딩 게이트 전극용 도전막(260)과 함께 식각되어 펀치(280)가 더욱 심각하게 발생한다. In particular, since the etching selectivity between the gate insulating layer 250 and the conductive layer 260 for the surrounding gate electrode is insufficient, the gate insulating layer 250 exposed during the etching of the conductive layer 260 for the surrounding gate electrode is surrounded. The punch 280 is more seriously generated by etching together with the gate electrode conductive film 260.

한편, TaN/TiN 등으로 이루어진 서라운딩 게이트 전극용 도전막(260)을 화학 기상증착(chemical vapor deposition; CVD)에 의해 형성하는 경우에는, 증착된 서라운딩 게이트 전극용 도전막(260)에 균열이 생기는 것을 방지하기 위해 증착 두께를 제한하게 된다. 이러한 경우에는 서라운딩 게이트 전극용 도전막(260)이 필라(P)간의 갭영역을 모두 매립하지 않기 때문에, 심(270)이 발생하지 않는다.On the other hand, in the case where the conductive film 260 for the rounding gate electrode made of TaN / TiN or the like is formed by chemical vapor deposition (CVD), the deposited conductive film for the rounded gate electrode 260 is cracked. In order to prevent this from happening, the deposition thickness is limited. In this case, since the conductive film 260 for the surrounding gate electrode does not fill all the gap regions between the pillars P, the shim 270 does not occur.

그러나, 서라운딩 게이트 전극용 도전막(260)을 비등방성 식각하여 서라운딩 게이트 전극(260A)을 형성하는 과정에서, 하드마스크 패턴(210,220)이 손상되고, 반도체 기판(200)에 펀치(280)가 발생할 수 있다. 이를 좀더 상세히 살펴보면 다음과 같다.However, in the process of anisotropically etching the surrounding gate electrode conductive film 260 to form the surrounding gate electrode 260A, the hard mask patterns 210 and 220 are damaged, and the punch 280 is punched on the semiconductor substrate 200. May occur. Looking at this in more detail as follows.

비등방성 식각은 한 방향으로 즉, 반도체 기판(200)과 수직한 방향으로 진행된다. 따라서, 하드마스크 패턴(210,220) 측벽 및 필라 상부(205) 측벽에 형성된 서라운딩 게이트 전극용 도전막(260)이 식각되는 중간에, 하드마스크 패턴(210,220)의 상부 및 갭영역 저면에 형성된 서라운딩 게이트 전극용 도전막(260)이 모두 식각된다. Anisotropic etching proceeds in one direction, that is, in a direction perpendicular to the semiconductor substrate 200. Therefore, in the middle of the etching of the conductive layer 260 for the gate electrode formed on the sidewalls of the hard mask patterns 210 and 220 and the sidewalls of the pillar top 205, the surroundings formed on the upper surface of the hard mask patterns 210 and 220 and the bottom surface of the gap region are formed. All of the gate electrode conductive films 260 are etched.

결과, 하드마스크 패턴(210,220)이 손상되고, 갭영역 저면의 반도체 기판(200)이 노출되어 펀치(280)가 발생하게 된다.As a result, the hard mask patterns 210 and 220 are damaged, and the punch 280 is generated by exposing the semiconductor substrate 200 at the bottom of the gap region.

도 3a 및 도 3b는 종래기술에 따른 서라운딩 게이트 전극(260A) 형성 공정에 의해 심(270) 및 펀치(280)가 발생한 반도체 소자의 사진을 나타낸다.3A and 3B show photographs of a semiconductor device in which a shim 270 and a punch 280 are generated by a process of forming a surrounding gate electrode 260A according to the related art.

도 3a에 도시된 바와 같이, 서라운딩 게이트 전극(260A)을 형성하는 과정에서 반도체 기판(100) 상에 랜덤하게 펀치(280)가 발생한다. As shown in FIG. 3A, a punch 280 is randomly generated on the semiconductor substrate 100 in the process of forming the surrounding gate electrode 260A.

도 3b에 도시된 바와 같이, 게이트 절연막(250)이 생성된 기판(200)의 전체 구조상에 서라운딩 게이트 전극용 도전막(260)을 증착하는 경우, 필라(P) 간의 갭영역 하부에 심(270)이 발생한다.As illustrated in FIG. 3B, when the conductive film 260 for the surrounding gate electrode is deposited on the entire structure of the substrate 200 on which the gate insulating film 250 is formed, a shim (below the gap region between the pillars P) may be formed. 270) occurs.

본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 서라운딩 게이트 전극을 형성하는 과정에서 심(seam) 및 펀치(punch)의 발생을 방지하는 수직 채널 트랜지스터의 서라운딩 게이트 전극 형성 방법을 제공하는 것을 목적으로 한다.The present invention has been proposed to solve the above problems, and provides a method of forming a surrounding gate electrode of a vertical channel transistor to prevent generation of seams and punches in the process of forming the surrounding gate electrode. The purpose.

이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 소자의 수직 채널 트랜지스터 형성 방법에 있어서, 기판상에 하부가 소정 폭 리세스 된 복수개의 필라를 형성하는 단계; 상기 복수개의 필라가 형성된 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 결과물의 전면에 상기 필라 간 갭영역의 중심영역이 오픈되도록 서라운딩 게이트 전극용 도전막을 형성하는 단계; 상기 오픈된 중심영역에 물질막을 매립하는 단계; 및 상기 갭영역의 저면에 형성된 게이트 절연막이 노출될때까지 상기 서라운딩 게이트 전극용 도전막 및 상기 물질막을 식각하여, 상기 필라의 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of forming a vertical channel transistor of a semiconductor device, the method comprising: forming a plurality of pillars having a predetermined width recessed on a substrate; Forming a gate insulating film on the substrate on which the plurality of pillars are formed; Forming a conductive film for a rounding gate electrode so that a center region of the inter-pillar gap region is opened on an entire surface of the resultant in which the gate insulating layer is formed; Embedding a material film in the open central region; And etching the conductive film for the surrounding gate electrode and the material layer until the gate insulating film formed on the bottom surface of the gap region is exposed, thereby forming a surrounding gate electrode surrounding the lower portion of the pillar. do.

본 발명에 의하면 수직 채널 트랜지스터의 서라운딩 게이트 전극 형성 단계에서의 펀치(punch) 발생을 방지함으로써 소자 특성을 개선할 수 있다. 즉, 중심이 오픈된 갭영역에 갭 매립 특성이 우수한 물질막을 증착한 후, 도전막을 식각하여 서라운딩 게이트 전극을 형성함으로써, 갭영역 저면의 절연막이 소실되어 펀치(punch)가 발생하는 것을 방지할 수 있다. 특히, 갭영역의 중심영역이 오픈되도록 도전막을 증착하기 때문에, 펀치(punch)의 원인이 되는 심(seam)의 발생을 방지할 수 있다.According to the present invention, device characteristics can be improved by preventing the occurrence of punches in the surrounding gate electrode forming step of the vertical channel transistor. In other words, after depositing a material film having excellent gap filling characteristics in the gap-open gap region, the conductive film is etched to form a surrounding gate electrode, thereby preventing the insulating film on the bottom of the gap region from being lost and generating a punch. Can be. In particular, since the conductive film is deposited so that the center region of the gap region is opened, it is possible to prevent the generation of a seam, which causes a punch.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described. In addition, in the drawings, the thicknesses and spacings of layers and regions are exaggerated for ease of explanation and clarity, and when referred to as being on or above another layer or substrate, it is different. It may be formed directly on the layer or the substrate, or a third layer may be interposed therebetween. In addition, the parts denoted by the same reference numerals throughout the specification represent the same layer, and when the reference numerals include the English, it means that the same layer is partially modified through an etching or polishing process.

도 4a는 본 발명의 일 실시예에 의한 수직 채널 트랜지스터의 서라운딩 게이트 전극 형성 방법을 설명하기 레이아웃을 나타내는 도면이고, 도 4b 내지 도 4h는 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 여기서, 도 4b 내지 도 4h는 도 4a의 제1방향(X-X') 단면에 대응된다.4A is a view illustrating a layout illustrating a method of forming a surrounding gate electrode of a vertical channel transistor according to an exemplary embodiment of the present invention, and FIGS. 4B to 4H illustrate a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention. Process sectional drawing for demonstrating. 4B to 4H correspond to a cross section of the first direction X-X ′ of FIG. 4A.

도 4b에 도시된 바와 같이, 제1하드마스크(410) 및 제2하드마스크(420)로 이루어진 하드마스크 패턴(410,420)을 식각 마스크로 반도체 기판(400)을 소정 깊이 식각하여 필라 상부(405)를 형성한다. 여기서, 하드마스크 패턴(410,420)의 하부에는 패드산화막(430)이 개재될 수 있다.As shown in FIG. 4B, the semiconductor substrate 400 is etched to a predetermined depth using the hard mask patterns 410 and 420 formed of the first hard mask 410 and the second hard mask 420 to etch the upper portion of the pillar 405. To form. The pad oxide layer 430 may be interposed below the hard mask patterns 410 and 420.

이어서, 필라 상부(405) 및 하드마스크 패턴(410,420) 측벽에 스페이서(440)를 형성한다. 하드마스크 패턴(410,420) 및 스페이서(440)를 식각베리어로하여 반도체 기판(400)을 더 깊이 식각함으로써, 필라 상부(405)와 일체로 연결되는 필라 하부(406)를 형성한다. Subsequently, spacers 440 are formed on the pillar tops 405 and sidewalls of the hard mask patterns 410 and 420. By etching the semiconductor substrate 400 further by using the hard mask patterns 410 and 420 and the spacer 440 as an etching barrier, the pillar lower portion 406 integrally connected with the pillar upper portion 405 is formed.

이어서, 등방성 식각에 의해 필라 하부(406)를 소정 폭 리세스함으로써 원하는 형성의 필라(P)를 형성하고, 하드마스크 패턴(410,420) 및 스페이서(440)에 의하여 드러나는 반도체 기판(400)의 표면에 게이트 절연막(450)을 형성한다. 여기서, 게이트 절연막(450)은 SiO2, SION, Al2O3, Ta2O5, ZrO2, HfO2, La2O3 중 적어도 하나 또는 이들의 조합으로 이루어지는 것이 바람직하다.Subsequently, the pillar lower portion 406 is recessed by a predetermined width by isotropic etching to form a pillar P having a desired formation, and is formed on the surface of the semiconductor substrate 400 exposed by the hard mask patterns 410 and 420 and the spacer 440. The gate insulating film 450 is formed. Here, the gate insulating film 450 is preferably made of at least one of SiO 2 , SION, Al 2 O 3 , Ta 2 O 5 , ZrO 2 , HfO 2 , La 2 O 3 , or a combination thereof.

도 4c에 도시된 바와 같이, 게이트 절연막(450)이 형성된 결과물의 전면에 필라(P) 간에 존재하는 갭영역의 중심영역(C)이 오픈되도록 서라운딩 게이트 전극용 도전막(460)을 증착한다. As shown in FIG. 4C, the conductive film 460 for the surrounding gate electrode is deposited on the entire surface of the resultant in which the gate insulating film 450 is formed such that the center region C of the gap region existing between the pillars P is opened. .

여기서, 서라운딩 게이트 전극용 도전막(460)은 폴리실리콘, WSi2, TiSi2, W, W/TiN, W/TiN/도프드폴리실리콘(Doped poly silicon), TaN, TiN 중 적어도 하나 또는 이들의 조합에 의해 이루어지는 것이 바람직하다. 또한. 서라운딩 게이트 전 극용 도전막(460)은 필라(P)의 리세스된 소정 폭의 두께 즉, 필라 상부(405)와 필라 하부(406)의 폭 차이값의 1/2에 해당하는 두께로 형성되는 것이 바람직하다.The conductive film 460 for the surrounding gate electrode may include at least one of polysilicon, WSi2, TiSi 2 , W, W / TiN, W / TiN / doped polysilicon, TaN, TiN, or a combination thereof. It is preferable to make it by a combination. Also. The conductive film 460 for the surrounding gate electrode is formed to have a thickness corresponding to one-half the thickness of the recessed predetermined width of the pillar P, that is, the width difference between the upper pillar 405 and the lower pillar 406. It is desirable to be.

도 4d에 도시된 바와 같이, 상기 오픈된 중심영역(C)에 매립성이 우수한 물질막(490)을 매립시킨다. 이로써, 필라(P) 간의 갭영역을 심 발생없이 완전히 매립할 수 있다.As shown in FIG. 4D, a material film 490 having excellent embedding property is embedded in the open central region C. Thus, the gap region between the pillars P can be completely filled without generating seams.

보다 상세하게는, 도전막(460)이 증착된 결과물의 전체 구조상에 매립성이 우수한 물질막(490)을 증착한 후, 필라 상부(405)에 증착된 도전막(460)이 일부 노출될때까지 물질막(490)을 에치백한다. 이때, 물질막(490)의 에치백은 습식 식각 또는 건식 식각으로 수행될 수 있다.More specifically, after depositing a material film 490 having excellent embedding property on the entire structure of the resultant on which the conductive film 460 is deposited, until the conductive film 460 deposited on the pillar 405 is partially exposed. The material film 490 is etched back. In this case, the etch back of the material layer 490 may be performed by wet etching or dry etching.

여기서, 물질막(490)은 일실시예로서 SOC(Spin On Carbon) 또는 SOG(Spin On Glass)로 이루어지는 것이 바람직하다. SOC 및 SOG는 매립성이 뛰어난 물질이므로 미세 공간을 완벽하게 매립할 수 있다. 따라서, SOC 또는 SOG를 이용함으로써 심(270) 발생없이 필라(P) 간의 갭영역을 매립할 수 있다. In an embodiment, the material film 490 may be formed of spin on carbon (SOC) or spin on glass (SOG). Since SOC and SOG are highly buried materials, the microcavity can be completely filled. Therefore, by using SOC or SOG, it is possible to fill the gap region between pillars P without generating shims 270.

특히, SOC로 이루어진 물질막(490)을 사용하는 경우, 플라즈마 스트립(plasma strip)을 통해 용이하게 제거할 수 있으며, 플라즈마 스트립 공정은 N2/O2 또는 N2/H2 플라즈마를 이용하여 수행하는 것이 바람직하다. 이때, SOC는 서라운딩 게이트 전극용 도전막(460) 및 게이트 절연막(450)에 대하여 큰 식각 선택비를 갖기 때문에, 서라운딩 게이트 전극의 손실 없이 물질막(490)만을 선택적으로 제거할 수 있다. 또한, 하드마스크의 손실도 거의 발생하지 않는다.In particular, when using the material film 490 made of SOC, it can be easily removed through a plasma strip, the plasma strip process is N 2 / O 2 or Preference is given to using N 2 / H 2 plasma. In this case, since the SOC has a large etching selectivity with respect to the conductive film 460 and the insulating film 450 for the surrounding gate electrode, only the material layer 490 may be selectively removed without losing the surrounding gate electrode. Also, hard mask loss hardly occurs.

본 발명에서는 물질막(490)의 일실시예로서 SOC 및 SOG가 설명되었으나, 본 발명은 이에 한정되지 않으며 본 발명의 기술적 사상과 균등 범위내에서 다양한 변형이 가능하다.Although SOC and SOG have been described as an embodiment of the material film 490 in the present invention, the present invention is not limited thereto, and various modifications may be made within the spirit and equivalent scope of the present invention.

도 4d의 공정을 수행한 후, 갭영역의 저면에 형성된 게이트 절연막(450)이 노출될때까지 서라운딩 게이트 전극용 도전막(460) 및 물질막(490)을 식각함으로써, 필라 하부(406)를 둘러싸는 서라운딩 게이트 전극을 형성한다. 이하, 도 4e 내지 도 4h를 참조하여, 서라운딩 게이트 전극용 도전막(460) 및 물질막(490)의 식각 과정을 좀더 상세하게 설명한다.After performing the process of FIG. 4D, the lower pillar 406 may be etched by etching the conductive film 460 and the material film 490 for the surrounding gate electrode until the gate insulating film 450 formed on the bottom surface of the gap region is exposed. A surrounding surround gate electrode is formed. Hereinafter, the etching process of the conductive layer 460 and the material layer 490 for the surrounding gate electrode will be described in more detail with reference to FIGS. 4E through 4H.

도 4e에 도시된 바와 같이, 필라 상부(405)에 형성된 도전막(460)을 식각한다. 이 과정은 습식 식각 또는 등방성 건식 식각으로 수행될 수 있다.As shown in FIG. 4E, the conductive film 460 formed on the pillars 405 is etched. This process can be performed by wet etching or isotropic dry etching.

서라운딩 게이트 전극용 도전막(460)의 식각 공정에서, 상기 중심영역(C)에 매립된 물질막(490)은 여전히 잔류하여 갭영역 저면의 게이트 절연막(450) 및 반도체 기판(400)을 보호하는 역할을 한다. In the etching of the conductive film 460 for the surrounding gate electrode, the material film 490 embedded in the center region C still remains to protect the gate insulating layer 450 and the semiconductor substrate 400 at the bottom of the gap region. It plays a role.

따라서, 전술한 바와 같이 갭영역의 저면에 증착된 게이트 절연막(450)이 노출되지 않으므로, 게이트 절연막(450)과 서라운딩 게이트 전극용 도전막(460) 사이의 식각 선택비에 관계없이 펀치(280)가 발생하지 않는다.Therefore, as described above, since the gate insulating film 450 deposited on the bottom of the gap region is not exposed, the punch 280 regardless of the etching selectivity between the gate insulating film 450 and the conductive film for the surrounding gate electrode 460. ) Does not occur.

도 4f에 도시된 바와 같이, 갭영역에 잔류하는 물질막(490)을 제거한다. 이 과정은 습식 식각 또는 등방성 식각으로 수행될 수 있으며, 플라즈마 스트립에 의해 수행되는 것이 바람직하다. 이로써, 필라 하부(406) 및 갭영역 저면에 증착된 서라운딩 게이트 전극용 도전막(460)이 노출된다.As shown in FIG. 4F, the material film 490 remaining in the gap region is removed. This process can be performed by wet etching or isotropic etching, preferably by a plasma strip. As a result, the conductive film 460 for the surrounding gate electrode deposited on the lower pillar 406 and the bottom of the gap region is exposed.

도 4g에 도시된 바와 같이, 비등방성 식각에 의해 갭영역의 저면에 증착된 서라운딩 게이트 전극용 도전막(460)을 제거한다. 이를 통해, 필라 하부(406) 측벽에 증착된 서라운딩 게이트 전극용 도전막(460)만이 남게 되고, 이를 서라운딩 게이트 전극(460A)이라 한다.As shown in FIG. 4G, the conductive film 460 for the surrounding gate electrode deposited on the bottom of the gap region is removed by anisotropic etching. As a result, only the conductive layer 460 for the surrounding gate electrode deposited on the sidewall of the pillar lower portion 406 remains, which is referred to as the surrounding gate electrode 460A.

이어서, 도면에는 도시되지 않았으나, 후속 공정에 의해 매몰 비트라인(401) 및 워드라인(102)을 형성한다. 이어서, 하드 마스크 패턴(410,420) 제거에 의해 노출되는 필라 상부(405)에 콘택 플러그(103) 및 스토리지 전극(104)을 형성하는 공정 등을 순차적으로 수행한다. Subsequently, although not shown in the figure, a buried bit line 401 and a word line 102 are formed by a subsequent process. Subsequently, a process of forming the contact plug 103 and the storage electrode 104 on the pillar upper portion 405 exposed by removing the hard mask patterns 410 and 420 may be sequentially performed.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a는 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 나타내는 사시도.1A is a perspective view showing a semiconductor device having a vertical channel transistor according to the prior art.

도 1b는 종래기술에 따른 서라운딩 게이트 전극이 형성된 반도체 소자의 단면도.1B is a cross-sectional view of a semiconductor device having a surround gate electrode according to the prior art;

도 2a는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 레이아웃을 나타내는 도면.2A is a view showing a layout for explaining a method for manufacturing a semiconductor device according to the prior art.

도 2b 내지 도 2d는 종래기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.2B to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 3a는 종래기술에 따른 서라운딩 게이트 전극 형성 방법에 의해 펀치(punch)가 발생한 반도체 소자의 단면도.3A is a cross-sectional view of a semiconductor device in which punches are generated by a method of forming a surrounding gate electrode according to the prior art;

도 3b는 종래기술에 따른 서라운딩 게이트 전극 형성 방법에 의해 심(seam)이 발생한 반도체 장치의 단면도.3B is a cross sectional view of a semiconductor device in which a seam is generated by a method of forming a surrounding gate electrode according to the prior art;

도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 레이아웃을 나타내는 도면.4A is a diagram illustrating a layout for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 4b 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도. 4B to 4H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

Claims (12)

기판상에 하부가 소정 폭 리세스 된 복수개의 필라를 형성하는 단계;Forming a plurality of pillars having a lower width recessed on the substrate; 상기 복수개의 필라가 형성된 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate on which the plurality of pillars are formed; 상기 게이트 절연막이 형성된 결과물의 전면에 상기 필라 간 갭영역의 중심영역이 오픈되도록 서라운딩 게이트 전극용 도전막을 형성하는 단계;Forming a conductive film for a rounding gate electrode so that a center region of the inter-pillar gap region is opened on an entire surface of the resultant in which the gate insulating layer is formed; 상기 오픈된 중심영역에 물질막을 매립하는 단계; 및Embedding a material film in the open central region; And 상기 갭영역의 저면에 형성된 게이트 절연막이 노출될때까지 상기 서라운딩 게이트 전극용 도전막 및 상기 물질막을 식각하여, 상기 필라의 하부를 둘러싸는 서라운딩 게이트 전극을 형성하는 단계Etching the conductive film for the surrounding gate electrode and the material layer until the gate insulating film formed on the bottom surface of the gap region is exposed to form a surrounding gate electrode surrounding the lower portion of the pillar; 를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.The vertical channel transistor forming method of the semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 물질막은,The material film, SOC 또는 SOG로 이루어지는Made of SOC or SOG 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 서라운딩 게이트 전극용 도전막 형성 단계는,The conductive film forming step for the surrounding gate electrode, 상기 리세스 된 소정 폭의 두께로 상기 서라운딩 게이트 전극용 도전막을 증착하는Depositing the conductive film for the surrounding gate electrode to a thickness of the recessed predetermined width 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 서라운딩 게이트 전극 형성 단계는,The forming of the surrounding gate electrode, 상기 필라 상부의 측벽에 형성된 서라운딩 게이트 전극용 도전막을 식각하는 단계;Etching the conductive film for the surrounding gate electrode formed on the sidewall of the pillar; 상기 갭영역에 매립된 물질막을 제거하는 단계; 및Removing the material film embedded in the gap region; And 상기 갭영역 저면에 형성된 서라운딩 게이트 전극용 도전막을 식각하는 단계Etching the conductive film for the surrounding gate electrode formed on the bottom surface of the gap region; 를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.The vertical channel transistor forming method of the semiconductor device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 필라 상부에 형성된 서라운딩 게이트 전극용 도전막 식각 단계는,The conductive film etching step for the surrounding gate electrode formed on the pillar, 등방성 식각에 의해 수행되는Performed by isotropic etching 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 갭영역 저면에 형성된 서라운딩 게이트 전극용 도전막 식각 단계는,The conductive film etching step for the surrounding gate electrode formed on the bottom surface of the gap region may include 비등방성 식각에 의해 수행되는Performed by anisotropic etching 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 갭영역에 매립된 물질막 제거 단계는,Removing the material film embedded in the gap region, 플라즈마 스트립(plasma strip)에 의해 수행되는Carried out by a plasma strip 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 물질막 매립 단계는,The material film embedding step, 상기 서라운딩 게이트 전극용 도전막이 형성된 결과물의 전체 구조상에 상기 물질막을 증착하는 단계; 및Depositing the material film on the entire structure of the resultant conductive film for the surrounding gate electrode; And 상기 필라 상부에 형성된 도전막이 일부 노출되도록 상기 물질막을 에치백(etch back)하는 단계Etching back the material layer to partially expose the conductive layer formed on the pillar 를 포함하는 반도체 소자의 수직 채널 트랜지스터 형성 방법.The vertical channel transistor forming method of the semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 물질막 에치백 단계는,The material film etch back step, 플라즈마 스트립(plasma strip)에 의해 수행되는Carried out by a plasma strip 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 9 항에 있어서,The method of claim 9, 상기 플라즈마 스트립은,The plasma strip, N2/O2 또는 N2/H2를 이용하여 수행되는Performed using N 2 / O 2 or N 2 / H 2 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 게이트 절연막은,The gate insulating film, SiO2, SiON, Al2O3, Ta2O5, ZrO2, HfO2, La2O3 중 적어도 하나 또는 이들의 조합으로 이루어지는Consisting of at least one of SiO 2 , SiON, Al 2 O 3 , Ta 2 O 5 , ZrO 2 , HfO 2 , La 2 O 3 , or a combination thereof 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 서라운딩 게이트 전극용 도전막은, The conductive film for the surrounding gate electrode, 폴리실리콘, WSi2, TiSi2, W, W/TiN, W/TiN/도프드폴리실리콘(Doped poly silicon), TaN, TiN 중 적어도 하나 또는 이들의 조합으로 이루어지는Made of at least one of polysilicon, WSi 2 , TiSi 2 , W, W / TiN, W / TiN / doped polysilicon, TaN, TiN, or a combination thereof 반도체 소자의 수직 채널 트랜지스터 형성 방법.Method of forming a vertical channel transistor of a semiconductor device.
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