KR101014915B1 - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 본딩 공정중 클립의 위치 이동을 방지하고, 솔더의 흘러 내림 현상을 방지하며, 전기적 특성 및 열피로 특성을 향상시키는 데 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same. The technical problem to be solved is to prevent the positional movement of the clip during the bonding process, to prevent the solder flowing down, and to improve the electrical and thermal fatigue characteristics. .

이를 위해 본 발명은 다이 패들과, 다이 패들의 일측에 나란하게 배열된 다수의 리드와, 다이 패들에 전기적으로 접속된 반도체 다이와, 다수의 리드와 반도체 다이를 전기적으로 접속하는 클립과, 다이 패들, 다수의 리드, 반도체 다이 및 클립을 인캡슐레이션하되, 리드 및 다이 패들의 저면은 외부로 노출되도록 하는 인캡슐란트를 포함하고, 리드에는 적어도 하나의 요홈이 형성되고, 요홈 및 그 외주연에는 도전성 접착제가 개재되어 클립을 고정하는 반도체 패키지를 개시한다.To this end, the present invention provides a die paddle, a plurality of leads arranged side by side on one side of the die paddle, a semiconductor die electrically connected to the die paddle, a clip for electrically connecting the plurality of leads and the semiconductor die, a die paddle, Encapsulate a plurality of leads, semiconductor dies, and clips, wherein the bottom of the leads and die paddles includes an encapsulant, wherein the leads are formed with at least one groove, and the grooves and the outer periphery are conductive A semiconductor package is disclosed in which an adhesive is interposed to secure a clip.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}Semiconductor package and its manufacturing method {SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

일반적으로 전력용 반도체 소자(예를 들면 Power MOSFET 또는 IGBT)를 구현하는 반도체 패키지는 작은 스위칭 손실과 도통 손실을 가지며, 낮은 드레인-소스　간 온저항(Rds(ON))을 갖는 것을 요구하고 있다. 이러한 반도체 패키지는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어, 상기 소자들의 에너지 효율을 높이고 발열을 줄임으로써, 최종적인 제품의 크기를 줄여 자원 절약을 이룰 수 있다.In general, semiconductor packages implementing power semiconductor devices (eg, Power MOSFETs or IGBTs) require small switching losses and conduction losses, and low drain-source on-resistance (R ds (ON) ). . The semiconductor package is used in devices such as switching mode power supplies, DC-DC converters, electronic ballasts for fluorescent lamps, and inverters for electric motors, thereby increasing energy efficiency and reducing heat of the devices, thereby reducing the size of the final product. Savings can be made.

종래의 반도체 패키지는 드레인 리드를 갖는 다이 패들에 반도체 다이를 전기적으로 접속하고, 이어서 그 외주연의 게이트 리드와 소스 리드를 상기 반도체 다이에 골드(Au) 또는 알루미늄(Al)과 같은 도전성 와이어로 상호간 본딩한다. 이어서, 상기 다이 패들, 상기 게이트 리드, 상기 소스 리드 및 상기 반도체 다이는 인캡슐란트로 인캡슐레이션된다.A conventional semiconductor package electrically connects a semiconductor die to a die paddle having a drain lead, and then connects outer peripheral gate leads and source leads to the semiconductor die with conductive wires such as gold (Au) or aluminum (Al). Bond The die paddle, the gate lead, the source lead and the semiconductor die are then encapsulated with an encapsulant.

이러한 종래의 반도체 패키지는 리드프레임과 반도체 다이를 전기적으로 연결하기 위해 주로 골드 또는 알루미늄 등의 도전성 와이어를 하나 이상 구비하여 본딩하는 방식을 이용하였다. 이러한 본딩 방식은　반도체 패키지의 본딩 면적 및 전류 용량을 고려하여, 다수의 금속 와이어 본딩이 필요하다. 따라서 다수의 재료 및 공정이 필요하고, 본딩 면적이 작으므로 전기적 특성 및 신뢰성이 저하되는 문제가 있다. In the conventional semiconductor package, in order to electrically connect the lead frame and the semiconductor die, a bonding method including one or more conductive wires such as gold or aluminum is mainly used. This bonding method requires a plurality of metal wire bonding in consideration of the bonding area and the current capacity of the semiconductor package. Therefore, a large number of materials and processes are required, and since the bonding area is small, electrical characteristics and reliability are deteriorated.

이에 따라, 금속을 클립 형상으로 구현하여 반도체 다이와 리드프레임을 전기적으로 연결하는 방식이 개발되었다. 이러한 방식은 반도체 다이와 클립, 클립과 리드프레임 사이에 솔더(solder)가 개재된다. 그런데 이러한 솔더는 본딩 공정에서 액상이 되므로, 얼라인(align)이 완료된 반도체 다이 또는 리드프레임 위의 클립이 예상치 못한 방향으로 움직이는 문제가 있다. 또한, 솔더 돗팅(solder dotting)시 또는 큐어(cure) 공정시 본딩 영역의 솔더가 흘러내리는 현상이 발생하여 Rds(on) 등의 전기적 특성 및 열피로 특성 등 신뢰성이 저하되는 문제가 있다.Accordingly, a method of electrically connecting a semiconductor die and a lead frame by implementing a metal in a clip shape has been developed. In this manner, a solder is interposed between the semiconductor die and the clip, the clip and the leadframe. However, since the solder becomes a liquid in the bonding process, there is a problem that the clips on the semiconductor die or the lead frame that are aligned are moved in an unexpected direction. In addition, a phenomenon in which solder in a bonding region flows during solder dotting or a cure process may occur, thereby deteriorating reliability such as electrical characteristics such as Rds (on) and thermal fatigue characteristics.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 본딩 공정중 클립의 위치 이동을 방지하고, 솔더의 흘러 내림 현상을 방지하며, 전기적 특성 및 열피로 특성을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.The present invention is to overcome the above-mentioned conventional problems, an object of the present invention is to prevent the movement of the position of the clip during the bonding process, to prevent the solder flow down phenomenon, and to improve the electrical and thermal fatigue characteristics There is provided a semiconductor package and a method of manufacturing the same.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 다이 패들; 상기 다이 패들의 일측에 나란하게 배열된 다수의 리드; 상기 다이 패들에 전기적으로 접속된 반도체 다이; 상기 다수의 리드와 상기 반도체 다이를 전기적으로 접속하는 클립; 및, 상기 다이 패들, 상기 다수의 리드, 상기 반도체 다이 및 상기 클립을 인캡슐레이션하되, 상기 리드 및 상기 다이 패들의 저면은 외부로 노출되도록 하는 인캡슐란트를 포함하고, 상기 리드에는 적어도 하나의 요홈이 형성되고, 상기 요홈 및 그 외주연에는 도전성 접착제가 개재되어 상기 클립을 상기 리드에 고정한다.The semiconductor package according to the present invention for achieving the above object is a die paddle; A plurality of leads arranged side by side on one side of the die paddle; A semiconductor die electrically connected to the die paddle; A clip electrically connecting the plurality of leads to the semiconductor die; And an encapsulant for encapsulating the die paddle, the plurality of leads, the semiconductor die, and the clip, wherein the leads and the bottom of the die paddle are exposed to the outside. A groove is formed and a conductive adhesive is interposed between the groove and the outer circumference thereof to fix the clip to the lead.

상기 요홈은 평면에서의 모양이 원형 또는 사각형일 수 있다.The recess may be circular or rectangular in shape in plane.

상기 리드는 상기 클립에 전기적으로 연결되는 다수의 소스 리드와, 상기 반도체 다이에 도전성 와이어로 연결되는 게이트 리드로 이루어질 수 있다.The lead may include a plurality of source leads electrically connected to the clip, and gate leads connected to the semiconductor die by conductive wires.

상기 소스 리드는 연결 리드에 의해 서로 연결될 수 있다.The source leads may be connected to each other by connection leads.

상기 다이 패들에는 상기 리드와 반대 방향에 다수의 드레인 리드가 더 형성 될 수 있다.The die paddle may further include a plurality of drain leads in a direction opposite to the leads.

상기 다이 패들에는 둘레에 상기 인캡슐란트와의 접착 면적 증가를 위한 다수의 돌기가 더 형성될 수 있다.The die paddle may further have a plurality of protrusions formed around the die paddle to increase an adhesion area with the encapsulant.

상기 클립은 상기 반도체 다이에 전기적으로 접속되는 제1영역과, 상기 제1영역으로부터 상부로 경사지게 형성된 제2영역과, 상기 제2영역으로부터 평평하게 형성된 제3영역과, 상기 제3영역으로부터 하부로 경사지게 형성되고, 끝단이 상기 리드에 전기적으로 접속되는 제4영역과, 상기 제4영역으로부터 돌기 형태로 평행하게 돌출되어 상기 다수의 리드와 리드 사이에 위치하는 제5영역을 포함하여 이루어질 수 있다. The clip includes a first region electrically connected to the semiconductor die, a second region inclined upwardly from the first region, a third region flattened from the second region, and a downward direction from the third region. It may be formed to be inclined, and the end may include a fourth region electrically connected to the lead, and a fifth region protruding in parallel from the fourth region in the form of a protrusion and positioned between the plurality of leads and the leads.

상기 클립은 상기 반도체 다이에 형성된 게이트 버스를 시각적으로 관찰할 수 있도록, 상기 게이트 버스와 대응되는 영역에 적어도 하나의 관통홀이 형성될 수 있다. The clip may have at least one through hole formed in an area corresponding to the gate bus to visually observe the gate bus formed in the semiconductor die.

상기 클립은 상기 반도체 다이와 상기 리드 사이의 대응 영역에 응력 완화용 관통홀이 형성될 수 있다. The clip may have a through hole for stress relaxation in a corresponding region between the semiconductor die and the lead.

또한, 본 발명에 따른 반도체 패키지의 제조 방법은 다이 패들과 다수의 리드를 갖는 리드프레임, 반도체 다이 및 클립을 준비하는 단계; 상기 리드프레임의 다이 패들에 반도체 다이를 전기적으로 접속하는 단계; 상기 리드프레임의 리드와 상기 반도체 다이를 상기 클립을 이용하여 전기적으로 접속하는 단계; 및, 상기 리드프레임, 반도체 다이 및 클립을 인캡슐란트로 인캡슐레이션하는 단계를 포함한다. In addition, the method of manufacturing a semiconductor package according to the present invention comprises the steps of preparing a lead frame, a semiconductor die and a clip having a die paddle and a plurality of leads; Electrically connecting a semiconductor die to a die paddle of the leadframe; Electrically connecting a lead of the lead frame and the semiconductor die with the clip; And encapsulating the leadframe, the semiconductor die, and the clip with an encapsulant.

상기 클립은 상기 반도체 다이에 전기적으로 접속되는 제1영역과, 상기 제1영역으로부터 상부로 경사지게 형성된 제2영역과, 상기 제2영역으로부터 평평하게 형성된 제3영역과, 상기 제3영역으로부터 하부로 경사지게 형성되고, 끝단이 상기 리드에 전기적으로 접속되는 제4영역과, 상기 제4영역으로부터 돌기 형태로 평행하게 돌출되어 상기 다수의 리드와 리드 사이에 위치하는 제5영역을 포함한다. The clip includes a first region electrically connected to the semiconductor die, a second region inclined upwardly from the first region, a third region flattened from the second region, and a downward direction from the third region. It is formed to be inclined, the end includes a fourth region electrically connected to the lead, and a fifth region protruding in parallel from the fourth region in a projection form located between the plurality of leads and the lead.

상술한 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 리드와 리드 사이의 영역에 대응하는 부분에 돌기가 형성된 클립을 이용하여 본딩 공정을 수행함으로써, 상기 돌기에 의해 본딩 공정중 클립의 위치가 변화하지 않게 된다. 또한, 본 발명은 리드에 일정 깊이의 요홈이 형성되고, 상기 요홈에 솔더가 충진된 후 리드와 클립이 본딩된다. 따라서 본딩 공정중 흘러 내림 현상을 방지하며, 이에 따라 전기적 특성 및 열피로 특성을 향상시킬 수 있다. As described above, the semiconductor package and the method of manufacturing the same according to the present invention perform a bonding process using a clip having protrusions formed in portions corresponding to regions between the leads and the leads, whereby the position of the clips during the bonding process by the protrusions. Does not change. In addition, in the present invention, a groove having a predetermined depth is formed in the lead, and the lead and the clip are bonded after solder is filled in the groove. Therefore, it is possible to prevent the falling down during the bonding process, thereby improving the electrical characteristics and thermal fatigue characteristics.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1a 내지 도 1c는 본 발명에 따른 반도체 패키지를 도시한 사시도, 평면도 및 저면도이다. 도 2a는 본 발명에 따른 반도체 패키지를 도시한 단면도이고, 도 2b 및 도 2c는 부분 확대도이다. 1A to 1C are a perspective view, a plan view, and a bottom view of a semiconductor package according to the present invention. 2A is a cross-sectional view illustrating a semiconductor package according to the present invention, and FIGS. 2B and 2C are partially enlarged views.

도 1a, 도 1b, 도 1c, 도 2a, 도 2b 및 도 2c에 도시된 바와 같이 본 발명에 따른 반도체 패키지(100)는 다이 패들(110), 리드(120), 반도체 다이(130), 클립(140) 및 인캡슐란트(160)를 포함한다. 1A, 1B, 1C, 2A, 2B and 2C, the semiconductor package 100 according to the present invention includes a die paddle 110, a lead 120, a semiconductor die 130, and a clip. 140 and encapsulant 160.

상기 다이 패들(110)은 대략 평평한 평판 형태를 하며, 일측에 인캡슐란트(160)의 측부로 돌출되는 다수의 드레인 리드(111)와, 타측에 인캡슐란트(160)와의 접착 면적을 증가시키는 다수의 돌기(112)를 포함한다. 이러한 다이 패들(110)은 구리, 구리 합금, 철-니켈 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. The die paddle 110 has a substantially flat plate shape, and has a plurality of drain leads 111 protruding to the side of the encapsulant 160 on one side, and an adhesive area with the encapsulant 160 on the other side. It includes a plurality of protrusions (112). The die paddle 110 may be made of any one selected from copper, copper alloy, iron-nickel, and equivalents thereof, but the material is not limited thereto.

상기 리드(120)는 상기 다이 패들(110)과 소정 거리 이격되어 형성되어 있으며, 이는 일단이 인캡슐란트(160)의 외측으로 돌출된다. 또한, 상기 리드(120)에는 일정 깊이의 요홈(122)이 형성되어 있다. 이러한 리드(120) 역시 구리, 구리 합금, 철-니켈 및 그 등가물 중에서 선택된 어느 하나로 이루어질 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. The lead 120 is formed to be spaced apart from the die paddle 110 by a predetermined distance, and one end thereof protrudes out of the encapsulant 160. In addition, the lead 120 is formed with a recess 122 having a predetermined depth. The lead 120 may also be made of any one selected from copper, copper alloy, iron-nickel, and equivalents thereof, but the material is not limited thereto.

상기 반도체 다이(130)는 다이 패들(110) 위에 도전성 접착제(133)로 접착되어 있다. 이러한 반도체 다이(130)는 통상의 MOSFET, IGBT 및 그 등가물 중에서 선택된 어느 하나일 수 있으며, 여기서 그 종류를 한정하는 것은 아니다. The semiconductor die 130 is adhered to the die paddle 110 with a conductive adhesive 133. The semiconductor die 130 may be any one selected from a typical MOSFET, an IGBT, and equivalents thereof, but the type of the semiconductor die 130 is not limited thereto.

상기 클립(140)은 상기 리드(120)와 상기 반도체 다이(130) 위에 위치되어 있다. 더불어, 상기 클립(140)은 도전성 접착제(125)를 통하여 상기 리드(120)와 전기적으로 연결되어 있다. 또한, 상기 클립(140)은 도전성 접착제(134)를 통하여 상기 반도체 다이(130)와 전기적으로 연결되어 있다. 여기서, 상기 도전성 접착 제(125)는 상기 리드(120)의 요홈(122)에 충진된 후, 상기 클립(140)과 접착된다. 따라서 상기 도전성 접착제(125)의 접착 면적이 상대적으로 증가하게 되므로, 상기 클립(140)의 접착력이 강화되고 열응력 발생시 균열의 진행을 완화시켜 열피로 특성을 향상시키게 된다. 또한, 상기 클립(140)에는 다수의 관통홀(147)이 형성되어 있으며, 이는 열팽창 및 열수축에 따른 응력을 완화시킨다. 또한, 상기 클립(140)의 일단은 도 2b에 도시된 바와 같이 리드(120)에 형성된 요홈(122)의 외주연과 대응되는 영역에 위치되거나, 또는 도 2c에 도시된 바와 같이 리드(120)에 형성된 요홈(122)과 대응되는 영역에 위치될 수 있다.The clip 140 is positioned over the lead 120 and the semiconductor die 130. In addition, the clip 140 is electrically connected to the lead 120 through the conductive adhesive 125. In addition, the clip 140 is electrically connected to the semiconductor die 130 through a conductive adhesive 134. Here, the conductive adhesive 125 is filled in the recess 122 of the lead 120, and then adhered to the clip 140. Therefore, since the adhesive area of the conductive adhesive 125 is relatively increased, the adhesive force of the clip 140 is strengthened and the thermal fatigue property is improved by relieving the progress of cracking when thermal stress is generated. In addition, a plurality of through holes 147 are formed in the clip 140, which relieves stress due to thermal expansion and thermal contraction. In addition, one end of the clip 140 is located in an area corresponding to the outer circumference of the groove 122 formed in the lead 120 as shown in FIG. 2B, or as shown in FIG. 2C. It may be located in an area corresponding to the groove 122 formed in the.

상기 인캡슐란트(160)는 상기 다이 패들(110), 리드(120), 반도체 다이(130) 및 클립(140)을 인캡슐레이션한다. 그러나 상기 다이 패들(110)의 저면 및 리드(120)의 저면은 상기 인캡슐란트(160)의 외측으로 노출되어 있다. 물론, 상기 다이 패들(110)에 연결된 다수의 드레인 리드(111)의 저면도 상기 인캡슐란트(160)의 외측으로 노출되어 있다. The encapsulant 160 encapsulates the die paddle 110, the lead 120, the semiconductor die 130, and the clip 140. However, the bottom surface of the die paddle 110 and the bottom surface of the lid 120 are exposed to the outside of the encapsulant 160. Of course, bottom surfaces of the plurality of drain leads 111 connected to the die paddle 110 are also exposed to the outside of the encapsulant 160.

도 3a, 도 3b 및 도 3c는 본 발명에 따른 반도체 패키지에서 이용 가능한 리드프레임을 도시한 평면도이다. 3A, 3B, and 3C are plan views illustrating lead frames usable in a semiconductor package according to the present invention.

도 3a에 도시된 바와 같이, 리드프레임(101) 중에서 리드(120)는 클립(140)에 전기적으로 연결되는 다수의 소스 리드(121)와, 반도체 다이에 도전성 와이어로 연결되는 게이트 리드(124)로 이루어질 수 있다. 여기서, 소스 리드(121)에는 각각 요홈(122)이 형성되어 있으며, 상기 게이트 리드(124)에는 요홈이 형성되어 있지 않다. 또한, 상기 요홈(122)은 평면에서의 모양이 원형, 사각형 및 다각형 중에서 선택된 어느 하나의 모양일 수 있으나, 이러한 모양으로 본 발명을 한정하는 것은 아니다. As shown in FIG. 3A, among the lead frames 101, the leads 120 may include a plurality of source leads 121 electrically connected to the clips 140, and gate leads 124 connected to the semiconductor die by conductive wires. It may be made of. In this case, the recess 122 is formed in the source lead 121, and the recess is not formed in the gate lead 124. In addition, the groove 122 may have any one shape selected from a circle, a rectangle, and a polygon in a plane, but the present invention is not limited thereto.

도 3b에 도시된 바와 같이, 리드프레임(101a) 중에서 소스 리드(121)는 연결 리드(123)에 의해 서로 연결될 수 있다. 즉, 상기 소스 리드(121)는 동일한 소스 전류가 흘러 가는 영역이므로, 연결 리드(123)에 의해 모두 연결되어도 좋다. 이와 같이 하여, 소스 리드(121)는 저항값이 최소화된다. As shown in FIG. 3B, the source leads 121 among the lead frames 101a may be connected to each other by the connection leads 123. That is, since the source lead 121 is a region through which the same source current flows, all of the source leads 121 may be connected by the connection leads 123. In this way, the source lead 121 has a minimum resistance value.

도 3c에 도시된 바와 같이, 리드프레임(101b) 중에서 소스 리드(121) 및 연결 리드(123)에는 일체의 긴 요홈(122a)이 형성될 수도 있다. 즉, 소스 리드(121) 및 연결 리드(123)를 따라서 일체의 직사각형 요홈(122a)이 형성될 수 있다. 이와 같이 하여, 직사각형 요홈(122a)에 도전성 접착제가 채워짐으로써 도전성 접착제의 접착 면적이 커지고, 이에 따라 클립(140)의 접착력도 향상된다. 물론, 도전성 접착제의 흘러 내림 현상도 방지된다. As shown in FIG. 3C, an integral long groove 122a may be formed in the source lead 121 and the connection lead 123 of the lead frame 101b. That is, an integral rectangular groove 122a may be formed along the source lead 121 and the connection lead 123. In this way, the conductive adhesive is filled in the rectangular grooves 122a to increase the adhesive area of the conductive adhesive, thereby improving the adhesive force of the clip 140. Of course, the falling phenomenon of a conductive adhesive is also prevented.

도 4는 본 발명에 따른 반도체 패키지에서 인캡슐레이션 전의 반도체 패키지를 도시한 평면도이다. 4 is a plan view showing a semiconductor package before encapsulation in the semiconductor package according to the present invention.

도 4에 도시된 바와 같이 다이 패들(110) 위에는 반도체 다이(130)가 위치된다. 또한, 상기 반도체 다이(130)에는 본드 패드(131)와, 게이트 버스(132)가 구비된다. 물론, 이 밖에도 각종 반도체 영역, 배선 패턴 및 절연층 등이 구비되지만, 이는 본 발명의 핵심이 아니므로 더 이상의 설명은 생략한다. As shown in FIG. 4, the semiconductor die 130 is positioned on the die paddle 110. In addition, the semiconductor die 130 includes a bond pad 131 and a gate bus 132. Of course, various semiconductor regions, wiring patterns, insulating layers, etc. are provided, but this is not the core of the present invention, and further description thereof will be omitted.

더불어, 클립(140)은 반도체 다이(130)와 소스 리드(121)를 전기적으로 연결한다. 상기 클립(140)에는 다수의 리드(120)와 리드(120) 사이의 영역에 위치되거나 끼워지는 돌출 영역(이하, 제5영역(145)으로 칭하며, 이는 아래에서 다시 상세히 설명함)이 더 형성되어 있다. 이러한 제5영역(145)은 클립(140)의 본딩 공정시, 클립(140)이 움직이지 않도록 한다. 즉, 클립(140)의 본딩은 솔더와 같은 도전성 접착제를 이용하는데, 이러한 도전성 접착제는 본딩 공정시 액체와 같이 점도가 낮은 상태가 된다. 따라서 그 위의 클립(140)이 쉽게 이동할 수 있는데, 상기와 같이 클립(140)의 제5영역(145)이 리드(120)와 리드(120) 사이의 영역에 마치 결합된 형태를 하면, 클립(140)이 전혀 움직이지 않게 된다. 따라서 이미 설정된 클립(140)의 얼라인먼트가 본딩 공정중에도 정확히 유지된다.In addition, the clip 140 electrically connects the semiconductor die 130 and the source lead 121. The clip 140 is further formed with a protruding region (hereinafter referred to as a fifth region 145, which will be described later in detail) that is positioned or fitted in an area between the plurality of leads 120 and the leads 120. It is. The fifth region 145 prevents the clip 140 from moving during the bonding process of the clip 140. That is, the bonding of the clip 140 uses a conductive adhesive such as solder, and the conductive adhesive is in a state of low viscosity such as liquid in the bonding process. Therefore, the clip 140 thereon can be easily moved. If the fifth region 145 of the clip 140 is coupled to the region between the lead 120 and the lead 120 as described above, the clip 140 will not move at all. Therefore, the alignment of the clip 140 already set is correctly maintained even during the bonding process.

또한, 클립(140)에는 다수의 원형 관통홀(147)이 형성되어, 클립(140)의 열팽창 또는 열수축에 따른 응력을 완화시킬 수 있도록 되어 있다.In addition, a plurality of circular through holes 147 are formed in the clip 140 to relieve stress due to thermal expansion or thermal contraction of the clip 140.

더불어, 클립(140)에는 상기 반도체 다이(130)의 게이트 버스(132)와 대응되는 위치에 대략 직사각형 또는 타원형 관통홀(146)이 형성되어 있다. 따라서 작업자는 상기 직사각형 관통홀(146)을 통하여 반도체 다이(130)의 게이트 버스(132)를 시각적으로 관찰할 수 있도록 되어 있다. 실질적으로, 이러한 게이트 버스(132)는 도전성 접착제에 의해 상기 클립(140)과 전기적으로 쇼트되면 안된다. 따라서 작업자는 상기 직사각형 관통홀(146)을 통하여 게이트 버스(132)가 도전성 접착제와 쇼트되었는지 아닌지를 쉽게 관찰할 수 있다. In addition, a substantially rectangular or elliptical through hole 146 is formed in the clip 140 at a position corresponding to the gate bus 132 of the semiconductor die 130. Accordingly, the operator can visually observe the gate bus 132 of the semiconductor die 130 through the rectangular through hole 146. In practice, this gate bus 132 should not be electrically shorted with the clip 140 by a conductive adhesive. Thus, the operator can easily observe whether or not the gate bus 132 is shorted with the conductive adhesive through the rectangular through hole 146.

한편, 상기 반도체 다이(130)의 본드 패드(131)는 도전성 와이어(150)에 의 해 게이트 리드(124)에 전기적으로 접속되어 있다. On the other hand, the bond pad 131 of the semiconductor die 130 is electrically connected to the gate lead 124 by the conductive wire 150.

도 5a 내지 도 5e는 본 발명에 따른 반도체 패키지에서 이용 가능한 클립을 도시한 평면도이다. 5A through 5E are plan views illustrating clips usable in a semiconductor package according to the present invention.

도 5a에 도시된 바와 같이, 본 발명의 한 클립(140a)은 제1영역(141), 제2영역(142), 제3영역(143), 제4영역(144) 및 제5영역(145)을 포함한다. As shown in FIG. 5A, one clip 140a of the present invention includes a first region 141, a second region 142, a third region 143, a fourth region 144, and a fifth region 145. ).

상기 제1영역(141)은 반도체 다이(130)에 도전성 접착제를 통하여 접속되는 영역이다. 이러한 제1영역(141)은 상기 반도체 다이(130)에 용이하게 접속되도록 대략 평평하게 형성되어 있다. The first region 141 is a region connected to the semiconductor die 130 through a conductive adhesive. The first region 141 is formed to be substantially flat so as to be easily connected to the semiconductor die 130.

상기 제2영역(142)은 제1영역(141)으로부터 상부로 경사진 동시에 소정 길이 연장되어 형성되어 있다. The second region 142 is formed to be inclined upward from the first region 141 and to extend a predetermined length.

상기 제3영역(143)은 상기 제2영역(142)으로부터 연장되어 형성되어 있다. 이러한 제3영역(143)은 대략 평평하게 형성되어 있다. 여기서, 상기 제1영역(141), 제2영역(142) 및 제3영역(143)에 걸치어서는 대략 직사각형 또는 타원형의 관통홀(146)이 형성되어 있다. 이러한 관통홀(146)은 상술한 바와 같이 반도체 다이(130)의 게이트 버스(132)를 관찰하기 위해 형성된 것이다. 또한, 상기 제3영역(143)에는 다수의 원형 관통홀(147)이 형성되어 있다. 이러한 관통홀(147)은 상술한 바와 같이 열팽창 및 열수축에 따른 응력을 완화하기 위해 형성된 것이다. The third region 143 extends from the second region 142. The third region 143 is formed substantially flat. In this case, a substantially rectangular or elliptical through hole 146 is formed over the first region 141, the second region 142, and the third region 143. As described above, the through hole 146 is formed to observe the gate bus 132 of the semiconductor die 130. In addition, a plurality of circular through holes 147 are formed in the third region 143. As described above, the through hole 147 is formed to relieve stress due to thermal expansion and thermal contraction.

상기 제4영역(144)은 상기 제3영역(143)으로부터 하부로 경사진 동시에 소정 길이 연장되어 있다. 이러한 제4영역(144)은 상기 리드(120)에 도전성 접착제에 의 해 전기적으로 접속된다. 즉, 상기 제4영역(144)은 리드(120) 중에서도 소스 리드(121) 위에 안착되고, 도전성 접착제에 의해 상기 소스 리드(121)에 전기적으로 접속된다. 더불어, 상기 제4영역(144)은 상기 소스 리드(121)에 형성된 요홈(122) 근처에 위치하게 된다. 따라서 상기 요홈(122)에 의해 접착 면적이 확장된 도전성 접착제와 접착되므로, 상기 소스 리드(121)에 더욱 강하게 접착된다. The fourth region 144 is inclined downward from the third region 143 and extends a predetermined length. The fourth region 144 is electrically connected to the lead 120 by a conductive adhesive. That is, the fourth region 144 is seated on the source lead 121 among the leads 120, and is electrically connected to the source lead 121 by a conductive adhesive. In addition, the fourth region 144 is positioned near the recess 122 formed in the source lead 121. Therefore, since the adhesive area is adhered to the conductive adhesive extended by the groove 122, it is more strongly adhered to the source lead 121.

상기 제5영역(145)은 상기 제4영역(144)으로부터 대략 돌기 형태로 돌출된 형태를 한다. 이러한 제5영역(145)은 대략 평평하게 형성되어 있다. 또한, 상기 제5영역(145)은 소스 리드(121)와 소스 리드(121) 사이에 대략 끼워지거나 또는 안착된 형태를 함으로써, 클립의 본딩 공정중 클립이 움직이지 않도록 한다. The fifth region 145 protrudes from the fourth region 144 in the form of a protrusion. The fifth region 145 is formed to be substantially flat. In addition, the fifth region 145 is substantially sandwiched or seated between the source lead 121 and the source lead 121 to prevent the clip from moving during the bonding process of the clip.

도 5b에 도시된 바와 같이, 본 발명의 다른 클립(140b)은 상술한 클립(140a)과 거의 동일하다. 다만, 제1영역(141), 제2영역(142) 및 제3영역(143)에 걸치어 다수의 직사각형 관통홀(146)이 형성되어 있다. 따라서 상기 클립(140b)은 다수의 게이트 버스(132)가 형성된 반도체 다이(130)에 적용할 수 있다. As shown in Fig. 5B, the other clip 140b of the present invention is almost identical to the clip 140a described above. However, a plurality of rectangular through holes 146 are formed over the first region 141, the second region 142, and the third region 143. Therefore, the clip 140b may be applied to the semiconductor die 130 in which the plurality of gate buses 132 are formed.

도 5c에 도시된 바와 같이, 본 발명의 다른 클립(140c)은 상술한 클립(140a)과 거의 동일하다. 다만, 제1영역(141), 제2영역(142) 및 제3영역(143) 중에서 반도체 다이(130)의 게이트 버스(132)와 대응되는 영역에 직사각형 관통홀(146) 뿐만 아니라 절개부(148)도 형성될 수 있다. As shown in Fig. 5C, the other clip 140c of the present invention is almost identical to the clip 140a described above. However, not only the rectangular through hole 146 but also the cutout portion may be formed in a region corresponding to the gate bus 132 of the semiconductor die 130 among the first region 141, the second region 142, and the third region 143. 148 may also be formed.

도 5d에 도시된 바와 같이, 본 발명의 다른 클립(140d)은 상술한 클립(140a)과 거의 동일하다. 다만, 제1영역(141), 제2영역(142) 및 제3영역(143) 중에서 반도체 다이(130)의 게이트 버스(132)와 대응되는 영역에 직사각형 관통홀(146) 뿐만 아니라 다수의 절개부(148)도 형성될 수 있다. As shown in Fig. 5D, the other clip 140d of the present invention is almost identical to the clip 140a described above. However, not only a rectangular through hole 146 but also a plurality of cutouts are formed in a region of the first region 141, the second region 142, and the third region 143 corresponding to the gate bus 132 of the semiconductor die 130. A portion 148 may also be formed.

도 5e에 도시된 바와 같이, 본 발명의 다른 클립(140)은 상술한 클립(140a)과 거의 동일하다. 다만, 제1영역(141)에는 일측으로 더 연장된 연장부(149)가 더 형성될 수 있다. 따라서 상기 클립(140)은 다양한 크기의 반도체 다이에 적용할 수 있다. As shown in FIG. 5E, the other clip 140 of the present invention is almost identical to the clip 140a described above. However, an extension part 149 further extending to one side may be further formed in the first region 141. Accordingly, the clip 140 may be applied to semiconductor dies of various sizes.

도 6은 본 발명에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다. 6 is a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention.

도 6에 도시된 바와 같이 본 발명에 따른 반도체 패키지(100)의 제조 방법은 리드 프레임, 반도체 다이 및 클립 준비 단계(S1), 반도체 다이 본딩 단계(S2), 클립 본딩 단계(S3) 및 인캡슐레이션 단계(S4)를 포함한다. As shown in FIG. 6, the method for manufacturing a semiconductor package 100 according to the present invention includes a lead frame, a semiconductor die and a clip preparing step S1, a semiconductor die bonding step S2, a clip bonding step S3, and an encapsulation. It includes a migration step (S4).

도 7a 내지 도 7d는 본 발명에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다. 7A to 7D are sequential cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention.

상기 단계(S1)에서는 도 7a에 도시된 바와 같이, 리드프레임(101), 반도체 다이(130) 및 클립(140)을 각각 준비한다. 여기서, 상기 리드프레임(101)은 드레인 리드(111)를 갖는 다이 패들(110), 소스 리드(121)와 게이트 리드(124)로 이루어진 리드(120)를 총칭하는 용어이다. 또한, 상기 반도체 다이(130)는 통상의 FET, IGBT 일 수 있다. 또한, 상기 클립(140)은 제1영역(141) 내지 제5영역(145)으로 이루어진 것일 수 있다. In the step S1, as shown in FIG. 7A, the lead frame 101, the semiconductor die 130, and the clip 140 are prepared. In this case, the lead frame 101 is a general term for a lead paddle 110 including a die paddle 110 having a drain lead 111, a source lead 121, and a gate lead 124. In addition, the semiconductor die 130 may be a conventional FET or IGBT. In addition, the clip 140 may include a first region 141 to a fifth region 145.

상기 단계(S2)에서는 도 7b에 도시된 바와 같이, 반도체 다이(130)를 도전성 접착제(133)를 이용하여 상기 다이 패들(110)에 전기적으로 접속한다. 여기서, 상기 도전성 접착제(133)는 솔더 와이어, 솔더 및 에폭시 페이스트(epoxy paste) 등일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 도전성 접착제(133)는 상기 반도체 다이(130)의 저면에 미리 형성된 채로 제공될 수 있다. In the step S2, as shown in FIG. 7B, the semiconductor die 130 is electrically connected to the die paddle 110 using the conductive adhesive 133. Here, the conductive adhesive 133 may be a solder wire, a solder and an epoxy paste, but the material is not limited thereto. In addition, the conductive adhesive 133 may be provided on the bottom surface of the semiconductor die 130.

상기 단계(S3)에서는 도 7c에 도시된 바와 같이, 클립(140)을 이용하여 리드(120)와 반도체 다이(130)를 전기적으로 접속한다. 즉, 상기 리드(120)와 상기 반도체 다이(130)에 각각 도전성 접착제(125,134)를 형성해 놓고, 그 위에 클립(140)을 위치시킨다. 상기 도전성 접착제(125,134)는 솔더일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 이어서, 상기 도전성 접착제(125,134)를 고온의 온도로 리플로우시킨 후 냉각시킨다. 그러면, 상기 도전성 접착제(125)에 의해 상기 클립(140)과 리드(120)가 단단하게 결합되고, 상기 도전성 접착제(134)에 의해 상기 클립(140)과 반도체 다이(130)가 단단하게 결합된다. In the step S3, as shown in FIG. 7C, the lead 120 and the semiconductor die 130 are electrically connected using the clip 140. That is, conductive adhesives 125 and 134 are formed on the lead 120 and the semiconductor die 130, respectively, and the clips 140 are positioned thereon. The conductive adhesives 125 and 134 may be solder, but the present invention is not limited thereto. Subsequently, the conductive adhesives 125 and 134 are reflowed to a high temperature and then cooled. Then, the clip 140 and the lead 120 are tightly coupled by the conductive adhesive 125, and the clip 140 and the semiconductor die 130 are tightly coupled by the conductive adhesive 134. .

도시된 바와 같이 리드(120) 중에서 클립(140)이 접속되는 영역의 근처에는 요홈(122)이 형성되어 있다. 따라서 도전성 접착제(125)의 접착 면적이 넓어지므로, 클립(140)과 리드(120) 사이의 접착력이 증가한다. 여기서, 상기 리드(120)는 일례로 소스 리드일 수 있다. 더불어, 게이트 리드와 반도체 다이(130)는 도전성 와이어 또는 금속 기판 등을 사용하여 상호 접속될 수 있다. As shown in the drawing, the recess 122 is formed near the region where the clip 140 is connected among the leads 120. Therefore, since the adhesive area of the conductive adhesive 125 is widened, the adhesive force between the clip 140 and the lead 120 is increased. Here, the lead 120 may be, for example, a source lead. In addition, the gate lead and the semiconductor die 130 may be interconnected using a conductive wire or a metal substrate.

상기 단계(S4)에서는 도 7d에 도시된 바와 같이, 인캡슐란트(160)에 의해 리드프레임(101), 반도체 다이(130) 및 클립(140)이 인캡슐레이션된다. 여기서, 상기 다이 패들(110) 및 이것에 연결된 드레인 리드(111)의 저면은 인캡슐란트(160)를 통해 외부로 노출된다. 또한, 상기 리드(120)의 저면도 인캡슐란트(160)를 통해 외부로 노출된다. In the step S4, as shown in FIG. 7D, the lead frame 101, the semiconductor die 130, and the clip 140 are encapsulated by the encapsulant 160. Here, the bottom of the die paddle 110 and the drain lead 111 connected thereto is exposed to the outside through the encapsulant 160. In addition, the bottom surface of the lid 120 is also exposed to the outside through the encapsulant 160.

이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시 예에 불과한 것으로서, 본 발명은 상기한 실시 예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다. What has been described above is only one embodiment for carrying out the semiconductor package and the manufacturing method according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

도 1a 내지 도 1c는 본 발명에 따른 반도체 패키지를 도시한 사시도, 평면도 및 저면도이다. 1A to 1C are a perspective view, a plan view, and a bottom view of a semiconductor package according to the present invention.

도 2a는 본 발명에 따른 반도체 패키지를 도시한 단면도이고, 도 2b 및 도 2c는 부분 확대도이다. 2A is a cross-sectional view illustrating a semiconductor package according to the present invention, and FIGS. 2B and 2C are partially enlarged views.

도 3a, 도 3b 및 도 3c는 본 발명에 따른 반도체 패키지에서 이용 가능한 리드프레임을 도시한 평면도이다. 3A, 3B, and 3C are plan views illustrating lead frames usable in a semiconductor package according to the present invention.

도 4는 본 발명에 따른 반도체 패키지에서 인캡슐레이션 전의 반도체 패키지를 도시한 평면도이다. 4 is a plan view showing a semiconductor package before encapsulation in the semiconductor package according to the present invention.

도 5a 내지 도 5e는 본 발명에 따른 반도체 패키지에서 이용 가능한 클립을 도시한 평면도이다. 5A through 5E are plan views illustrating clips usable in a semiconductor package according to the present invention.

도 6은 본 발명에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다. 6 is a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention.

도 7a 내지 도 7d는 본 발명에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다.7A to 7D are sequential cross-sectional views illustrating a method of manufacturing a semiconductor package according to the present invention.

<　도면의 주요 부분에 대한 부호의 설명 > <Description of the code for the main part of the drawing>

100; 반도체 패키지100; Semiconductor package

110; 다이 패들　　　　　　　　　　　　　　 　111; 드레인 리드110; Die paddle 111; Drain lead

112; 돌기　　　　　　　　　　　　　　　　　　　　　120; 리드112; Projection 120; lead

121; 소스 리드　　　　　　　　　　　　　　 　122; 요홈121; Source lead # 122; Groove

123; 연결 리드　　　　　　　　　　　　　 　　124; 게이트 리드123; Connection lead 124; Gate reed

130; 반도체 다이　　　　　　　　　　　　 　131; 본드 패드130; Semiconductor die # 131; Bond pad

132; 게이트 버스　　　　　　　　　　　 　　140; 클립132; Gate bus # 140; Clip

141; 제1영역　　　　　　　　　　　　　　　　　　142; 제2영역141; First region # 142; Second area

143; 제3영역　　　　　　　　　　　　　　　　　　144; 제4영역143; Third region # 144; Fourth area

145; 제5영역　　　　　　　　　　　　　　　　　　146; 직사각 또는 타원형 관통홀145; Fifth area # 146; Rectangular or Oval Through Hole

147; 원형 관통홀　　　　　　　　　　　　　 148; 절개부147; Circular through hole 148; Incision

149; 연장부　　　　　　　　　　　　　　　　　　　150; 도전성 와이어149; Extension # 150; Conductive wire

160; 인캡슐란트　　　　　　　　　　　　　 　133, 134, 125; 도전성 접착제160; Encapsulant 133, 134, 125; Conductive adhesive

Claims (11)

다이 패들; Die paddles; 상기 다이 패들의 일측에 나란하게 배열된 다수의 리드; A plurality of leads arranged side by side on one side of the die paddle; 상기 다이 패들에 전기적으로 접속된 반도체 다이; A semiconductor die electrically connected to the die paddle; 상기 다수의 리드와 상기 반도체 다이를 전기적으로 접속하는 클립; 및, 상기 다이 패들, 상기 다수의 리드, 상기 반도체 다이 및 상기 클립을 인캡슐레이션하되, 상기 리드 및 상기 다이 패들의 저면은 외부로 노출되도록 하는 인캡슐란트를 포함하고, A clip electrically connecting the plurality of leads to the semiconductor die; And an encapsulant for encapsulating the die paddle, the plurality of leads, the semiconductor die, and the clip, the bottom of the lead and the die paddle being exposed to the outside, 상기 리드에는 적어도 하나의 요홈이 형성되고, 상기 요홈 및 그 외주연에는 도전성 접착제가 개재되어 상기 클립을 상기 리드에 고정함을 특징으로 하는 반도체 패키지. At least one groove is formed in the lead, and a conductive adhesive is interposed between the groove and the outer circumference thereof to fix the clip to the lead. 제 1 항에 있어서, The method of claim 1, 상기 요홈은 평면에서의 모양이 원형 또는 사각형인 것을 특징으로 하는 반도체 패키지. The recess is a semiconductor package, characterized in that the shape in the plane of a circular or square. 제 1 항에 있어서, The method of claim 1, 상기 리드는 상기 클립에 전기적으로 연결되는 다수의 소스 리드와, 상기 반도체 다이에 도전성 와이어 또는 금속 기판에 의해 연결되는 게이트 리드로 이루어 진 것을 특징으로 하는 반도체 패키지. And the leads are formed of a plurality of source leads electrically connected to the clips and gate leads connected to the semiconductor die by conductive wires or metal substrates. 제 3 항에 있어서, The method of claim 3, wherein 상기 소스 리드는 연결 리드에 의해 서로 연결된 것을 특징으로 하는 반도체 패키지. And the source leads are connected to each other by connection leads. 제 1 항에 있어서, The method of claim 1, 상기 다이 패들에는 상기 리드와 반대 방향에 다수의 드레인 리드가 더 형성된 것을 특징으로 하는 반도체 패키지. The die paddle is characterized in that a plurality of drain leads are further formed in the opposite direction to the lead. 제 1 항에 있어서, The method of claim 1, 상기 다이 패들에는 둘레에 상기 인캡슐란트와의 접착 면적 증가를 위한 다수의 돌기가 더 형성된 것을 특징으로 하는 반도체 패키지. The die paddle is a semiconductor package, characterized in that a plurality of projections further formed on the periphery for increasing the adhesion area with the encapsulant. 제 1 항에 있어서, The method of claim 1, 상기 클립은 The clip is 상기 반도체 다이에 전기적으로 접속되는 제1영역과, A first region electrically connected to the semiconductor die; 상기 제1영역으로부터 상부로 경사지게 형성된 제2영역과, A second region inclined upwardly from the first region, 상기 제2영역으로부터 평평하게 형성된 제3영역과, A third region formed flat from the second region, 상기 제3영역으로부터 하부로 경사지게 형성되고, 끝단이 상기 리드에 전기 적으로 접속되는 제4영역과, A fourth region inclined downwardly from the third region, the end of which is electrically connected to the lead; 상기 제4영역으로부터 돌기 형태로 평행하게 돌출되어 상기 다수의 리드와 리드 사이에 위치하는 제5영역을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지. And a fifth region protruding in parallel from the fourth region in a protrusion shape and positioned between the plurality of leads and the leads. 제 1 항에 있어서, The method of claim 1, 상기 클립은 상기 반도체 다이에 형성된 게이트 버스를 시각적으로 관찰할 수 있도록, 상기 게이트 버스와 대응되는 영역에 적어도 하나의 관통홀이 형성된 것을 특징으로 하는 반도체 패키지. The clip is a semiconductor package, characterized in that at least one through-hole is formed in the region corresponding to the gate bus so that the gate bus formed on the semiconductor die can be visually observed. 제 1 항에 있어서, The method of claim 1, 상기 클립은 상기 반도체 다이와 상기 리드 사이의 대응 영역에 응력 완화용 관통홀이 형성된 것을 특징으로 하는 반도체 패키지. The clip is a semiconductor package, characterized in that the through hole for stress relief is formed in the corresponding region between the semiconductor die and the lead. 다이 패들과 다수의 리드를 갖는 리드프레임, 반도체 다이 및 클립을 준비하는 단계; Preparing a leadframe, a semiconductor die, and a clip having a die paddle and a plurality of leads; 상기 리드프레임의 다이 패들에 반도체 다이를 전기적으로 접속하는 단계; Electrically connecting a semiconductor die to a die paddle of the leadframe; 상기 리드프레임의 리드와 상기 반도체 다이를 상기 클립을 이용하여 전기적으로 접속하는 단계; 및, Electrically connecting a lead of the lead frame and the semiconductor die with the clip; And, 상기 리드프레임, 반도체 다이 및 클립을 인캡슐란트로 인캡슐레이션하는 단계를 포함하고,Encapsulating the leadframe, the semiconductor die, and the clip with encapsulant, 상기 클립은The clip is 상기 반도체 다이에 전기적으로 접속되는 제1영역과, A first region electrically connected to the semiconductor die; 상기 제1영역으로부터 상부로 경사지게 형성된 제2영역과, A second region inclined upwardly from the first region, 상기 제2영역으로부터 평평하게 형성된 제3영역과, A third region formed flat from the second region, 상기 제3영역으로부터 하부로 경사지게 형성되고, 끝단이 상기 리드에 전기적으로 접속되는 제4영역과, A fourth region inclined downward from the third region, the end of which is electrically connected to the lead; 상기 제4영역으로부터 돌기 형태로 평행하게 돌출되어 상기 다수의 리드와 리드 사이에 위치하는 제5영역을 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.And a fifth region protruding in parallel from the fourth region in the form of a protrusion and positioned between the plurality of leads and the leads. 삭제delete
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