KR101011860B1

KR101011860B1 - Semiconductor package

Info

Publication number: KR101011860B1
Application number: KR1020080042237A
Authority: KR
Inventors: 박성수; 이기욱; 진정기
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 2008-05-07
Filing date: 2008-05-07
Publication date: 2011-01-31
Also published as: KR20090116352A

Abstract

본 발명은 반도체 패키지에 관한 것으로, 해결하고자 하는 기술적 과제는 재배선층과 대응되는 영역에 보호막을 저가의 물질로 형성하여, 공정비용을 줄이는 데 있다.The present invention relates to a semiconductor package, and a technical problem to be solved is to form a protective film of a low-cost material in a region corresponding to the redistribution layer, thereby reducing the process cost.

이를 위해 본 발명은 적어도 하나의 본드 패드가 형성된 반도체 다이와, 본드 패드에 일단이 전기적으로 연결되고, 타단이 반도체 다이의 상부로 일정길이 연장되며 적어도 하나의 랜드를 구비하는 재배선층과, 재배선층과 대응되는 영역에 형성되며, 재배선층의 랜드를 상부로 노출시키는 보호막, 및 보호막의 상부로 노출된 랜드에 전기적으로 연결되는 솔더볼을 포함하는 반도체 패키지를 개시한다.To this end, the present invention provides a semiconductor die having at least one bond pad, a redistribution layer having one end electrically connected to the bond pad, the other end of which extends a predetermined length to the top of the semiconductor die, and having at least one land; Disclosed is a semiconductor package including a passivation layer formed in a corresponding region, the passivation layer exposing a land of a redistribution layer to an upper portion, and a solder ball electrically connected to the land exposed to an upper portion of the passivation layer.

웨이퍼 레벨 패키지, 재배선층, 보호막, 패시베이션, 공정 Wafer-Level Packages, Redistribution Layers, Passivation, Passivation, Process

Description

Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로서, 보다 자세하게는 재배선층과 대응되는 영역에 저가의 물질로 보호막을 형성하여, 공정비용을 줄일 수 있는 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which a protective film is formed of an inexpensive material in a region corresponding to a redistribution layer, thereby reducing processing costs.

일반적으로, 전자 산업 분야에 있어서 기술 개발의 주요 추세 중의 하나는 소자의 크기를 축소하는 것이다. 반도체 패키지 분야에 있어서도, 그 크기를 반도체 다이 수준으로 축소하는 것이 주요 관심사 중의 하나인데, 특히 최근에는 재배선층(Re??Distribution Layer) 및 유비엠(Under Bump Metallurgy) 기술을 이용하여 웨이퍼 상태에서 반도체 패키지를 완성하기도 한다. In general, one of the major trends in technology development in the electronics industry is to reduce the size of devices. In the field of semiconductor packaging, one of the main concerns is to reduce the size to the level of semiconductor die, especially in the state of semiconductors in the state of wafers using redistribution layer and under bump metallurgy technologies. You may also complete a package.

여기서, 상기 재배선층 기술은 반도체 다이에 형성된 다수의 본드 패드로부터 다른 위치의 보다 큰 패드로 배선을 유도하는 것을 말하고, 상기 유비엠기술은 큰 패드 위에 솔더볼이 잘 용착되도록 하는 합금을 말한다. 이와 같은 재배선층 및 유비엠 기술에 의해 웨이퍼 상태에서 만들어진 패키지를 웨이퍼레벨 패키지(Wafer Level Package)라고 한다.Here, the redistribution layer technology refers to inducing wiring from a plurality of bond pads formed in a semiconductor die to a larger pad at another position, and the UMB technology refers to an alloy that allows solder balls to be well deposited on the large pad. The package made in the wafer state by such a redistribution layer and UMB technology is called a wafer level package.

이러한, 웨이퍼레벨 패키지의 경우에는 공정 중에 보호막을 형성하여 재배선 층과 솔더볼이 단락되는 것을 방지할 수 있다. 이와 같은 보호막은 각각의 재배선층을 사용하여 금속층을 재배열 할 경우 및 솔더볼이 형성될 때 각각의 층을 전기적으로 보호하기 위해서 웨이퍼에 전체적으로 형성된다. 그러나 보호막 형성 공정은 일반적인 웨이퍼 레벨 패키지의 전체 공정비용에서 30%이상을 사용하는 고가의 공정이다. 상기 보호막은 폴리이미드(Polyimide)와 BCB(Benzo Cyclo Butene)와 같은 고가의 폴리머 물질을 보편적으로 사용하여 웨이퍼 레벨 패키지의 재료비용이 상승한다. 그리고 웨이퍼 레벨 패키지의 재배선층 및 솔더볼을 전기적으로 보호하기 위해 형성된 다수의 보호막을 형성함으로써 공정비용이 상승한다. In the case of the wafer-level package, a protective film may be formed during the process to prevent the redistribution layer and the solder ball from shorting. Such a protective film is formed on the wafer as a whole to electrically protect each layer when the metal layers are rearranged using the respective redistribution layers and when the solder balls are formed. However, the protective film forming process is an expensive process using more than 30% of the overall process cost of a typical wafer level package. The protective film commonly uses expensive polymer materials such as polyimide and benzocyclobutene (BCB) to increase the material cost of the wafer level package. In addition, the process cost increases by forming a plurality of protective films formed to electrically protect the redistribution layer and the solder ball of the wafer level package.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 재배선층과 대응되는 영역에 저가의 물질로 보호막을 형성하여, 공정비용을 줄일 수 있는 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor package that can reduce the process cost by forming a protective film of a low-cost material in a region corresponding to the redistribution layer.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 적어도 하나의 본드 패드가 형성된 반도체 다이와, 상기 본드 패드에 일단이 전기적으로 연결되고, 타단이 상기 반도체 다이의 상부로 일정길이 연장되며 적어도 하나의 랜드를 구비하는 재배선층과, 상기 재배선층과 대응되는 영역에 형성되며, 상기 재배선층의 랜드를 상부로 노출시키는 보호막 및 상기 보호막의 상부로 노출된 상기 랜드에 전기적으로 연결되는 솔더볼을 포함하여 이루어질 수 있다.In order to achieve the above object, a semiconductor package according to the present invention includes a semiconductor die in which at least one bond pad is formed, one end of which is electrically connected to the bond pad, and the other end of which extends a predetermined length to an upper portion of the semiconductor die. A redistribution layer having a land, a redistribution layer formed in a region corresponding to the redistribution layer, and a solder film that exposes the land of the redistribution layer to an upper portion and a solder ball electrically connected to the land exposed to the upper portion of the protective layer. Can be.

상기 보호막은 상기 랜드를 상부로 노출시키며, 상기 재배선층의 상부와 측부를 덮도록 형성될 수 있다.The passivation layer may be formed to expose the land to the top and to cover the upper and side portions of the redistribution layer.

상기 반도체 다이와 상기 재배선층 사이에 개재되며, 상기 반도체 다이의 본드 패드를 상부로 노출시키는 절연층을 더 포함할 수 있다.The semiconductor device may further include an insulating layer interposed between the semiconductor die and the redistribution layer to expose the bond pad of the semiconductor die.

상기 재배선층의 일단은 상기 절연층의 상부로 노출된 상기 본드패드에 전기적으로 연결되고, 타단은 상기 절연층의 표면으로 연장될 수 있다.One end of the redistribution layer may be electrically connected to the bond pad exposed to the upper portion of the insulating layer, and the other end may extend to the surface of the insulating layer.

상기 재배선층의 랜드는 상기 절연층의 상부에 형성될 수 있다.Lands of the redistribution layer may be formed on the insulating layer.

상기 보호막은 상기 재배선층이 형성된 영역에 형성되어 상기 절연층을 상부 로 노출시킬 수 있다.The passivation layer may be formed in an area in which the redistribution layer is formed to expose the insulating layer upward.

상기 반도체 다이는 상기 본드 패드가 노출되도록 상기 본드 패드의 외주연에 형성된 초기 보호막을 더 포함할 수 있다.The semiconductor die may further include an initial passivation layer formed on an outer circumference of the bond pad to expose the bond pad.

상기 절연층은 상기 반도체 다이의 초기 보호막과 상기 재배선층 사이에 개재되며, 상기 초기 보호막을 덮도록 형성될 수 있다.The insulating layer may be interposed between the initial passivation layer of the semiconductor die and the redistribution layer and may be formed to cover the initial passivation layer.

상기 보호막은 알루미늄, 티타늄, 티타늄텅스텐, 에폭시 및 솔더와 친화성이 없는 물질로 이루어질 수 있다.The protective film may be made of aluminum, titanium, titanium tungsten, epoxy and a material that is not compatible with solder.

상술한 바와 같이, 본 발명에 의한 반도체 패키지는 본드 패드와 솔더볼을 전기적으로 연결하는 재배선층을 외부환경으로부터 보호하기 위한 보호막을 반도체 다이 상부 전체에 형성하지 않고, 재배선층과 대응되는 영역에만 형성하여 반도체 패키지 제조공정에서 발생되는 공정비용을 절감할 수 있게 된다.As described above, the semiconductor package according to the present invention does not form a protective film for protecting the redistribution layer electrically connecting the bond pad and the solder ball from the external environment, but only in a region corresponding to the redistribution layer. The process cost incurred in the semiconductor package manufacturing process can be reduced.

또한 상기와 같이 하여 본 발명에 의한 반도체 패키지는 본드 패드와 솔더볼을 전기적으로 연결하는 재배선층을 외부환경으로부터 보호하기 위한 보호막을 솔더와 친화성이 없는 저가 금속 또는 저가의 폴리머를 사용하여 패키지 제조공정에서 발생되는 재료비를 절감할 수 있게 된다.In addition, the semiconductor package according to the present invention as described above is a package manufacturing process using a low-cost metal or low-cost polymer that does not have affinity with solder as a protective film for protecting the redistribution layer electrically connecting the bond pad and the solder ball from the external environment. It is possible to reduce the material cost generated from.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하 게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals. In addition, when a part is electrically coupled to another part, this includes not only a case in which the part is directly connected, but also a case in which another part is connected in between.

도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.Referring to FIG. 1, a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention is illustrated.

도 1에서 도시된 바와 같이 반도체 패키지(100)는 반도체 다이(110), 절연층(120), 재배선층(130), 보호막(140) 및 솔더볼(150)을 포함 한다.As shown in FIG. 1, the semiconductor package 100 includes a semiconductor die 110, an insulating layer 120, a redistribution layer 130, a passivation layer 140, and a solder ball 150.

상기 반도체 다이(110)는 상부에 적어도 하나의 본드 패드(111)가 형성되어 있다. 도면에서 상기 본드 패드(111)는 한 개를 도시하였으나, 한변 또는 다수의 변에 인접하여 다수의 열 또는 행으로 배열될 수 있다. 그리고 상기 본드 패드(111)의 외주연에는 초기 보호막(112)이 형성될 수 있다. 이러한 초기 보호막(112)은 상기 본드 패드를 노출시키고, 상기 반도체 다이(110)의 상부를 덮도록 형성되어, 반도체 다이(110)의 내측에 형성된 액티브 영역(미도시)을 외부 환경으로부터 보호한다. 상기 초기 보호막(112)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니 다.At least one bond pad 111 is formed on the semiconductor die 110. Although one bond pad 111 is illustrated in the drawing, the bond pads 111 may be arranged in a plurality of columns or rows adjacent to one side or a plurality of sides. An initial passivation layer 112 may be formed on the outer circumference of the bond pad 111. The initial protective layer 112 exposes the bond pads and covers the upper portion of the semiconductor die 110 to protect an active region (not shown) formed inside the semiconductor die 110 from an external environment. The initial protective film 112 may be any one selected from conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), oxide film, nitride film and equivalents thereof, but the material It is not intended to be limiting.

상기 절연층(120)은 상기 반도체 다이(110)의 상부에서 상기 본드 패드(111)의 외주연에 형성된 초기 보호막(112)을 덮도록 형성된다. 즉, 상기 절연층(120)은 상기 반도체 다이(110)의 상부에서 상기 초기 보호막(112)과 대응되는 영역에 형성되며, 상기 본드 패드(111)는 외부로 노출되어 재배선층(130)과 전기적으로 연결된다. 상기 절연층(120)은 에폭시(epoxy), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The insulating layer 120 is formed to cover the initial passivation layer 112 formed on the outer periphery of the bond pad 111 on the semiconductor die 110. That is, the insulating layer 120 is formed in a region corresponding to the initial passivation layer 112 on the semiconductor die 110, and the bond pad 111 is exposed to the outside to electrically connect with the redistribution layer 130. Is connected. The insulating layer 120 may be formed of any one selected from epoxy, oxide, nitride, and the like, but the material is not limited thereto.

상기 재배선층(130)은 일단(131)이 상기 반도체 다이(110)의 본드 패드(111)에 접속되고, 타단(132)은 반도체 다이(110)의 중심부로 상기 절연층(120)의 표면에 일정 길이 연장되어 상기 솔더볼(150)과 전기적으로 연결된다. 상기 재배선층(120)의 타단(132)에는 상기 솔더볼(150)과 전기적으로 연결될 랜드(132a)가 형성된다. 즉, 상기 재배선층(120)의 랜드(132a)는 상기 절연층(120)의 상부에 형성된다. 상기 재배선층(130)은 솔더 접착층으로서 구리(Cu), 니켈(Ni), 팔라듐(Pd) 및 그 합금 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.One end 131 of the redistribution layer 130 is connected to the bond pad 111 of the semiconductor die 110, and the other end 132 is formed at the center of the semiconductor die 110 on the surface of the insulating layer 120. It extends a predetermined length and is electrically connected to the solder ball 150. The other end 132 of the redistribution layer 120 is formed with a land 132a to be electrically connected to the solder ball 150. That is, the land 132a of the redistribution layer 120 is formed on the insulating layer 120. The redistribution layer 130 may be copper (Cu), nickel (Ni), palladium (Pd), or an alloy thereof as the solder adhesive layer, but the metal material is not limited thereto.

상기 보호막(140)은 상기 재배선층(130)과 대응되는 영역에 형성되며, 상기 재배선층(130)의 랜드(132a)를 상부로 노출 시켜 상기 솔더볼(150)과 전기적으로 연결한다. 즉, 상기 보호막(140)은 상기 재배선층(130)에서 랜드(132a)가 형성된 영역 이외의 영역의 상부와 측부를 모두 덮는다. 그러므로 상기 절연층(120)에서 상기 재배선층(130)이 형성되지 않은 영역은 상기 보호막(140)의 상부로 노출된다. 즉, 상기 보호막(140)은 상기 반도체 다이(110)의 상부 전체에 형성되지 않고, 재 배선층(130)이 형성된 영역과 대응되는 영역에 선택적으로 형성된다. 상기 보호막(140)은 상기 재배선층(130)과 대응되는 영역에 형성되므로 보호막(140)의 재료로 일반적으로 사용되는 고가의 BCB(Benzo Cyclo Butene)나 폴리이미드(Polyimide)등의 사용을 줄일 수 있으므로 제조공정 비용이 감소한다. 그리고 상기 보호막(140)은 상기 재배선층(130)과 대응되는 영역에 형성되므로 알루미늄(Al), 티타늄(Ti), 티타늄텅스텐(TiW), 솔더볼(150)과 친화성이 없는 저가 금속 또는 에폭시(epoxy)등의 저가의 폴리머로 이루어질 수 있다. 그러므로 상기 반도체 패키지(100)는 상기 보호막(140)이 형성할 때 발생되는 공정비용을 절감할 수 있다. The passivation layer 140 is formed in an area corresponding to the redistribution layer 130 and is electrically connected to the solder ball 150 by exposing the land 132a of the redistribution layer 130 to an upper portion. That is, the passivation layer 140 covers both the upper side and the side portion of the redistribution layer 130 except for the region where the land 132a is formed. Therefore, the region where the redistribution layer 130 is not formed in the insulating layer 120 is exposed to the upper portion of the passivation layer 140. That is, the passivation layer 140 is not formed on the entire upper portion of the semiconductor die 110, but is selectively formed in a region corresponding to the region where the rewiring layer 130 is formed. Since the passivation layer 140 is formed in a region corresponding to the redistribution layer 130, it is possible to reduce the use of expensive BCB (Benzo Cyclo Butene) or polyimide (Polyimide) commonly used as a material of the passivation layer 140. Therefore, manufacturing process costs are reduced. In addition, since the passivation layer 140 is formed in a region corresponding to the redistribution layer 130, a low-cost metal or epoxy having no affinity with aluminum (Al), titanium (Ti), titanium tungsten (TiW), and solder balls 150 ( low cost polymers such as epoxy). Therefore, the semiconductor package 100 may reduce the process cost generated when the protective layer 140 is formed.

상기 솔더볼(150)은 상기 재배선층(130)의 랜드(132a)에 용착되어 상기 재배선층(130)과 전기적으로 연결된다. 물론, 상기 반도체 다이(110)의 상부에 재배선층(130)이 배열되므로, 상기 솔더볼(150) 역시 반도체 다이(110)의 상부에 형성된다. 상기 솔더볼(150)은 접착을 용이하게 실시하기 위하여 상기 랜드(132a)에 솔더 패이스트(solder paste)를 도포한 상태에서 상기 솔더볼(150)을 부착하는 것도 가능하다. 이러한 솔더볼(150)은 주석/납(Sn/Pb) 솔더, 무연(Pb??free) 솔더 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.The solder ball 150 is welded to the land 132a of the redistribution layer 130 and electrically connected to the redistribution layer 130. Of course, since the redistribution layer 130 is arranged on the semiconductor die 110, the solder balls 150 are also formed on the semiconductor die 110. The solder ball 150 may be attached to the solder ball 150 in a state where a solder paste is applied to the land 132a in order to easily perform the adhesion. The solder ball 150 may be formed of any one selected from tin / lead (Sn / Pb) solder, lead-free (Pb ?? free) solder, and equivalents thereof, but the material is not limited thereto.

도 2를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. Referring to FIG. 2, a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 1 is shown.

도 2에 도시된 바와 같이 반도체 패키지(100)의 제조 방법은 웨이퍼 준비 단 계(S1), 절연층 형성단계(S2), 재배선층 형성 단계(S3) 보호막 형성 단계(S4) 및 솔더볼 용착 단계(S5)를 포함한다.As shown in FIG. 2, the method of manufacturing the semiconductor package 100 includes a wafer preparation step S1, an insulation layer forming step S2, a redistribution layer forming step S3, a protective film forming step S4, and a solder ball welding step (S4). S5).

도 3a 내지 도 3i를 참조하면, 도 2에 도시된 반도체 패키지의 제조방법을 도시한 단면도 및 부분 평면도가 도시되어 있다. 3A to 3I, cross-sectional views and partial plan views illustrating a method of manufacturing the semiconductor package shown in FIG. 2 are shown.

도 3a 내지 도3b에 도시된 바와 같이, 웨이퍼 준비 단계(S1)에서는 적어도 하나의 본드패드가 형성된 반도체 다이(110)가 매트릭스로 배열된 웨이퍼를 준비한다. 상기 웨이퍼에는 다수의 반도체 다이(110)가 다수의 스크라이빙 라인(101)을 경계로 형성되어 있다. 물론, 이러한 웨이퍼는 패키징 공정 완료 후 스크라이빙 라인(101)을 따라 다이아몬드 블레이드 등으로 소잉됨으로써, 낱개의 반도체 패키지(100)로 분리된다. 또한, 상기 본드 패드(111)를 제외한 나머지 영역은 모두 초기 보호막(112)이 형성되어 있다. As shown in FIGS. 3A to 3B, in the wafer preparation step S1, a wafer in which the semiconductor die 110 on which at least one bond pad is formed is arranged in a matrix is prepared. In the wafer, a plurality of semiconductor dies 110 are formed along a plurality of scribing lines 101. Of course, the wafer is sawed with a diamond blade or the like along the scribing line 101 after the packaging process is completed, and thus separated into individual semiconductor packages 100. In addition, the initial passivation layer 112 is formed in all areas except the bond pad 111.

도 3c 내지 도3d에 도시된 바와 같이, 절연층 형성단계(S2)에서는 상기 반도체 다이(110)의 상부에 일정 두께의 절연층(120)을 형성하고 상기 본드 패드(111)와 대응되는 영역에 형성된 절연층(120)을 식각하여 상기 본드 패드(111)가 외부로 노출되도록 한다. 즉, 상기 절연층(120)은 상기 초기 보호막(112)과 대응되는 영역의 상부에 형성된다. 상기 절연층(120)은 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 상기 절연층(120)에서 상기 반도체 다이(110)의 본드 패드(111)가 외부로 노출되도록 식각하는 방법은 사진 식각(photolithography) 공정 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다. As shown in FIGS. 3C to 3D, in the insulating layer forming step S2, an insulating layer 120 having a predetermined thickness is formed on the semiconductor die 110, and in an area corresponding to the bond pad 111. The formed insulating layer 120 is etched to expose the bond pads 111 to the outside. That is, the insulating layer 120 is formed on an upper portion of the region corresponding to the initial passivation layer 112. The insulating layer 120 may be formed by any one method selected from among screen printing, spraying, spin coating, and the like, but the method is not limited thereto. The method of etching the bond pad 111 of the semiconductor die 110 to the outside in the insulating layer 120 may be formed by any one method selected from a photolithography process and an equivalent method. However, the method is not limited thereto.

도 3e 내지 도3f에 도시된 바와 같이, 재배선층 형성 단계(S3)에서는 상기 반도체 다이(110)의 본드 패드(111)에 전기적으로 연결되도록 재배선층(130)을 형성한다. 이때, 재배선층(130)은 실질적으로 상기 본드 패드(111)에 전기적으로 연결된 동시에, 상기 절연층(120)의 표면에서 일정 길이로 연장되어 형성되도록 한다. 좀 더 구체적으로 상기 반도체 다이(110)의 본드 패드(111)에 전기적으로 접속되도록 여러층의 금속층을 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 그 등가 방법중 선택된 어느 하나를 이용하여 반도체 다이(110) 및 절연층(120)의 상부 영역 전체에 형성한다. 이후, 통상의 사진 식각(photolithography) 공정을 이용하여 일정 패턴을 갖는 재배선층(130)을 형성한다. 즉, 상기 재배선층(130)은 일단이 상기 본드 패드(111)에 전기적으로 연결된 동시에, 타단이 절연층(120)의 상부로 연장되도록 상기 재배선층(130)을 패터닝한다. As shown in FIGS. 3E to 3F, in the redistribution layer forming step S3, the redistribution layer 130 is formed to be electrically connected to the bond pad 111 of the semiconductor die 110. In this case, the redistribution layer 130 may be electrically connected to the bond pad 111 at the same time and extend to a predetermined length from the surface of the insulating layer 120. More specifically, a plurality of metal layers may be electrically connected to the bond pads 111 of the semiconductor die 110 by using any one selected from physical vapor deposition (PVD), chemical vapor deposition (CVD), and the like. It is formed in the entire upper region of the semiconductor die 110 and the insulating layer 120. Thereafter, the redistribution layer 130 having a predetermined pattern is formed by using a conventional photolithography process. That is, the redistribution layer 130 patterns the redistribution layer 130 such that one end thereof is electrically connected to the bond pad 111 and the other end thereof extends over the insulating layer 120.

도 3g 내지 도3h에 도시된 바와 같이, 보호막 형성 단계(S4)에서는 상기 재배선층(130)의 랜드(132a)와 대응되는 영역을 제외하고, 상기 재배선층(130)의 상부와 측부를 덮도록 상기 보호막(140)을 형성한다. 즉, 상기 랜드(132a)는 상기 보 호막(140)의 상부로 노출된다. 상기 보호막(140)은 알루미늄(Al), 티타늄(Ti), 티타늄 텅스텐(TiW), 솔더볼(150)과 친화성이 없는 저가 금속 또는 에폭시(epoxy)등의 저가의 폴리머로 이루어질 수 있다. 상기 보호막(140)은 프린팅 방식 또는 선택적 증착을 사용하여 선택적으로 보호막 패턴을 증착하거나, 스퍼터링(sputtering)후에 선택적으로 식각하여 보호막 패턴을 형성할 수 있으나, 본 발명에서 상기 보호막(140)의 형성 방법을 한정하는 것은 아니다. As shown in FIGS. 3G to 3H, in the protective film forming step S4, except for a region corresponding to the land 132a of the redistribution layer 130, the upper and sides of the redistribution layer 130 are covered. The protective layer 140 is formed. That is, the land 132a is exposed to the upper portion of the protective layer 140. The passivation layer 140 may be made of a low-cost polymer such as aluminum (Al), titanium (Ti), titanium tungsten (TiW), a solder metal 150, or affinity without affinity. The passivation layer 140 may selectively form a passivation layer pattern using a printing method or selective deposition, or may be selectively etched after sputtering to form a passivation layer pattern. However, in the present invention, the passivation layer pattern may be formed. It is not intended to limit.

도 3i 내지 도3j에 도시된 바와 같이, 솔더볼 용착 단계(S5)에서는 상기 재배선층(130) 중 상기 보호막(140)을 통하여 외부로 노출된 랜드(132a)에 솔더볼(150)을 용착한다. 예를 들면, 상기 노출된 랜드(132a)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(150)을 임시로 안착한다. 이후, 반도체 패키지를 대략 100 내지 300 의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(150)이 상기 랜드(132a)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 3I to 3J, in the solder ball welding step S5, the solder balls 150 are welded to the lands 132a exposed to the outside through the passivation layer 140 of the redistribution layer 130. For example, after applying a viscous volatile flux to the exposed land 132a, the solder ball 150 is temporarily seated thereon. Thereafter, the semiconductor package is inserted into and taken out of a furnace having a temperature of approximately 100 to 300, thereby allowing the solder balls 150 to be electrically and mechanically connected to the land 132a. Of course, all of the flux in the furnace is volatilized and removed.

이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package according to the present invention, and the present invention is not limited to the above-described embodiment, and the present invention deviates from the gist of the present invention. Without this, anyone skilled in the art to which the present invention pertains will have the technical spirit of the present invention to the extent that various modifications can be made.

도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 2는 도1의 반도체 패키지의 제조 방법을 도시한 순서도이다. FIG. 2 is a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 1.

도 3a 내지 도 3i는 도 4에 도시된 반도체 패키지의 제조방법을 도시한 단면도 및 부분 평면도이다. 3A to 3I are cross-sectional views and a partial plan view illustrating a method of manufacturing the semiconductor package shown in FIG. 4.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100; 반도체 패키지100; Semiconductor package

110; 반도체 다이 120; 절연층110; Semiconductor die 120; Insulation layer

130; 재배선층 140; 보호막130; Redistribution layer 140; Shield

150; 솔더볼150; Solder ball

Claims

A semiconductor die having at least one bond pad formed thereon;

A redistribution layer having one end electrically connected to the bond pad and the other end extending a predetermined length to an upper portion of the semiconductor die and having at least one land;

A protective film made of epoxy and formed in a region corresponding to the redistribution layer and exposing lands of the redistribution layer to an upper portion thereof; And

And a solder ball electrically connected to the land exposed to the upper portion of the passivation layer.

The method of claim 1,

The protective film exposes the land to the upper portion, characterized in that formed on the upper and side portions of the redistribution layer.

The method of claim 1,

And an insulating layer interposed between the semiconductor die and the redistribution layer and exposing a bond pad of the semiconductor die to an upper portion thereof.

The method of claim 3, wherein

One end of the redistribution layer is electrically connected to the bond pad exposed to the upper portion of the insulating layer, and the other end thereof extends to the surface of the insulating layer.

The method of claim 3, wherein

The land of the redistribution layer is a semiconductor package, characterized in that formed on top of the insulating layer.

The method of claim 3, wherein

The protective film is formed in a region where the redistribution layer is formed, the semiconductor package, characterized in that to expose the insulating layer.

The method of claim 3, wherein

The semiconductor die further comprises an initial protective film formed on the outer periphery of the bond pad to expose the bond pad.

The method of claim 7, wherein

And the insulating layer is interposed between the initial protective film of the semiconductor die and the redistribution layer and is formed to cover the initial protective film.

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