KR101000957B1 - Device and method of sensing frequency - Google Patents

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Abstract

본 발명은 주파수 감지 장치 및 그 방법에 관한 것이다.

입력신호의 주파수 이상을 감지하는 주파수 감지 장치는 입력 신호가 제1 레벨인 동안 제1 전류를 적분하는 제1 적분부, 제1 적분부의 제1 출력 전압과 미리 설정된 정상 주파수 범위의 상위 문턱 전압을 비교하는 제1 비교부, 제1 출력 전압과 정상 주파수 범위의 하위 문턱 전압을 비교하는 제2 비교부, 제2 비교부의 출력이 제1 레벨인 동안 제2 전류를 적분하는 제2 적분부, 제2 적분부의 제2 출력 전압과 상위 문턱 전압을 비교하는 제3 비교부 및 제1 비교부와 제3 비교부의 출력을 토대로 입력 신호가 정상 주파수 범위에 포함되는지의 여부를 판단하는 제어부를 포함한다.

이로써, 입력신호의 주파수 이상을 감지하는 주파수 감지 장치는 하드웨어 장치로 인가되는 입력 신호의 주파수 변화를 간단한 구성으로 감지하여, 하드웨어 장치의 위험 요소를 제거하고 안전성을 유지시킬 수 있다.

Figure R1020080093629

주파수, 감지, 클럭신호, 문턱 전압

The present invention relates to a frequency sensing device and a method thereof.

The frequency sensing device for detecting an abnormal frequency of the input signal includes a first integrator that integrates a first current while the input signal is at a first level, a first output voltage of the first integrator, and an upper threshold voltage of a preset normal frequency range. A first comparator for comparing, a second comparator for comparing the first output voltage with a lower threshold voltage in the normal frequency range, a second integrator for integrating a second current while the output of the second comparator is at a first level, and And a third comparator for comparing the second output voltage and the upper threshold voltage of the second integrator, and a controller for determining whether the input signal is included in the normal frequency range based on the output of the first comparator and the third comparator.

As a result, the frequency sensing device that detects the frequency abnormality of the input signal may detect the frequency change of the input signal applied to the hardware device with a simple configuration, thereby removing the risk factor of the hardware device and maintaining safety.

Figure R1020080093629

Frequency, sensing, clock signal, threshold voltage

Description

주파수 감지 장치 및 그 방법{Device and method of sensing frequency} Frequency sensing device and its method {Device and method of sensing frequency}

본 발명은 주파수 감지 장치 및 그 방법에 관한 것이다. The present invention relates to a frequency sensing device and a method thereof.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-041-03, 과제명: 차세대 모바일 단말기의 보안 및 신뢰 서비스를 위한 공통 보안 핵심 모듈 개발].The present invention is derived from a study conducted as part of the IT growth engine project of the Ministry of Knowledge Economy and the Korea Institute of Information and Telecommunications Research and Development. [Task Management Number: 2006-S-041-03, Title: Development of common security core modules].

모든 전자 장치에 구비되는 하드웨어로 구성된 칩, 보드 등과 같은 각종 장치는 소정 주파수의 클럭 신호를 입력받아 상기 클럭 신호를 기준으로 요구되는 기능을 수행한다. 여기서, 클럭 신호의 주파수에 이상이 발생하면 이것은 해당 하드웨어 장치의 동작에 대한 안전성 및 신뢰성을 저하시키는 원인이 된다. Various devices such as chips, boards, etc. composed of hardware included in all electronic devices receive a clock signal having a predetermined frequency and perform a function based on the clock signal. Here, if an abnormality occurs in the frequency of the clock signal, this causes a decrease in the safety and reliability of the operation of the hardware device.

따라서, 클럭 신호에 의해 동작하는 하드웨어 장치는 인가되는 클럭 신호의 주파수 이상을 감지하여, 하드웨어 장치의 안전성 및 신뢰성을 확보해야 한다. Therefore, the hardware device operating by the clock signal should detect the frequency or more of the clock signal applied to ensure the safety and reliability of the hardware device.

클럭 신호의 주파수 이상을 감지하는 방법으로는 클럭 신호의 정상 주파수 범위보다 높은 주파수의 클럭 신호를 생성하여, 하드웨어 장치로 인가되는 클럭 신호에 대한 주파수의 높고 낮은 정도를 인식하는 방법이 있다. As a method of detecting a frequency abnormality of a clock signal, a method of generating a clock signal having a frequency higher than a normal frequency range of the clock signal and recognizing a high and low degree of a frequency with respect to a clock signal applied to a hardware device.

그러나 이러한 클럭 신호의 주파수 이상을 감지하는 방법은 하드웨어 장치의 사이즈가 증가하는 문제점이 있으며, 특히 칩으로 만들기 위해서는 많은 어려움이 있다.However, there is a problem in that the size of a hardware device increases in the method of detecting an abnormal frequency of the clock signal, and in particular, there are many difficulties in making a chip.

본 발명이 이루고자 하는 기술적 과제는 소정 주파수의 클럭 신호에 의해 동작하는 하드웨어 장치에서 클럭 신호의 주파수 이상을 간단한 구성으로 정확하게 검출할 수 있는 장치 및 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an apparatus and method capable of accurately detecting a frequency abnormality of a clock signal with a simple configuration in a hardware device operating by a clock signal having a predetermined frequency.

본 발명의 한 특징에 따르면, 입력신호의 주파수 이상을 감지하는 주파수 감지 장치는 상기 입력 신호가 제1 레벨인 동안 제1 전류를 적분하는 제1 적분부, 상기 제1 적분부의 제1 출력 전압과 미리 설정된 정상 주파수 범위의 상위 문턱 전압을 비교하는 제1 비교부, 상기 제1 출력 전압과 상기 정상 주파수 범위의 하위 문턱 전압을 비교하는 제2 비교부, 상기 제2 비교부의 출력이 제1 레벨인 동안 제2 전류를 적분하는 제2 적분부, 상기 제2 적분부의 제2 출력 전압과 상기 상위 문턱 전압을 비교하는 제3 비교부 및 상기 제1 비교부와 상기 제3 비교부의 출력을 토대로 상기 입력 신호가 상기 정상 주파수 범위에 포함되는지의 여부를 판단하는 제어부를 포함한다.According to an aspect of the present invention, a frequency sensing device for detecting an abnormal frequency of an input signal includes a first integrator for integrating a first current while the input signal is at a first level, and a first output voltage of the first integrator; The first comparator comparing the upper threshold voltage of the preset normal frequency range, the second comparator comparing the first output voltage and the lower threshold voltage of the normal frequency range, the output of the second comparator is a first level The input based on an output of a second integrator for integrating a second current, a third comparator for comparing a second output voltage of the second integrator with the upper threshold voltage, and an output of the first comparator and the third comparator And a controller for determining whether a signal is within the normal frequency range.

본 발명의 다른 특징에 따르면, 입력신호의 주파수 이상을 감지하는 주파수 감지 방법은 상기 입력신호가 제1 레벨인 동안 제1 전류를 적분하여 제1 출력 전압을 생성하는 단계, 상기 제1 출력 전압과 상위 문턱 전압을 비교하는 단계, 상기 제1 출력 전압과 하위 문턱 전압을 비교하여, 비교 결과를 반전하는 단계, 반전된 비교 결과가 상기 제1 레벨인 동안 제2 전류를 적분하여 제2 출력 전압을 생성하는 단계, 상기 제2 출력 전압과 상기 상위 문턱 전압을 비교하는 단계 및 상기 제1 출력 전압과 상위 문턱 전압과의 비교 결과 및 상기 제2 출력 전압과 상기 상위 문턱 전압의 비교 결과를 이용하여 상기 입력 신호의 주파수 이상을 판단하는 단계를 포함한다. According to another aspect of the invention, the frequency sensing method for detecting the frequency abnormality of the input signal to generate a first output voltage by integrating a first current while the input signal is a first level, the first output voltage and Comparing an upper threshold voltage, comparing the first output voltage with a lower threshold voltage, inverting a comparison result, and integrating a second current while the inverted comparison result is the first level to obtain a second output voltage. Generating, comparing the second output voltage with the upper threshold voltage, comparing the first output voltage with the upper threshold voltage, and comparing the second output voltage with the upper threshold voltage. Determining a frequency abnormality of the input signal.

본 발명의 실시예에 따르면, 하드웨어 장치로 인가되는 클럭 신호의 주파수 변화를 간단한 구성으로 감지하여, 하드웨어 장치의 위험 요소를 제거하고 안전성을 유지시킬 수 있다. 또한, 소형의 칩 형태로 구현 가능함으로써 하드웨어 장치에 용이하게 적용할 수 있다. According to an embodiment of the present invention, by detecting the frequency change of the clock signal applied to the hardware device with a simple configuration, it is possible to remove the risk factor of the hardware device and maintain safety. In addition, since it can be implemented in a small chip form, it can be easily applied to a hardware device.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. .

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise. In addition, the terms “… unit”, “… unit”, “module”, etc. described in the specification mean a unit that processes at least one function or operation, which may be implemented by hardware or software or a combination of hardware and software. have.

이하에서는, 본 발명의 실시예에 따른 주파수 감지 장치 및 그 방법에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.Hereinafter, a frequency sensing apparatus and a method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 주파수 감지 장치를 개략적으로 나타낸 도면이다. 1 is a view schematically showing a frequency sensing device according to an embodiment of the present invention.

도 1에 나타낸 바와 같이, 주파수 감지 장치는 제1 램프 적분부(100), 제1 비교부(200), 제2 비교부(300), 제2 램프 적분부(400), 제3 비교부(500) 및 제어부(600)를 포함한다. As shown in FIG. 1, the frequency sensing device includes a first lamp integrator 100, a first comparator 200, a second comparator 300, a second lamp integrator 400, and a third comparator ( 500 and the control unit 600.

제1 램프 적분부(100)는 입력신호 즉, 클럭 신호(CLK)를 수신하여, 클럭 신호(CLK)가 로우 레벨 즉, "0" 인 동안 전류를 적분한다. 여기서, 클럭 신호(CLK)는 해당 하드웨어 장치(도시하지 않음)의 이상 여부를 판별하는 기준이 되는 신호이다. The first ramp integrator 100 receives an input signal, that is, a clock signal CLK, and integrates current while the clock signal CLK is at a low level, that is, "0". Here, the clock signal CLK is a signal that is used as a reference for determining whether the corresponding hardware device (not shown) is abnormal.

제1 비교부(200)는 제1 램프 적분부(100)의 제1 출력 전압(VC1)과 상위 문턱 전압(VTH)을 비교한다. 여기서, 상위 문턱 전압(VTH)은 미리 설정된 클럭 신호(CLK)의 정상 주파수 범위 중 하한 주파수에 대응하는 제1 램프 적분부(100)의 출력 전압 이상으로 설정한다. The first comparator 200 compares the first output voltage VC1 and the upper threshold voltage VTH of the first ramp integrator 100. Here, the upper threshold voltage VTH is set to be equal to or greater than the output voltage of the first ramp integrator 100 corresponding to the lower limit frequency of the normal frequency range of the preset clock signal CLK.

제1 비교부(200)는 비교결과에 따라 클럭 신호(CLK)의 주파수가 정상 주파수 범위보다 낮은지의 여부를 판별하고 그에 따라 제1 비교부(200)의 출력(fout1)을 출력한다. The first comparator 200 determines whether the frequency of the clock signal CLK is lower than the normal frequency range according to the comparison result, and accordingly outputs the output fout1 of the first comparator 200.

구체적으로, 제1 비교부(200)는 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 크면, 하이레벨 즉, "1"을 출력한다. 이때, 제1 비교부(200)의 출력(fout1)이 "1" 인 경우, 제1 비교부(200)는 클럭 신호(CLK)의 주파수가 정상 주파수 범위보다 낮은 것으로 판단한다. 또한, 제1 비교부(200)는 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 작으면, "0"을 출력한다. In detail, when the first output voltage VC1 is greater than the upper threshold voltage VTH, the first comparator 200 outputs a high level, that is, “1”. At this time, when the output fout1 of the first comparator 200 is "1", the first comparator 200 determines that the frequency of the clock signal CLK is lower than the normal frequency range. In addition, when the first output voltage VC1 is smaller than the upper threshold voltage VTH, the first comparator 200 outputs “0”.

제2 비교부(300)는 제1 램프 적분부(100)의 제1 출력 전압(VC1)과 하위 문턱 전압(VTL)을 비교한다. 여기서, 하위 문턱 전압(VTL)은 미리 설정된 클럭 신호(CLK)의 정상 주파수 범위 중 상한 주파수에 대응하는 제1 램프 적분부(100)의 출력 전압 이하로 설정한다. The second comparator 300 compares the first output voltage VC1 and the lower threshold voltage VTL of the first lamp integrator 100. Here, the lower threshold voltage VTL is set to be equal to or less than the output voltage of the first ramp integrator 100 corresponding to the upper limit frequency in the normal frequency range of the preset clock signal CLK.

제2 비교부(300)는 제1 출력 전압(VC1)이 하위 문턱 전압(VTL)보다 작으면 "1"을 출력하고, 제1 출력 전압(VC1)이 하위 문턱 전압(VTL)보다 크면 "0"을 출력한다. The second comparator 300 outputs "1" when the first output voltage VC1 is less than the lower threshold voltage VTL, and outputs "0" when the first output voltage VC1 is greater than the lower threshold voltage VTL. Outputs "

제2 램프 적분부(400)는 인버터(도시하지 않음.)에 의해 반전된 제2 비교부(300)의 출력(fout21)를 수신하여, 제2 비교부(300)의 출력(fout21)이 "0"인 동안 전류를 적분한다. The second lamp integrator 400 receives the output fout21 of the second comparator 300 inverted by the inverter (not shown), so that the output fout21 of the second comparator 300 is "". Integrate the current while 0 ".

제3 비교부(500)는 제2 램프 적분부(400)의 제2 출력 전압(VC2)과 상위 문턱 전압(VTH)을 비교한다. 제3 비교부(500)는 비교결과에 따라 클럭 신호(CLK)의 주파 수가 정상 주파수 범위보다 높은지의 여부를 판별하고, 그에 따라 제3 비교부(500)의 출력(fout3)을 출력한다. The third comparator 500 compares the second output voltage VC2 and the upper threshold voltage VTH of the second lamp integrator 400. The third comparator 500 determines whether the frequency of the clock signal CLK is higher than the normal frequency range according to the comparison result, and accordingly outputs the output fout3 of the third comparator 500.

구체적으로, 제3 비교부(500)는 제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 크면, "1"을 출력한다. 이때, 제3 비교부(500)의 출력(fout3)이 "1" 인 경우, 제3 비교부(500)는 클럭 신호(CLK)의 주파수가 정상 주파수 범위보다 높은 것으로 판단한다. 제3 비교부(500)는 제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 작으면, "0"을 출력한다. Specifically, when the second output voltage VC2 is greater than the upper threshold voltage VTH, the third comparator 500 outputs “1”. At this time, when the output fout3 of the third comparator 500 is "1", the third comparator 500 determines that the frequency of the clock signal CLK is higher than the normal frequency range. The third comparator 500 outputs “0” when the second output voltage VC2 is smaller than the upper threshold voltage VTH.

제어부(600)는 제1 비교부(200)와 제3 비교부(500)의 출력(fout1, fout3)을 수신하여, 하드웨어 장치(도시하지 않음)의 동작을 제어한다. 현재 클럭 신호(CLK)의 주파수의 범위가 설정된 주파수 범위보다 낮거나 높은 주파수로 판별되는 경우, 제어부(600)는 하드웨어 장치의 동작을 정지시키거나, 소정의 신호를 생성하여 주파수를 이용한 물리적인 해킹을 방어할 수 있게 하드웨어 장치를 제어한다. The controller 600 receives the outputs fout1 and fout3 of the first comparator 200 and the third comparator 500, and controls the operation of a hardware device (not shown). When the frequency range of the current clock signal CLK is determined to be lower or higher than the set frequency range, the controller 600 stops the operation of the hardware device or generates a predetermined signal to physically hack using the frequency. Control your hardware devices to defend yourself.

이와 같이, 본 발명의 실시예에 따른 제어부(600)는 제1 비교부(200)와 제3 비교부(500)의 출력을 모두 이용하여, 클럭 신호(CLK)의 주파수의 범위가 설정된 주파수 범위보다 낮거나 높은 주파수의 범위인지 판별하여, 하드웨어 장치의 이상을 간단한 구성으로 정확하게 검출할 수 있다.As described above, the control unit 600 according to the embodiment of the present invention uses the outputs of both the first comparator 200 and the third comparator 500 to set the frequency range of the frequency of the clock signal CLK. By determining whether it is in the range of a lower or higher frequency, abnormality of the hardware device can be detected accurately with a simple configuration.

다음에는 위에 기술된 바와 같은 구조를 토대로, 본 발명의 제1 실시예에 따른 주파수 감지 장치의 구체적인 회로 구조를 도 2를 참조하여 상세하게 설명한다.Next, a detailed circuit structure of the frequency sensing device according to the first embodiment of the present invention will be described in detail with reference to FIG. 2 based on the structure as described above.

도 2는 본 발명의 제1 실시예에 따른 주파수 감지 장치의 회로를 나타낸 도면이다. 2 is a diagram illustrating a circuit of a frequency sensing device according to a first embodiment of the present invention.

도 2에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 주파수 감지 장치는, 제1 램프 적분부(100), 제1 비교부(200), 제2 비교부(300), 인버터(350), 제2 램프 적분부(400), 제3 비교부(500) 및 제어부(600)를 포함한다. As shown in FIG. 2, the frequency sensing device according to the first embodiment of the present invention includes a first lamp integrator 100, a first comparator 200, a second comparator 300, and an inverter 350. , A second lamp integrator 400, a third comparator 500, and a controller 600.

제1 램프 적분부(100)는 제1 정전류원(I1), 제1 스위치(SW1) 및 제1 커패시터(C1)를 포함한다. The first lamp integrator 100 includes a first constant current source I1, a first switch SW1, and a first capacitor C1.

제1 스위치(SW1)는 제1 정전류원(I1)과 접지단 사이에 연결되어 있다. 또한, 제1 커패시터(C1)는 제1 정전류원(I1)과 접지단 사이에 연결되어 있다.The first switch SW1 is connected between the first constant current source I1 and the ground terminal. In addition, the first capacitor C1 is connected between the first constant current source I1 and the ground terminal.

제1 정전류원(I1)은 일정 전류를 생성한다. 제1 스위치(SW1)는 입력되는 클럭신호(CLK)에 대응하게 온/오프(on/off)한다. 여기서, 제1 스위치(SW1)는 클럭신호(CLK)가 "0"일 경우에 오프하며, "1"일 경우에 온 한다. The first constant current source I1 generates a constant current. The first switch SW1 is turned on / off corresponding to the input clock signal CLK. Here, the first switch SW1 is turned off when the clock signal CLK is "0", and turned on when the first switch SW1 is "0".

제1 커패시터(C1)는 제1 스위치(SW1)가 오프되는 경우 제1 정전류원(I1)에서 생성된 전류를 충전한다. 이때, 제1 커패시터(C1)의 전압이 제1 램프 적분부(100)의 출력 전압 즉, 제1 출력 전압(VC1)이다. The first capacitor C1 charges the current generated from the first constant current source I1 when the first switch SW1 is turned off. In this case, the voltage of the first capacitor C1 is the output voltage of the first lamp integrator 100, that is, the first output voltage VC1.

제1 비교부(200)는 제1 비교기(comp1)를 포함한다. 제1 비교기(como1)는 제1 정전류원(I1)과 제1 커패시터(C1)의 접점에 비반전단자(+)가 연결되어 있으며, 반전단자(-)로 상위 문턱 전압(VTH)이 인가된다. The first comparator 200 includes a first comparator comp1. In the first comparator como1, a non-inverting terminal (+) is connected to a contact point of the first constant current source I1 and the first capacitor C1, and the upper threshold voltage VTH is applied to the inverting terminal (−). .

제2 비교부(300)는 제2 비교기(comp2)를 포함한다. 제2 비교기(comp2)는 비반전단자(+)로 하위 문턱 전압(VTL)이 인가되고, 반전단자(-)로 제1 램프 적분부(100)의 제1 출력 전압(VC1)이 인가된다. The second comparator 300 includes a second comparator comp2. The second comparator comp2 is applied with the lower threshold voltage VTL to the non-inverting terminal +, and the first output voltage VC1 of the first ramp integrating unit 100 is applied to the inverting terminal (−).

인버터(350)는 제2 비교부(300)의 출력(fout2)을 반전하여, 반전된 제2 비교 부(300)의 출력(fout21)을 제2 램프 적분부(400)로 전달한다. The inverter 350 inverts the output fout2 of the second comparator 300 and transfers the inverted output fout21 of the second comparator 300 to the second lamp integrator 400.

제2 램프 적분부(400)는 제2 정전류원(I2), 제2 스위치(SW2) 및 제2 커패시터(C2)를 포함한다. 제2 정전류원(I2)은 제3 비교기(comp3)의 반전단자(-)와 연결되어 있으며, 제2 스위치(SW2)는 제3 비교기(comp3)의 반전단자(-)와 접지단 사이에 연결되어 있다. 또한, 제2 커패시터(C2)는 제3 비교기(comp3)의 반전단자(-)와 접지단 사이에 연결되어 있다. The second lamp integrator 400 includes a second constant current source I2, a second switch SW2, and a second capacitor C2. The second constant current source I2 is connected to the inverting terminal (-) of the third comparator comp3, and the second switch SW2 is connected between the inverting terminal (-) of the third comparator comp3 and the ground terminal. It is. In addition, the second capacitor C2 is connected between the inverting terminal (−) of the third comparator comp3 and the ground terminal.

제2 정전류원(I2)은 일정 전류를 생성한다. 제2 스위치(SW2)는 반전된 제2 비교부(300)의 출력(fout21)에 대응하게 온/오프(on/off)한다. 여기서, 제2 스위치(SW2)는 fout21가 "0"일 경우에 오프하며, "1"일 경우에 온 한다. 제2 커패시터(C2)는 제2 스위치(SW2)가 오프되는 경우 제2 정전류원(I2)에서 생성된 전류를 충전한다. 이때, 제2 커패시터(C2)의 전압이 제2 램프 적분부(400)의 출력 전압, 즉 제2 출력 전압(VC2)이다. The second constant current source I2 generates a constant current. The second switch SW2 is turned on / off corresponding to the output fout21 of the inverted second comparator 300. Here, the second switch SW2 is turned off when fout21 is "0" and is turned on when fout21 is "1". The second capacitor C2 charges the current generated by the second constant current source I2 when the second switch SW2 is turned off. In this case, the voltage of the second capacitor C2 is the output voltage of the second lamp integrating unit 400, that is, the second output voltage VC2.

제3 비교부(500)는 제3 비교기(comp3)를 포함한다. 제3 비교기(comp3)는 비반전단자(+)로 상위 문턱 전압(VTH)이 인가되고, 반전단자(-)로 제2 램프 적분부(400)의 제2 출력 전압(VC2)이 인가된다. The third comparator 500 includes a third comparator comp3. In the third comparator comp3, the upper threshold voltage VTH is applied to the non-inverting terminal (+), and the second output voltage VC2 of the second lamp integrating unit 400 is applied to the inverting terminal (−).

제어부(600)는 OR 게이트(610) 및 AND 게이트(620)를 포함한다. OR 게이트(610)는 제1 비교부(200)의 출력(fout1)과 제3 비교부(500)의 출력(fout3)을 OR 연산하여 출력한다. OR 게이트(610)의 출력이 "1" 이면, 제어부(600)는 클럭신호(CLK)의 주파수에 이상이 발생한 것으로 판단한다.The controller 600 includes an OR gate 610 and an AND gate 620. The OR gate 610 performs an OR operation on the output fout1 of the first comparator 200 and the output fout3 of the third comparator 500. If the output of the OR gate 610 is "1", the controller 600 determines that an abnormality has occurred in the frequency of the clock signal CLK.

AND 게이트(620)는 OR 게이트(610)의 출력과 인에이블 신호(enable)를 AND 연산하여 출력신호(OUT)를 출력한다. 여기서, 인에이블 신호(enable)는 주파수 감지 장치의 실시 여부를 제어하는 신호이다. The AND gate 620 performs an AND operation on the output of the OR gate 610 and the enable signal to enable the output signal OUT. Here, the enable signal is a signal for controlling whether or not the frequency sensing device is implemented.

다음, 본 발명의 제1 실시예에 따른 주파수 감지 방법을 도 3을 참조하여 상세하게 설명한다.Next, a frequency sensing method according to the first embodiment of the present invention will be described in detail with reference to FIG. 3.

도 3은 본 발명의 제1 실시예에 따른 주파수 감지 방법을 나타낸 흐름도이다. 도 4a, 도 4b 및 도 4c 는 상기 도 2에 도시된 제1 실시 예에 따른 주파수 감지 장치의 동작 타이밍도이다. 3 is a flowchart illustrating a frequency sensing method according to a first embodiment of the present invention. 4A, 4B, and 4C are operation timing diagrams of the frequency sensing apparatus according to the first embodiment shown in FIG. 2.

먼저, 제1 램프 적분부(100)는 수신한 클럭신호(CLK)가 "0" 인 동안 전류를 적분한다(S11).First, the first lamp integrator 100 integrates the current while the received clock signal CLK is "0" (S11).

제1 비교부(200)는 제1 램프 적분부(100)의 출력, 즉 제1 출력 전압(VC1)과 상위 문턱 전압(VTH)을 비교한다(S12). The first comparator 200 compares the output of the first ramp integrator 100, that is, the first output voltage VC1 and the upper threshold voltage VTH (S12).

비교결과 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 작으면, 제1 비교부(200)는 "0"을 OR 게이트(610)로 출력한다(S13). 이때, 제1 비교부(200)는 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 작으면, 클럭 신호(CLK)의 주파수가 정상 범위에 있는 것으로 판단한다.As a result of the comparison, when the first output voltage VC1 is smaller than the upper threshold voltage VTH, the first comparator 200 outputs “0” to the OR gate 610 (S13). In this case, when the first output voltage VC1 is smaller than the upper threshold voltage VTH, the first comparator 200 determines that the frequency of the clock signal CLK is in a normal range.

도 4a에 나타낸 바와 같이, 클럭 신호(CLK)의 주파수가 정상 범위일 경우, 제1 스위치(SW1)의 오프시간에 대응하는 충전 시간에 따라 제1 출력 전압(VC1)이 상위 문턱 전압(VTH) 이하까지 증가한다. 반면에, 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 크면, 제1 비교부(200)는 "1"을 OR 게이트(610)로 출력한다(S14). 이때, 제1 비교부(200)는 제1 출력 전압(VC1)이 상위 문턱 전압(VTH)보다 크면, 클 럭 신호(CLK)의 주파수가 정상 주파수 범위보다 낮은 것으로 판단한다.As shown in FIG. 4A, when the frequency of the clock signal CLK is in the normal range, the first output voltage VC1 becomes the upper threshold voltage VTH according to the charging time corresponding to the off time of the first switch SW1. Increases to On the other hand, when the first output voltage VC1 is greater than the upper threshold voltage VTH, the first comparator 200 outputs “1” to the OR gate 610 (S14). In this case, when the first output voltage VC1 is greater than the upper threshold voltage VTH, the first comparator 200 determines that the frequency of the clock signal CLK is lower than the normal frequency range.

도 4b에 나타낸 바와 같이, 클럭신호(CLK)의 주파수가 낮은 주파수일 경우, 제1 스위치(SW1)의 오프시간이 길어지고, 오프시간이 길수록 충전 시간이 길어짐으로써, 제1 출력 전압(VC1)이 상위 문턱 전압(VTH) 이상으로 증가하게 된다. As shown in FIG. 4B, when the frequency of the clock signal CLK is a low frequency, the off time of the first switch SW1 is longer, and the longer the off time is, the longer the charging time is, whereby the first output voltage VC1 is obtained. This value is increased above the upper threshold voltage VTH.

제2 비교부(300)는 제1 출력 전압(VC1)과 하위 문턱 전압(VTL)을 비교한다(S15).The second comparator 300 compares the first output voltage VC1 and the lower threshold voltage VTL (S15).

비교결과 제1 출력 전압(VC1)이 하위 문턱 전압(VTL)보다 작으면, 제2 비교부(300)는 "1"을 인버터(350)로 출력한다(S16). As a result of the comparison, when the first output voltage VC1 is smaller than the lower threshold voltage VTL, the second comparator 300 outputs “1” to the inverter 350 (S16).

제1 출력 전압(VC1)이 하위 문턱 전압(VTL)보다 크면, 제2 비교부(300)는 "0"을 인버터(350)로 출력한다(S17).When the first output voltage VC1 is greater than the lower threshold voltage VTL, the second comparator 300 outputs “0” to the inverter 350 (S17).

인버터(350)는 제2 비교부(300)의 출력(fout2)을 반전하여, 반전된 제2 비교부(300)의 출력(fout21)을 제2 램프 적분부(400)로 전송한다(S18).The inverter 350 inverts the output fout2 of the second comparator 300 and transmits the inverted output fout21 of the second comparator 300 to the second ramp integrator 400 (S18). .

제2 램프 적분부(400)는 인버터(350)의 출력(fout21)이 "0"인 동안 전류를 적분한다(S19).The second lamp integrator 400 integrates the current while the output fout21 of the inverter 350 is "0" (S19).

제3 비교부(500)는 제2 램프 적분부(400)의 출력, 즉 제2 출력 전압(VC2)과 상위 문턱 전압(VTH)을 비교한다(S20).The third comparator 500 compares the output of the second ramp integrator 400, that is, the second output voltage VC2 and the upper threshold voltage VTH (S20).

비교결과 제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 작으면, 제3 비교부(500)는 "0"을 OR 게이트(610)로 출력한다(S21). 이때, 제3 비교부(500)는 제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 작으면, 클럭 신호(CLK)의 주파수가 정상 범위에 있는 것으로 판단한다.As a result of the comparison, when the second output voltage VC2 is smaller than the upper threshold voltage VTH, the third comparator 500 outputs “0” to the OR gate 610 (S21). In this case, when the second output voltage VC2 is lower than the upper threshold voltage VTH, the third comparator 500 determines that the frequency of the clock signal CLK is in a normal range.

도 4a에 나타낸 바와 같이, 클럭 신호(CLK)의 주파수가 정상 범위일 경우, 제1 스위치(SW1)의 오프시간에 대응하는 충전 시간에 따라 제1 출력 전압(VC1)이 하위 문턱 전압(VTL) 이상까지 증가한다. As shown in FIG. 4A, when the frequency of the clock signal CLK is in the normal range, the first output voltage VC1 becomes the lower threshold voltage VTL according to the charging time corresponding to the off time of the first switch SW1. Increase up to

제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 크면, 제3 비교부(500)는 "1"을 OR 게이트(610)로 출력한다(S22). 이때, 제3 비교부(500)는 제2 출력 전압(VC2)이 상위 문턱 전압(VTH)보다 크면, 클럭 신호(CLK)의 주파수가 정상 주파수 범위보다 높은 것으로 판단한다.If the second output voltage VC2 is greater than the upper threshold voltage VTH, the third comparator 500 outputs “1” to the OR gate 610 (S22). In this case, when the second output voltage VC2 is greater than the upper threshold voltage VTH, the third comparator 500 determines that the frequency of the clock signal CLK is higher than the normal frequency range.

도 4c에 나타낸 바와 같이, 클럭신호(CLK)의 주파수가 높은 주파수일 경우, 제1 스위치(SW1)의 오프시간이 짧아지고, 오프시간이 짧아질수록 충전 시간이 짧아짐으로써, 제1 출력 전압(VC1)이 하위 문턱 전압(VTL) 이하까지만 증가한다. As shown in FIG. 4C, when the frequency of the clock signal CLK is a high frequency, the off time of the first switch SW1 is shortened, and as the off time is shortened, the charging time is shortened. VC1 increases only below the lower threshold voltage VTL.

제어부(600)는 제1 비교부(200)와 제3 비교부(500)의 출력을 수신하여 표 1과 같이 OR 연산한다(S23). The controller 600 receives the outputs of the first comparator 200 and the third comparator 500 and performs an OR operation as shown in Table 1 (S23).

Figure 112008067084287-pat00001
Figure 112008067084287-pat00001

제어부(600)는 OR 연산한 결과값에 따라 클럭신호(CLK)의 주파수 이상 여부를 판단한다(S24). 구체적으로, 제어부(600)는 OR 연산한 결과값이 "0" 이면 클럭신호(CLK)의 주파수가 정상상태인 것으로 판단한다. 반면에, OR 연산한 결과값이 "1" 이면 제어부(600)는 클럭신호(CLK)의 주파수가 정상 범위보다 높거나 낮은 이상 상태인 것으로 판단한다.The controller 600 determines whether or not the frequency of the clock signal CLK is greater than or equal to the result of the OR operation (S24). Specifically, the controller 600 determines that the frequency of the clock signal CLK is in a normal state when the OR operation result is "0". On the other hand, if the result of the OR operation is "1", the controller 600 determines that the frequency of the clock signal CLK is in an abnormal state higher or lower than the normal range.

다음, 본 발명의 제2 실시예에 따른 주파수 감지 장치를 도 5를 참조하여 상세하게 설명한다.Next, a frequency sensing device according to a second embodiment of the present invention will be described in detail with reference to FIG. 5.

도 5는 본 발명의 제2 실시예에 따른 주파수 감지 장치의 구체적인 구조를 나타낸 도면이다. 5 is a view showing a specific structure of a frequency sensing device according to a second embodiment of the present invention.

도 5에 나타낸 바와 같이, 제2 실시예에 따른 주파수 감지 장치는 클럭 분배부(700)를 더 포함한다는 점에서 제1 실시예와 차이가 있으며, 이외에는 제1 실시 예와 동일한 구성 요소를 포함한다. As shown in FIG. 5, the frequency sensing device according to the second embodiment is different from the first embodiment in that it further includes a clock divider 700, and other components include the same components as the first embodiment. .

구체적으로, 클럭 분배부(700)는 제1 램프 적분부(100)의 제1 스위치(SW1)와 연결되어 있으며, 클럭 분배기(Divider)(710) 및 AND 게이트(720)를 포함한다. In detail, the clock distributor 700 is connected to the first switch SW1 of the first lamp integrator 100 and includes a clock divider 710 and an AND gate 720.

본 발명의 제2 실시예에 따른 클럭 분배부(700)는 입력되는 클럭신호가 빠른 경우, 이로 인하여 주파수 감지 장치 내에 발생하는 이상 상황을 방지하기 위하여 삽입되어 있다. The clock distributor 700 according to the second embodiment of the present invention is inserted in order to prevent an abnormal situation occurring in the frequency sensing device when the clock signal to be input is fast.

클럭 분배기(710)는 입력되는 클럭신호를 분배하여 AND 게이트(720)로 출력한다. AND 게이트(720)는 클럭 분배기(710)로부터 수신한 클럭신호와 인에이블 신호(enable)를 AND 연산하여 제1 스위치(SW1)로 출력한다. The clock divider 710 divides an input clock signal and outputs the same to the AND gate 720. The AND gate 720 performs an AND operation on the clock signal and the enable signal received from the clock divider 710 and outputs the result to the first switch SW1.

본 발명의 제2 실시예에 따른 제1 정전류원(I1) 및 제2 정전류원(I2)은 모스 또는 바이폴 트랜지스터를 이용하여 전류미러와 같은 다양한 회로로 구성할 수 있으며, 이에 한정하지 않는다. The first constant current source I1 and the second constant current source I2 according to the second embodiment of the present invention may be configured by various circuits such as a current mirror using a MOS or bipolar transistor, but are not limited thereto.

또한, 본 발명의 제2 실시예에 따른 주파수 감지 장치의 회로는 도 2의 회로와 동일한 동작을 수행할 수 있다. In addition, the circuit of the frequency sensing device according to the second embodiment of the present invention may perform the same operation as the circuit of FIG.

이와 같이, 본 발명의 실시예에 따른 주파수 감지 장치는 하드웨어 장치로 인가되는 클럭 신호의 주파수 이상을 감지할 수 있다. As described above, the frequency sensing device according to the embodiment of the present invention may detect the frequency abnormality of the clock signal applied to the hardware device.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiments of the present invention described above are not only implemented by the apparatus and method but may be implemented through a program for realizing the function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded, The embodiments can be easily implemented by those skilled in the art from the description of the embodiments described above.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 실시예에 따른 주파수 감지 장치를 개략적으로 나타낸 도면이다. 1 is a view schematically showing a frequency sensing device according to an embodiment of the present invention.

도 2는 본 발명의 제1 실시예에 따른 주파수 감지 장치의 회로를 나타낸 도면이다. 2 is a diagram illustrating a circuit of a frequency sensing device according to a first embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 주파수 감지 방법을 나타낸 흐름도이다.3 is a flowchart illustrating a frequency sensing method according to a first embodiment of the present invention.

도 4a, 도 4b 및 도 4c 는 도 3에 보인 주파수 감지 방법의 동작 타이밍도이다. 4A, 4B and 4C are operation timing diagrams of the frequency sensing method shown in FIG. 3.

도 5는 본 발명의 제2 실시예에 따른 주파수 감지 장치의 회로를 나타낸 도면이다. 5 is a diagram illustrating a circuit of a frequency sensing device according to a second embodiment of the present invention.

Claims (12)

입력 신호의 주파수 이상을 감지하는 주파수 감지 장치에 있어서, In the frequency sensing device for detecting an abnormal frequency of the input signal, 상기 입력 신호가 제1 레벨인 동안 제1 전류를 적분하는 제1 램프 적분부;A first ramp integrator for integrating a first current while the input signal is at a first level; 상기 제1 램프 적분부로부터 출력되는 제1 출력 전압과 미리 설정된 정상 주파수 범위의 상위 문턱 전압을 비교하는 제1 비교부;A first comparing unit comparing the first output voltage output from the first lamp integrating unit with an upper threshold voltage in a preset normal frequency range; 상기 제1 램프 적분부로부터 출력되는 상기 제1 출력 전압과 상기 정상 주파수 범위의 하위 문턱 전압을 비교하는 제2 비교부;A second comparing unit comparing the first output voltage output from the first lamp integrating unit with a lower threshold voltage in the normal frequency range; 상기 제2 비교부의 출력을 수신하여, 상기 제2 비교부의 출력이 상기 제2 비교부의 출력인 제1 레벨인 동안 제2 전류를 적분하는 제2 램프 적분부;A second ramp integrator that receives an output of the second comparator and integrates a second current while the output of the second comparator is at a first level that is an output of the second comparator; 상기 제2 램프 적분부의 제2 출력 전압과 상기 상위 문턱 전압을 비교하는 제3 비교부; 및A third comparing unit comparing the second output voltage of the second ramp integrating unit with the upper threshold voltage; And 상기 제1 비교부와 상기 제3 비교부의 출력을 토대로 상기 입력 신호가 상기 정상 주파수 범위에 포함되는지의 여부를 판단하는 제어부;A controller determining whether the input signal is included in the normal frequency range based on outputs of the first comparator and the third comparator; 를 포함하는 주파수 감지 장치. Frequency sensing device comprising a. 제1항에 있어서, The method of claim 1, 상기 제1 비교부는 The first comparison unit 상기 제1 출력 전압이 상기 상위 문턱 전압보다 작으면, 상기 입력신호의 주파수가 정상 주파수 범위에 있는 것으로 판단하며, If the first output voltage is less than the upper threshold voltage, it is determined that the frequency of the input signal is in the normal frequency range, 상기 제1 출력 전압이 상기 상위 문턱 전압보다 크면, 상기 입력신호의 주파수가 정상 주파수 범위보다 낮은 것으로 판단하는 주파수 감지 장치. And determining that the frequency of the input signal is lower than a normal frequency range when the first output voltage is greater than the upper threshold voltage. 제1항에 있어서, The method of claim 1, 상기 제2 비교부는 The second comparison unit 상기 제1 출력 전압이 상기 하위 문턱 전압보다 작으면, 상기 제1 레벨과 반대되는 제2 레벨을 출력하고, Outputting a second level opposite to the first level if the first output voltage is less than the lower threshold voltage; 상기 제1 출력 전압이 상기 하위 문턱 전압보다 크면, 상기 제1 레벨을 출력하는 주파수 감지 장치.And output the first level if the first output voltage is greater than the lower threshold voltage. 제1항에 있어서, The method of claim 1, 상기 제3 비교부는 The third comparison unit 상기 제2 출력 전압이 상기 상위 문턱 전압보다 작으면, 상기 입력신호의 주파수가 정상 주파수 범위에 있는 것으로 판단하며, If the second output voltage is less than the upper threshold voltage, it is determined that the frequency of the input signal is in the normal frequency range, 상기 제2 출력 전압이 상기 상위 문턱 전압보다 크면, 상기 입력신호의 주파수가 정상 주파수 범위보다 높은 것으로 판단하는 주파수 감지 장치. And determining that the frequency of the input signal is higher than the normal frequency range when the second output voltage is greater than the upper threshold voltage. 제1항에 있어서, The method of claim 1, 상기 제어부는 The control unit 상기 제1 비교부의 출력과 상기 제3 비교부의 출력을 논리 연산하여, 상기 제1 및 제3 비교부의 출력 중 적어도 하나 이상의 비교결과가 상기 입력 신호의 주파수가 정상 주파수 범위보다 낮거나 높은 것으로 판단되면, When the output of the first comparator and the output of the third comparator are logically operated to compare at least one or more of the outputs of the first and third comparators, it is determined that the frequency of the input signal is lower or higher than the normal frequency range. , 상기 입력 신호의 주파수 이상으로 판단하고, Determine the frequency of the input signal or more, 상기 입력 신호 모두가 정상 주파수 범위에 속하는 것으로 나타내는 경우에만, 상기 입력 신호가 정상 상태인 것으로 판단하는 주파수 감지 장치.And determining that the input signal is in a normal state only when all of the input signals are shown to belong to a normal frequency range. 제1항에 있어서, The method of claim 1, 제1 램프 적분부는 The first lamp integrator is 일정 전류를 생성하는 정전류원; A constant current source for generating a constant current; 상기 입력신호에 대응하게 온/오프하는 스위치; 및A switch to turn on / off corresponding to the input signal; And 상기 스위치가 오프되는 경우 충전되는 커패시터를 포함하며, A capacitor charged when the switch is turned off; 상기 커패시터의 전압이 상기 제1 출력 전압인 주파수 감지 장치.And the voltage of the capacitor is the first output voltage. 제1항 내지 제6항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 6, 상기 상위 문턱 전압은 상기 입력 신호의 정상 주파수 범위의 하한 주파수에 대응하는 상기 제1 출력 전압 이상으로 설정하고, The upper threshold voltage is set to be equal to or greater than the first output voltage corresponding to the lower limit frequency of the normal frequency range of the input signal, 상기 하위 문턱 전압은 상기 입력 신호의 정상 주파수 범위의 상한 주파수에 대응하는 상기 제1 출력 전압 이하로 설정하는 주파수 감지 장치. And the lower threshold voltage is set to be equal to or less than the first output voltage corresponding to an upper limit frequency of a normal frequency range of the input signal. 제7항에 있어서, The method of claim 7, wherein 상기 입력 신호를 분배하여 상기 제1 램프 적분부로 출력하는 클럭분배부를 더 포함하는 주파수 감지 장치. And a clock divider for distributing the input signal and outputting the input signal to the first ramp integrator. 입력신호의 주파수 이상을 감지하는 주파수 감지 방법에 있어서, In the frequency detection method for detecting an abnormal frequency of the input signal, 상기 입력신호가 제1 레벨인 동안 제1 전류를 적분하여 제1 출력 전압을 생성하는 단계;Generating a first output voltage by integrating a first current while the input signal is at a first level; 상기 제1 출력 전압과 상위 문턱 전압을 비교하는 단계; Comparing the first output voltage with an upper threshold voltage; 상기 제1 출력 전압과 하위 문턱 전압을 비교하여, 비교 결과를 반전하는 단계; Comparing the first output voltage with a lower threshold voltage and inverting a comparison result; 반전된 비교 결과가 상기 제1 레벨인 동안 제2 전류를 적분하여 제2 출력 전압을 생성하는 단계;Integrating a second current to generate a second output voltage while the inverted comparison result is the first level; 상기 제2 출력 전압과 상기 상위 문턱 전압을 비교하는 단계; 및Comparing the second output voltage with the upper threshold voltage; And 상기 제1 출력 전압과 상위 문턱 전압과의 비교 결과 및 상기 제2 출력 전압과 상기 상위 문턱 전압의 비교 결과를 이용하여 상기 입력 신호의 주파수 이상을 판단하는 단계Determining a frequency abnormality of the input signal by using a comparison result of the first output voltage and an upper threshold voltage and a comparison result of the second output voltage and the upper threshold voltage. 를 포함하는 주파수 감지 방법. Frequency sensing method comprising a. 제9항에 있어서, 10. The method of claim 9, 상기 제1 출력 전압과 상위 문턱 전압을 비교하는 단계는Comparing the first output voltage and the upper threshold voltage 상기 제1 출력 전압이 상기 상위 문턱 전압보다 작으면, 상기 입력신호의 주 파수가 정상 범위에 있는 것으로 판단하는 단계; 및Determining that the frequency of the input signal is within a normal range when the first output voltage is less than the upper threshold voltage; And 상기 제1 출력 전압이 상기 상위 문턱 전압보다 크면, 상기 입력신호의 주파수가 정상 주파수 범위보다 낮은 것으로 판단하는 단계Determining that the frequency of the input signal is lower than the normal frequency range when the first output voltage is greater than the upper threshold voltage. 를 포함하는 주파수 감지 방법. Frequency sensing method comprising a. 제9항에 있어서, 10. The method of claim 9, 상기 제2 출력 전압과 상기 상위 문턱 전압을 비교하는 단계는 Comparing the second output voltage and the upper threshold voltage is 상기 제2 출력 전압이 상기 상위 문턱 전압보다 작으면, 상기 입력신호의 주파수가 정상 범위에 있는 것으로 판단하는 단계; 및Determining that the frequency of the input signal is within a normal range when the second output voltage is less than the upper threshold voltage; And 상기 제2 출력 전압이 상기 상위 문턱 전압보다 크면, 상기 입력신호의 주파수가 정상 주파수 범위보다 높은 것으로 판단하는 단계Determining that the frequency of the input signal is higher than the normal frequency range when the second output voltage is greater than the upper threshold voltage. 를 포함하는 주파수 감지 방법.Frequency sensing method comprising a. 제9항에 있어서, 10. The method of claim 9, 상기 입력 신호의 주파수 이상을 판단하는 단계는 Determining a frequency abnormality of the input signal 상기 제1 출력 전압과 상기 상위 문턱 전압을 비교한 결과와 상기 제2 출력 전압과 상기 상위 문턱 전압을 비교한 결과 중 적어도 하나 이상의 비교결과가 상기 입력 신호의 주파수가 정상 주파수 범위보다 낮거나 높은 것으로 판단되면, 상기 입력 신호의 주파수 이상으로 판단하는 단계A result of comparing at least one of a result of comparing the first output voltage with the upper threshold voltage and a result of comparing the second output voltage with the upper threshold voltage indicates that the frequency of the input signal is lower or higher than the normal frequency range. If determined, determining the frequency of the input signal or more 를 포함하는 주파수 감지 방법. Frequency sensing method comprising a.
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