KR100998887B1 - The electrical device using phase change material, the phase change memory device, and the method for fabricating the same - Google Patents
The electrical device using phase change material, the phase change memory device, and the method for fabricating the same Download PDFInfo
- Publication number
- KR100998887B1 KR100998887B1 KR1020080084534A KR20080084534A KR100998887B1 KR 100998887 B1 KR100998887 B1 KR 100998887B1 KR 1020080084534 A KR1020080084534 A KR 1020080084534A KR 20080084534 A KR20080084534 A KR 20080084534A KR 100998887 B1 KR100998887 B1 KR 100998887B1
- Authority
- KR
- South Korea
- Prior art keywords
- reaction layer
- phase change
- layer
- reaction
- germanium
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 29
- 239000012782 phase change material Substances 0.000 title description 25
- 238000006243 chemical reaction Methods 0.000 claims abstract description 128
- 239000012071 phase Substances 0.000 claims abstract description 88
- 238000003746 solid phase reaction Methods 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 229910052732 germanium Inorganic materials 0.000 claims description 32
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 32
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 30
- 229910052787 antimony Inorganic materials 0.000 claims description 27
- 229910052714 tellurium Inorganic materials 0.000 claims description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 21
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 13
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910018321 SbTe Inorganic materials 0.000 claims 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- CBJZJSBVCUZYMQ-UHFFFAOYSA-N antimony germanium Chemical compound [Ge].[Sb] CBJZJSBVCUZYMQ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910005872 GeSb Inorganic materials 0.000 abstract description 9
- 238000010671 solid-state reaction Methods 0.000 abstract description 3
- 150000004770 chalcogenides Chemical class 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- DDJAGKOCVFYQOV-UHFFFAOYSA-N tellanylideneantimony Chemical compound [Te]=[Sb] DDJAGKOCVFYQOV-UHFFFAOYSA-N 0.000 description 8
- 229910000618 GeSbTe Inorganic materials 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000011669 selenium Substances 0.000 description 6
- 229910052798 chalcogen Inorganic materials 0.000 description 5
- 150000001787 chalcogens Chemical class 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910005936 Ge—Sb Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- VDDXNVZUVZULMR-UHFFFAOYSA-N germanium tellurium Chemical compound [Ge].[Te] VDDXNVZUVZULMR-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XAQUHQKSPRVMIR-UHFFFAOYSA-N [Sb].[Ge].[Si] Chemical compound [Sb].[Ge].[Si] XAQUHQKSPRVMIR-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000000374 eutectic mixture Substances 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- -1 Chalcogenide compounds Chemical class 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910007657 ZnSb Inorganic materials 0.000 description 1
- CZJCMXPZSYNVLP-UHFFFAOYSA-N antimony zinc Chemical compound [Zn].[Sb] CZJCMXPZSYNVLP-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001579 optical reflectometry Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 상 변화 메모리 소자의 제조 방법은, (a) 기판 상에 제 1 반응층을 형성하는 단계; (b) 상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층을 형성하는 단계; (c) 상기 컨택 홀을 매립하는 제 2 반응층을 형성하는 단계; 및 (d) 상기 제 1 반응층 및 상기 제 2 반응층을 이루는 물질 간의 고상 반응을 일으킴으로써 상기 제 1 반응층 및 상기 제 2 반응층 사이에 상 변화층을 생성하는 단계를 포함한다. 따라서, 낮은 전력 소모를 가지며 동작 속도가 빠른 상 변화 메모리 소자를 제공할 수 있다. The present invention relates to a nonvolatile memory device, the method of manufacturing a phase change memory device, comprising: (a) forming a first reaction layer on a substrate; (b) forming an insulating layer covering the first reaction layer to form a contact hole exposing a portion of the upper portion of the first reaction layer; (c) forming a second reaction layer filling the contact hole; And (d) generating a phase change layer between the first reaction layer and the second reaction layer by causing a solid phase reaction between the materials forming the first reaction layer and the second reaction layer. Accordingly, it is possible to provide a phase change memory device having low power consumption and fast operating speed.
상 변화, 메모리, 비휘발성, 고상 반응, chalcogenide, germanium-antimony(GeSb) Phase change, memory, nonvolatile, solid state reaction, chalcogenide, germanium-antimony (GeSb)
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 인가 전압 또는 인가 전류에 따라 상(phase)이 변화하는 상 변화 메모리 소자 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE
일반적으로 주기율표상의 14족부터 16족까지에 해당되는 원소들로 구성되는 물질의 일부는 빛 또는 전류 펄스에 의하여 그 상이 변화하는 특성을 지닌다. 황(S), 셀렌(Se), 텔루르(Te) 등의 칼코겐(chalcogen) 원소를 포함하는 칼코겐 이원 화합물(chalcogenide)이 대표적인 상 변화 물질이며, 칼코겐 원소를 포함하지 않는 저머늄안티몬(GeSb)이나 아연안티몬(ZnSb) 등도 상 변화 거동을 나타내는 것으로 알려져 있다. In general, some of the materials composed of elements of Groups 14 to 16 in the periodic table have the characteristic that the phase is changed by light or current pulses. Chalcogenide compounds including chalcogen elements such as sulfur (S), selenium (Se), and tellurium (Te) are typical phase change materials, and germanium antimony (Zr) does not contain chalcogen elements. GeSb) and zinc antimony (ZnSb) are also known to exhibit phase change behavior.
이러한 상 변화 물질은 결정 구조에 따라 결정상 또는 비정질상을 가지는데, 각 상에 따라 광학적 반사도 및 전기 저항이 다르기 때문에 광학 저장 매체나 비휘발성 메모리의 구성 요소로 사용이 가능하다. The phase change material may have a crystalline phase or an amorphous phase depending on the crystal structure, and since the optical reflectivity and the electrical resistance are different for each phase, the phase change material may be used as a component of an optical storage medium or a nonvolatile memory.
상 변화 물질의 광학적 특성을 응용한 DVD-RW(Digital Versatile Disk - ReWritable), DVD-RAM(Digital Versatile Disk - Random Access Memory) 등의 광 디스크의 실용화는 이미 이루어졌으며, 전기적 특성을 이용하는 비휘발성 메모리의 실용화에 필요한 연구가 현재 활발히 진행되고 있다. Optical disks such as Digital Versatile Disk-ReWritable (DVD-RW) and Digital Versatile Disk-Random Access Memory (DVD-RAM) that apply the optical properties of phase change materials have already been put to practical use. The research required for the practical use of the current research is being actively conducted.
비휘발성 메모리는 상 변화 물질이 비정질 상태 및 결정 상태일 때의 비저항 차이를 이용한다. 상 변화는 입력된 전류 펄스에 의하여 유도되는데, 비정질 상태에서 결정 상태로 변화하는 상 변화(SET) 및 결정 상태에서 비정질 상태로 변화하는 상 변화(RESET)에 필요한 전류 펄스의 진폭 및 지속 시간이 서로 다르다. The nonvolatile memory uses the difference in resistivity when the phase change material is in an amorphous state and a crystalline state. The phase change is induced by the input current pulse, and the amplitude and duration of the current pulse required for the phase change (SET) changing from the amorphous state to the crystalline state and the phase change (RESET) changing from the crystal state to the amorphous state are mutually different. different.
SET 을 위해서는 상 변화 물질의 온도가 결정화 온도 이상으로만 상승하면 되므로 펄스의 진폭은 그다지 크지 않아도 되지만 결정화 시간이 필요하므로 펄스가 임계 시간 이상으로 지속되어야 한다. Because the temperature of the phase change material only needs to rise above the crystallization temperature for the SET, the amplitude of the pulse does not have to be very large, but the crystallization time is required, so the pulse must be kept above the threshold time.
이에 반하여 RESET 을 위해서는 상 변화 물질의 온도가 녹는점 이상으로 상승하여야 하므로 펄스의 진폭이 SET 에 비해 훨씬 커야 하며, 펄스 시간은 비정질로 바뀐 상 변화 물질이 결정화하는 것을 억제하기 위하여 상대적으로 짧게 하여야 한다. On the other hand, for the RESET, the temperature of the phase change material must rise above the melting point, so the amplitude of the pulse must be much larger than that of the SET, and the pulse time must be relatively short in order to suppress crystallization of the phase change material that is changed to amorphous. .
상 변화 메모리의 실용화를 가로막는 가장 큰 장벽 중의 하나는 RESET 을 유도하는데 필요한 전류 펄스의 진폭이 매우 크다는 것이다. 대표적인 상 변화 물질인 저머늄안티몬텔루르(GeSbTe : 이하, GST라 함)를 사용하는 경우에 GST 가 하부 전극과 접촉하는 면적이 0.5×0.5μ㎡인 경우에 대략 수 mA 이상의 전류 펄스를 인가하여야만 RESET이 가능하다. 이러한 RESET 전류를 줄이기 위하여 소자 구조를 변 경하거나 새로운 상 변화 물질 또는 하부 전극 물질을 사용하는 방법 등이 고려되고 있다. One of the biggest barriers to the practical use of phase change memory is that the amplitude of the current pulses needed to induce RESET is very large. When using germanium antimony tellurium (GeSbTe: hereinafter referred to as GST), which is a typical phase change material, RESET must be applied when a current pulse of about several mA or more is applied when the area where GST contacts the lower electrode is 0.5 × 0.5
도 1은 상 변화 물질을 포함하는 종래 메모리 소자의 구조를 나타내는 도면이다. 도 1을 참조하면, 종래 상 변화 메모리 소자는 하부 전극(106), 발열층(108), 상 변화 물질(112) 및 상부 전극(116)을 포함한다. 1 is a diagram illustrating a structure of a conventional memory device including a phase change material. Referring to FIG. 1, a conventional phase change memory device includes a
이러한 상 변화 메모리 소자의 하부 전극(106)과 상부 전극(116) 사이에 전원을 가하면 발열층(108) 및 상 변화 물질(112)에서 열이 발생하고 상 변화 물질(112)이 상 변이 되는데, 이러한 상 변이된 부분을 프로그래머블 볼륨(programmable volume, 112a)이라고 한다. 이와 같은 상 변화 메모리 소자에 있어서 프로그래머블 볼륨이 작을수록 SET 또는 RESET에 필요한 전류가 작아진다. When power is applied between the
프로그래머블 볼륨을 작게 하기 위하여는 상 변화 물질(112) 및 발열층(108)이 접촉하는 컨택 홀(contact hole)의 크기를 작게 하는 방법이 사용되는데, 이러한 방법은 고 비용의 반도체 공정 기술이 필요하다는 단점이 있다. In order to reduce the programmable volume, a method of reducing the size of a contact hole contacting the
즉, 서브마이크론(sub micron) 이하의 컨택 홀을 형성하기 위하여는 높은 수준의 포토리소그래피(photolithography) 기술과 에칭(etching) 기술이 요구되며, 이러한 컨택 홀을 매립하기 위하여는 스텝 커버리지(step coverage) 특성이 우수한 증착 기술이 필요하다는 문제점이 있다. That is, high levels of photolithography and etching techniques are required to form sub-micron contact holes, and step coverage is required to fill these contact holes. There is a problem that a deposition technique having excellent characteristics is required.
따라서, 높은 수준의 공정 기술과 고 비용을 필요로 하지 않고 상 변화 소자를 만들 수 있는 방법이 요구된다. Therefore, there is a need for a method capable of making a phase change device without requiring a high level of process technology and high cost.
따라서, 본 발명의 목적은, 높은 수준의 공정 기술과 고 비용을 필요로 하지 않는 상 변화 메모리 소자의 제조 방법을 제공하는 데 있다. Accordingly, it is an object of the present invention to provide a method of manufacturing a phase change memory device that does not require a high level of process technology and high cost.
또한, 본 발명의 다른 목적은, 고상 반응(solid-state reaction, 固狀 反應)을 이용한 상 변화층을 생성함으로써 프로그래머블 볼륨을 작게 형성하고 이에 따라 낮은 전력 소모를 갖는 상 변화 메모리 소자의 제조 방법을 제공하는 데 있다. Another object of the present invention is to provide a method of manufacturing a phase change memory device having a small programmable volume and thus low power consumption by generating a phase change layer using a solid-state reaction. To provide.
또한, 본 발명의 다른 목적은, 하기의 설명 및 본 발명의 한 실시예에 의하여 파악될 수 있다. In addition, another object of the present invention can be understood by the following description and one embodiment of the present invention.
이를 위하여, 본 발명의 한 실시예에 따른 전자 소자는 제 1 반응층; 상기 제1 반응층 위에 형성되는 제 2 반응층; 및 상기 제 1 반응층 및 상기 제 2 반응층의 사이에 형성되며, 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층을 포함한다. 여기서 고상 반응은 제 1 반응층 및 제 2 반응층을 이루는 물질이 화학 반응을 하여 화합물(compound)을 형성하거나 또는 섞임으로써 혼합물(mixture)을 형성하는 경우를 모두 포함한다.To this end, the electronic device according to an embodiment of the present invention comprises a first reaction layer; A second reaction layer formed on the first reaction layer; And a phase change layer formed between the first reaction layer and the second reaction layer and formed by a solid phase reaction between a material forming the first reaction layer and a material forming the second reaction layer. Here, the solid phase reaction includes both cases in which the materials forming the first reaction layer and the second reaction layer are chemically reacted to form a compound or to form a mixture.
본 발명의 다른 실시예에 따른 상 변화 메모리 소자는, 제 1 반응층; 상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층; 및 상기 컨택 홀을 매립하는 제 2 반응층을 포함하되, 상기 제 1 반응층 및 상기 제 2 반응층의 사이에는 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층이 존재한다. Phase change memory device according to another embodiment of the present invention, the first reaction layer; An insulating layer covering the first reaction layer to form a contact hole exposing a portion of the upper portion of the first reaction layer; And a second reaction layer filling the contact hole, and between the first reaction layer and the second reaction layer, a solid phase reaction between a material constituting the first reaction layer and a material constituting the second reaction layer. There is a phase change layer formed by this.
또한, 이를 위하여, 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 방법은, (a) 기판 상에 제 1 반응층을 형성하는 단계; (b) 상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층을 형성하는 단계; (c) 상기 컨택 홀을 매립하는 제 2 반응층을 형성하는 단계; 및 (d) 상기 제 1 반응층 및 상기 제 2 반응층을 이루는 물질 간의 고상 반응을 일으킴으로써 상기 제 1 반응층 및 상기 제 2 반응층 사이에 상 변화층을 생성하는 단계를 포함한다. In addition, for this purpose, a method of manufacturing a phase change memory device according to another embodiment of the present invention, (a) forming a first reaction layer on the substrate; (b) forming an insulating layer covering the first reaction layer to form a contact hole exposing a portion of the upper portion of the first reaction layer; (c) forming a second reaction layer filling the contact hole; And (d) generating a phase change layer between the first reaction layer and the second reaction layer by causing a solid phase reaction between the materials forming the first reaction layer and the second reaction layer.
상술한 바와 같이 본 발명은, 인접한 두 물질의 고상 반응을 이용하여 작은 체적의 상 변화층을 형성하고, 이에 따라 프로그래머블 볼륨이 작아지게 함으로써, 낮은 전력 소모를 갖는 상 변화 전자 소자를 제공할 수 있는 이점이 있다. As described above, the present invention can provide a phase change electronic device having a low power consumption by forming a small volume phase change layer by using the solid phase reaction of two adjacent materials, thereby reducing the programmable volume. There is an advantage.
또한, 본 발명에 따른 상 변화 메모리 소자는, 상 변화 시에 낮은 전력을 요구하므로 소자에 인가하는 전류 펄스의 진폭 및 지속 시간을 줄임으로써 동작 속도도를 빠르게 할 수 있는 이점이 있다. In addition, since the phase change memory device according to the present invention requires low power at the time of phase change, the phase change memory device can reduce the amplitude and duration of the current pulse applied to the device, thereby increasing the operation speed.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한, 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명을 생략한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.
도 2는 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자를 나 타내는 도면이다. 도 2를 참조하면, 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자는, 하부 전극(206), 제 1 반응층(208), 제 2 반응층(210), 상부 전극(212) 및 고상 반응에 의하여 생성된 상 변화층(215)을 포함한다. 이하, 도 2를 참조하여 본 발명의 한 실시예에 따른 고상 반응을 이용한 상 변화 물질을 이용한 전자 소자의 구성에 대하여 상세히 설명한다. 2 is a diagram illustrating an electronic device using a phase change material according to an exemplary embodiment of the present invention. 2, an electronic device using a phase change material according to an embodiment of the present invention includes a
하부 전극(206)은 기판(도시하지 않음) 등의 위에 적층되어 있을 수 있으며, 하부 전극(206) 위에 제 1 반응층(208)이 순차적으로 적층되어 있다. The
하부 전극(206)이 기판 위에 형성되는 경우, 기판과 하부 전극(206) 사이에는 산화막 등의 절연막이 형성된다. When the
본 발명의 한 실시예에 따른 하부 전극(206) 및 상부 전극(212)은, 각각 전자 소자의 하부 단자 및 상부 단자의 역할을 하며 금속 물질로 형성될 수 있다. The
본 발명의 한 실시예에 따른 제 1 반응층(208) 및 제 2 반응층(210)은, 고상 반응에 의하여 상 변화 물질을 생성할 수 있는 원소들로 이루어진다. The
즉, 제 1 반응층(208) 및 제 2 반응층(210)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물일 수 있다. 예를 들어, 제 1 반응층(208)/제 2 반응층(210)은, 저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb), 저머늄/안티몬텔루르(Ge/SbTe), 안티몬텔루르/저머늄(SbTe/Ge), 실리콘저머늄/안티몬텔루르(SiGe/SbTe) 및 안티몬텔루르/실리콘저머늄(SbTe/SiGe) 중 어느 하나의 구조를 가질 수 있다. 제 1 반응층(208)/ 제 2 반응층(210)의 물질이 상기와 같을 때 생성되는 상 변화 물질은 저머늄안티몬(GeSb), 저머늄텔루르(GeTe), 안티몬텔루르(SbTe), 저머늄안티몬텔루르(GeSbTe) 및 실리콘저머늄안티몬텔루르(SiGeSbTe) 등이 될 수 있다. That is, the
상 변화층(215)은, 제 1 반응층(208) 및 제 2 반응층(210)을 이루는 물질의 고상 반응에 의하여 생성된다. 상기 고상 반응은 열에너지를 가함으로써 촉진되는데 열처리 조건을 조절함으로써 원하는 두께의 상 변화층(215)을 생성할 수 있다. The
또한, 상 변화층(215)은, 제 1 반응층(208) 및 제 2 반응층(210)을 이루는 물질의 확산 정도에 따라 그 두께가 결정된다. In addition, the thickness of the
이러한 제1 반응층(208)과 제2 반응층(210) 사이에는 절연막이 형성될 수 있으며, 절연막의 일부에 형성되는 컨택홀을 통해 제1 반응층(208)과 제2 반응층(210)이 접촉할 수 있다. An insulating film may be formed between the
따라서, 상 변화층(215)의 면적은, 컨택홀의 면적을 변화시킴으로써 조절 가능하다. 이와 같이 생성된 상 변화층(215)은 인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환된다. Therefore, the area of the
즉, 고상 반응에 의하여 생성된 상 변화층(215)이 상 변화 특성을 지님으로써 본 발명의 한 실시예에 따른 전자 소자가 상 변화 메모리, 트랜지스터, 스위치 등의 전자 소자로서 동작할 수 있게 된다. 한편, 프로그래머블 볼륨은 상 변화층(215)의 전체 체적을 초과할 수 없으므로 상 변화층(215)의 체적이 작아짐에 따라 프로그래머블 볼륨 또한 작아진다. That is, since the
따라서, 본 발명의 한 실시예에 따른 전자 소자를 사용하는 경우 SET 및 RESET에 소모되는 전류가 줄어들게 되는 이점이 있다. Therefore, when using the electronic device according to an embodiment of the present invention there is an advantage that the current consumed in the SET and RESET is reduced.
도 3은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 다른 실시예에 따른 상 변화 메모리 소자는, 기판(302), 하부 절연층(304), 하부 전극(306), 제 1 반응층(308), 중간 절연층(310), 제 2 반응층(312), 상부 절연층(314), 상부 전극(316) 및 고상 반응에 의하여 생성된 상 변화층(308a)을 포함한다. 이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 구성에 대하여 상세히 설명한다. 3 is a diagram illustrating a phase change memory device according to another exemplary embodiment of the present invention. Referring to FIG. 3, a phase change memory device according to another exemplary embodiment of the present invention may include a
기판(302) 상에는 하부 절연층(304), 하부 전극(306) 및 제 1 반응층(308)이 순차적으로 적층되어 있다. The lower
기판(302)은, 실리콘 기판을 사용할 수 있다. 실리콘 기판을 사용하는 경우에는 기판(302) 상부를 열 산화(thermal oxidation)하여 실리콘 산화막(Si oxide)을 형성할 수 있는데, 이렇게 형성된 실리콘 산화막은 하부 절연층(304)을 대체한다. As the
하부 전극(306) 및 상부 전극(316)은, 각각 메모리 소자의 하부 단자 및 상부 단자의 역할을 하며 금속 전극으로 형성될 수 있다. 바람직하게는 전기 전도도가 높은 물질, 예를 들어, 알루미늄(Al), 구리(Cu), 백금(Pt), 텅스텐(W), 티타늄텅스텐(TiW) 및 폴리 실리콘(Poly-Si) 등으로 형성될 수 있다. The
제 1 반응층(308) 및 제 2 반응층(312)은, 고상 반응에 의하여 상 변화 물질을 생성할 수 있는 원소들로 이루어진다. The
즉, 제 1 반응층(308) 및 제 2 반응층(312)은, 도 2의 한 실시예와 같이, 실 리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물일 수 있다. 예를 들어, 제 1 반응층(308)/제 2 반응층(312)은, 저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb), 저머늄/안티몬텔루르(Ge/SbTe), 안티몬텔루르/저머늄(SbTe/Ge), 실리콘저머늄/안티몬텔루르(SiGe/SbTe) 및 안티몬텔루르/실리콘저머늄(SbTe/SiGe) 중 어느 하나의 구조를 가질 수 있다. 제 1 반응층(308)/ 제 2 반응층(312)의 물질이 상기와 같을 때 생성되는 상 변화 물질은 저머늄안티몬(GeSb), 저머늄텔루르(GeTe), 안티몬텔루르(SbTe), 저머늄안티몬텔루르(GeSbTe) 및 실리콘저머늄안티몬텔루르(SiGeSbTe) 등이 될 수 있다. That is, the
상 변화층(308a)은, 제 1 반응층(308) 및 제 2 반응층(312)을 이루는 물질의 고상 반응에 의하여 생성된다. 상기 고상 반응은 열에너지를 가함으로써 촉진되는데 열처리 조건을 조절함으로써 원하는 두께의 상 변화층(308a)을 생성할 수 있다. The
또한, 상 변화층(308a)은, 제 1 반응층(308) 및 제 2 반응층(312)을 이루는 물질의 확산 정도에 따라 그 두께가 결정되며, 그 단면적은 컨택 홀의 면적에 상응하는 정도로 한정된다. 또한, 상기 생성된 상 변화층(308a)은 인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환된다. In addition, the thickness of the
즉, 고상 반응에 의하여 생성된 상 변화층(308a)이 상 변화 특성을 지님으로써 본 발명의 다른 실시예에 따른 메모리 소자가 상 변화 메모리 소자로서 동작할 수 있게 된다. 한편, 프로그래머블 볼륨은 상 변화층(308a)의 전체 체적을 초과할 수 없으므로 상 변화층(308a)의 체적이 작아짐에 따라 프로그래머블 볼륨 또한 작아진다. That is, since the
따라서, 본 발명의 일실시예에 따른 메모리 소자를 사용하는 경우 SET 및 RESET에 소모되는 전류가 줄어들게 되는 이점이 있다. Therefore, when using the memory device according to an embodiment of the present invention there is an advantage that the current consumed in the SET and RESET is reduced.
도 4는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정을 보여주기 위한 도면이다. 이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정에 대하여 상세히 설명한다. 4 is a diagram illustrating a manufacturing process of a phase change memory device according to another exemplary embodiment of the present invention. Hereinafter, a manufacturing process of a phase change memory device according to another exemplary embodiment of the present invention will be described in detail with reference to FIG. 4.
먼저 도 4의 (a)에 도시된 바와 같이 기판(302)상에 하부 절연층(304), 하부 전극(306) 및 제 1 반응층(308)을 순차적으로 적층한다. First, as shown in FIG. 4A, the lower insulating
이 때, 기판(302)이 실리콘 기판인 경우, 기판(302) 상부를 열 산화(thermal oxidation)하여 실리콘 산화막(Si oxide)를 형성할 수 있으며, 이렇게 형성된 실리콘 산화막은 하부 절연층(304)의 역할을 하므로 별도로 하부 절연층(304)을 적층할 필요가 없게 된다. In this case, when the
하부 전극(306)은, 전기 전도도가 높은 물질을 사용한다. 바람직하게는 티타늄텅스턴(TiW), 폴리 실리콘(poly-Si) 또는 알루미늄(Al) 등을 사용할 수 있다. The
제 1 반응층(308)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물로 증착할 수 있다. 예를 들어, 제 1 반응층(308)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 셀렌(Se), 텔루르(Te), 안티몬텔루르(SbTe), 실리콘저머늄(SiGe) 등으로 증착할 수 있으며, 증착을 위해 스퍼터링(sputtering) 법을 사용할 수 있다. 제 1 반응층(308)을 저머 늄(Ge)으로 증착하는 경우 그 두께는 1nm ~ 200nm로 증착하는 것이 바람직하다. The
이후, 도 4의 (b)에 도시된 바와 같이, 하부 전극(306) 및 제 1 반응층(308)을 패터닝한 후, 중간 절연층(310)을 적층한다. Thereafter, as shown in FIG. 4B, after the
바람직하게 하부 전극(306) 및 제 1 반응층(308)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다. Preferably, the
이후, 도 4의 (c)에 도시된 바와 같이, 중간 절연층(310)을 패터닝하여 제 1 반응층(308) 상부를 노출시키는 컨택 홀을 형성한 후, 상기 컨택 홀을 매립하는 제 2 반응층(312)을 적층한다. Subsequently, as illustrated in FIG. 4C, after forming the contact hole exposing the upper portion of the
바람직하게 중간 절연층(310)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다. Preferably, the patterning of the intermediate insulating
제 2 반응층(312)은, 제 1 반응층(308)이 저머늄(Ge)인 경우에는 안티몬(Sb) 또는 안티몬텔루르(SbTe)로, 제 1 반응층(308)이 안티몬(Sb) 또는 안티몬텔루르(SbTe)인 경우에는 저머늄(Ge)으로, 제 1 반응층(308)이 저머늄(Ge)인 경우에는 텔루르(Te)로, 제 1 반응층(308)이 텔루르(Te)인 경우에는 저머늄(Ge)으로, 제 1 반응층(308)이 안티몬(Sb)인 경우 텔루르(Te)로, 제 1 반응층(308)이 텔루르(Te)인 경우 안티몬(Sb)으로, 제 1 반응층(308)이 실리콘저머늄(SiGe)인 경우에는 안티몬텔루르(SbTe)로, 제 1 반응층(308)이 안티몬텔루르(SbTe)인 경우 실리콘저머늄(SiGe)으로 적층할 수 있으며, 스퍼터링(sputtering) 법 등에 의하여 증착할 수 있다. When the
제 2 반응층(312)을 안티몬(Sb)로 적층하는 경우 그 두께는 1nm ~ 300nm로 적층하는 것이 바람직하다. When the
이후, 상기와 같이 적층된 결과물에 열 처리 등의 방법으로 열 에너지를 가하여 도 4의 (d)에 도시된 바와 같이 상 변화층(308a)을 생성한다. Thereafter, thermal energy is applied to the resultant stacked as described above using a heat treatment method to generate a
이를 좀더 상세히 설명하면, 상기와 같이 제 1 반응층(308) 및 제 2 반응층(312)이 적층된 구조물에 열 에너지를 가하면, 제 1 반응층(308) 및 제 2 반응층(312)을 구성하는 물질 사이에서 고상 반응이 일어나게 되며, 이러한 고상 반응에 의하여 상 변화층(308a)이 생성된다. In more detail, when the thermal energy is applied to the structure in which the
한편, 고상 반응을 위한 열처리는 반드시 본 단계에서만 실시해야 하는 것은 아니며, 제 1 반응층과 제 2 반응층이 증착된 이후에는 하기의 어느 단계에서나 실시하는 것이 가능하다. On the other hand, the heat treatment for the solid phase reaction is not necessarily to be performed only in this step, it can be carried out at any of the following steps after the first reaction layer and the second reaction layer is deposited.
바람직하게 상기 열 처리 온도는 100℃ ~ 600℃로 한다. 열 처리 온도가 너무 낮거나 높으면 고상 반응에 의한 소자 특성이 나타나지 않기 때문이다. 이를 도 5 내지 도 7을 참조하여 설명하면 다음과 같다. Preferably the heat treatment temperature is 100 ℃ ~ 600 ℃. If the heat treatment temperature is too low or too high, the device characteristics due to the solid phase reaction do not appear. This will be described with reference to FIGS. 5 to 7.
도 5는 저머늄-안티몬(Ge-Sb)의 상태도이다. 도 5를 참조하면, 저머늄과 안티몬은 모든 조성에서 GeXSb1-X의 고용체(solid solution)를 형성함을 알 수 있다. 또한, 저머늄안티몬(GeSb) 합금은 안티몬(Sb)의 농도가 85.5 atomic % 인 경우 공융 혼합물(eutectic mixture)을 이루며, 이 때 공융점(eutectic point)은 592℃가 된다. 5 is a state diagram of germanium-antimony (Ge-Sb). Referring to FIG. 5, it can be seen that germanium and antimony form a solid solution of Ge X Sb 1-X in all compositions. In addition, the germanium antimony (GeSb) alloy forms an eutectic mixture when the concentration of antimony (Sb) is 85.5 atomic%, at which time the eutectic point becomes 592 ° C.
도 6은 W/Sb/Ge/Si 구조의 다층 박막 시편을 열처리한 후 AES(Auger Electron Spectroscopy) 분석을 통하여 깊이에 따른 각 원소들의 농도 분포를 보여주기 위한 도면이고, 도 7은 저머늄-안티몬(Ge-Sb)의 생성을 보여주는 사진이다. 도 6에서의 다층 박막 시편은 W(50nm)/Sb(100nm)/Ge(100nm)/Si wafer를 이용하였으며, 질소(N2) 분위기에서 1시간 열처리하였다. FIG. 6 is a diagram illustrating the concentration distribution of each element according to depth through AES (Auger Electron Spectroscopy) analysis after heat treatment of a multilayer thin film specimen having a W / Sb / Ge / Si structure, and FIG. 7 is germanium-antimony. Photograph showing generation of (Ge-Sb). The multilayer thin film specimen in FIG. 6 was W (50 nm) / Sb (100 nm) / Ge (100 nm) / Si wafer, and was heat-treated for 1 hour in a nitrogen (N 2 ) atmosphere.
도 6을 참조하면, 열처리 온도가 400℃에서 500℃로 증가한 경우 안티몬과 저머늄이 충분히 섞임으로써 저머늄안티몬(GeSb) 합금이 생성되었음을 알 수 있다. Referring to FIG. 6, when the heat treatment temperature is increased from 400 ° C. to 500 ° C., antimony and germanium are sufficiently mixed to form a germanium antimony (GeSb) alloy.
한편, 600℃의 열처리 온도에서는 안티몬(Sb) 및 저머늄(Ge) 원소가 시편 내에서 관찰되지 않았다. 이는 도 5에서 살펴본 바와 같이 저머늄안티몬(GeSb)의 공융점인 592℃를 넘었기 때문이다. On the other hand, the antimony (Sb) and germanium (Ge) elements were not observed in the specimen at the heat treatment temperature of 600 ℃. This is because the eutectic point of germanium antimony (GeSb), as seen in FIG. 5, exceeded 592 ° C.
따라서, 전술한 바와 같이 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제작을 위해 고상 반응을 이용하기 위하여는 100℃ ~ 600℃로 열처리하는 것이 바람직하다. 상기한 열처리 온도는 안티몬(Sb)과 저머늄(Ge) 간의 고상 반응에 한정되지 않고, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 셀렌(Se), 텔루르(Te), 안티몬텔루르(SbTe) 및 실리콘저머늄(SiGe) 간의 고상 반응에도 적용된다. Therefore, as described above, in order to use a solid phase reaction for fabricating a phase change memory device according to another exemplary embodiment of the present invention, it is preferable to heat-treat it at 100 ° C to 600 ° C. The heat treatment temperature is not limited to the solid phase reaction between antimony (Sb) and germanium (Ge), and silicon (Si), germanium (Ge), antimony (Sb), selenium (Se), tellurium (Te), and antimony The same applies to the solid phase reaction between tellurium (SbTe) and silicon germanium (SiGe).
도 7의 TEM 사진을 참조하면, 산화막(Oxide) 위에 하부 전극(Metal), 제1 반응층, 제2 반응층, 상부전극(W) 및 산화막(Oxide)이 순차적으로 적층되어 있는 구조를 볼 수 있다. Referring to the TEM photograph of FIG. 7, a structure in which a lower electrode (Metal), a first reaction layer, a second reaction layer, an upper electrode (W), and an oxide layer (Oxide) are sequentially stacked on the oxide layer is illustrated. have.
이때, 제1 반응층을 저머늄(Ge)으로, 제2 반응층을 안티몬(Sb)으로 형성하였으며, 고상 반응을 유도하는 열처리를 수행한 결과, 도 7의 TEM 사진과 같이 제1 반응층과 제2 반응층의 계면에 상 변화층으로 저머늄안티몬(GeSb)이 형성되어 있는 것을 확인할 수 있다. At this time, the first reaction layer was formed of germanium (Ge), the second reaction layer was formed of antimony (Sb), and as a result of performing a heat treatment to induce a solid phase reaction, as shown in the TEM photograph of FIG. It can be seen that germanium antimony (GeSb) is formed in the phase change layer at the interface of the second reaction layer.
다시 도 4를 참조하여 설명하면, 상 변화층(308a)을 생성한 후에는, 도 4의 (e)에 도시된 바와 같이, 제 2 반응층(312)을 패터닝한 후 상부 절연층(314)을 적층한다. Referring back to FIG. 4, after the
바람직하게 제 2 반응층(312)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다.Preferably, the patterning of the
한편, 제 2 반응층(312)은 반드시 패터닝해야 하는 것은 아니며, 고상 반응에 의하여 상 변화층(308a)을 생성한 후에 제 2 반응층(312)을 패터닝하지 않고 습식 식각으로 완전히 제거하여 상 변화 메모리 소자를 제작할 수도 있다.Meanwhile, the
이후, 도 4의 (f)에 도시된 바와 같이, 상부 절연층(314)을 패터닝하여 제 2 반응층(312) 상부의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀을 매립하는 상부 전극(316)을 적층하고, 상기 적층된 상부 전극(316)을 패터닝한다. Subsequently, as shown in FIG. 4F, the upper insulating
바람직하게 상부 절연층(314) 및 상부 전극(316)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다. Preferably, the upper insulating
상부 전극(316)은, 전기 전도도가 높은 물질을 사용한다. 바람직하게는 구리(Cu), 티타늄텅스턴(TiW), 폴리 실리콘(poly-Si) 또는 알루미늄(Al) 등을 사용할 수 있다. The
상기와 같은 공정에 의하여 제작된 본 발명의 일실시예에 따른 상 변화 메모리 소자의 특성을 도 8 및 도 9를 참조하여 이하에서 살펴본다. The characteristics of the phase change memory device according to the exemplary embodiment of the present invention manufactured by the above process will be described below with reference to FIGS. 8 and 9.
도 8은 종래의 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면이다. 8 is a diagram illustrating a change in cell resistance according to a programming current of a conventional phase change memory device.
테스트에 사용된 소자는 도 1과 같은 구조를 지니며, 상 변화층으로 공융 혼합물을 형성하는 저머늄안티폰(GeSb) 합금, 발열층으로 실리콘저머늄(SiGe) 합금을 포함한다. 도 8을 참조하면, SET 전류 및 RESET 전류는 각각 1.02mA 및 2.37mA 이며 RESET 저항과 SET 저항의 비는 약 7이다.The device used for the test has a structure as shown in FIG. 1, and includes a germanium antimony (GeSb) alloy forming a eutectic mixture as a phase change layer, and a silicon germanium (SiGe) alloy as a heating layer. Referring to FIG. 8, the SET current and the RESET current are 1.02 mA and 2.37 mA, respectively, and the ratio of the RESET resistor and the SET resistor is about 7.
한편, 도 9는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면이다. 9 is a diagram illustrating a change in cell resistance according to a programming current of a phase change memory device according to another exemplary embodiment of the present invention.
도 9를 참조하면, 본 발명의 다른 실시예에 따라 제작된 메모리 소자의 SET 전류 및 RESET 전류는 각각 0.42mA 및 0.68mA로 도 8에서 살펴본 종래 구조에 의한 소자에 비하면 각각 약 41% 및 29%에 해당되는 작은 값임을 알 수 있다. Referring to FIG. 9, the SET current and the RESET current of the memory device fabricated according to another embodiment of the present invention are 0.42 mA and 0.68 mA, respectively, about 41% and 29%, respectively, compared to the device of the conventional structure described with reference to FIG. 8. It can be seen that it is a small value corresponding to.
이러한 낮은 프로그래밍 전류 값은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 상 변화층(308a)의 체적이 작은 데서 기인하며, 이와 같은 상 변화층(308a)의 작은 체적은 프로그래머블 볼륨이 작음을 의미한다. This low programming current value is due to the small volume of the
또한, RESET 저항과 SET 저항의 비는 약 100으로 종래 구조에 의한 소자에 비하여 약 14배 높음을 알 수 있다. 이러한 높은 저항 비는 고상 반응에 의하여 형성된 상 변화층(308a)의 대부분이 상 변화에 관여하기 때문이며, 소자 특성이 향상됨을 의미한다. In addition, the ratio of the RESET resistance and the SET resistance is about 100, which is about 14 times higher than that of the conventional device. This high resistance ratio is because most of the
도 10은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 구조를 나타내는 도면이다. 도 10의 구조는 도 3과 상이하며, 특히 절연막(410)으로 둘러싸인 작은 단면적의 제 1 반응층(408)이 제 2 반응층(412)의 하부에 위치하는 구조를 갖는 점에서 구별된다.10 is a diagram illustrating a structure of a phase change memory device according to another exemplary embodiment of the present invention. The structure of FIG. 10 is different from FIG. 3, and is distinguished in that the
도 10을 참조하면, 하부 전극(406) 위에 절연막(410)을 형성한 후 콘택홀을 형성한다. 하부 전극(406)은 기판(미도시) 위에 형성될 수 있으며, 콘택홀은 하부 전극(406)의 적어도 일부분이 노출되도록 형성될 수 있다.Referring to FIG. 10, an insulating
다음으로, 컨택홀을 채워 제 1 반응층(408)을 형성한다. 제 1 반응층(408)을 형성하는 방법은, 상기 제 1 반응층(408)의 물질이 상기 콘택홀을 채우도록 증착한 후 화학적 기계적 연마(CMP: chemical mechanical polishing)를 통해 상기 제 1 반응층(408)의 상면과 상기 절연막(410)의 상면이 실질적으로 동일한 평면에 위치하도록 할 수 있다.Next, the
상기 제 1 반응층(408) 위에 제 2 반응층(412)을 형성하고, 상기와 같이 적층된 결과물에 열 처리 등의 방법으로 열 에너지를 가하여 상 변화층(408a)을 생성한다. 그 위에 상부 전극(414)을 형성할 수 있다. The
도 10에 나타낸 실시예에서, 제 1 반응층(408) 및 제 2 반응층(412)의 물질의 조합은 도 3에 나타낸 구현예에서 설명한 물질의 조합으로 할 수 있다.In the embodiment shown in FIG. 10, the combination of the materials of the
상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허 청구 범위와 특허 청구 범위의 균등한 것에 의해 정해져야 한다. In the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Accordingly, the scope of the invention should not be defined by the described embodiments, but should be defined by the equivalents of the claims and claims.
도 1은 상 변화 물질을 포함하는 종래 메모리 소자의 구조를 나타내는 도면, 1 illustrates a structure of a conventional memory device including a phase change material;
도 2는 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자를 나타내는 도면,2 is a view showing an electronic device using a phase change material according to an embodiment of the present invention;
도 3은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면, 3 is a diagram illustrating a phase change memory device according to another embodiment of the present invention;
도 4a-4f는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정을 보여주기 위한 도면, 4A and 4F are views illustrating a manufacturing process of a phase change memory device according to another embodiment of the present invention;
도 5는 저머늄-안티몬(Ge-Sb)의 상태도, 5 is a state diagram of germanium-antimony (Ge-Sb),
도 6은 W/Sb/Ge/Si 구조의 다층 박막 시편을 열처리한 후 AES 분석을 통하여 깊이에 따른 각 원소들의 농도 분포를 보여주기 위한 도면,6 is a view showing the concentration distribution of each element according to the depth through the AES analysis after heat treatment of the multi-layer thin film specimen of W / Sb / Ge / Si structure,
도 7은 본 발명에 따른 저머늄-안티몬(Ge-Sb)의 생성을 보여주는 사진,Figure 7 is a photograph showing the production of germanium-antimony (Ge-Sb) according to the present invention,
도 8은 종래의 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면, 8 is a view illustrating a change in cell resistance according to a programming current of a conventional phase change memory device;
도 9는 본 발명의 다른 실시예에 따른 고상 반응을 이용한 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면,9 is a view showing a change in cell resistance according to a programming current of a phase change memory device using a solid state reaction according to another embodiment of the present invention;
도 10은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면.10 illustrates a phase change memory device according to still another embodiment of the present invention.
Claims (20)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/326,776 US7989793B2 (en) | 2007-12-10 | 2008-12-02 | Electrical device using phase change material, phase change memory device using solid state reaction and method for fabricating the same |
| JP2008314478A JP5142397B2 (en) | 2007-12-10 | 2008-12-10 | Electronic device using phase change material, phase change memory device, and manufacturing method thereof |
| US13/110,579 US8470719B2 (en) | 2007-12-10 | 2011-05-18 | Method for fabricating phase change memory device using solid state reaction |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127534 | 2007-12-10 | ||
| KR20070127534 | 2007-12-10 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100102476A Division KR101020683B1 (en) | 2007-12-10 | 2010-10-20 | The electrical device having phase change layer and the phase change memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090060935A KR20090060935A (en) | 2009-06-15 |
| KR100998887B1 true KR100998887B1 (en) | 2010-12-08 |
Family
ID=40990587
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080084534A KR100998887B1 (en) | 2007-12-10 | 2008-08-28 | The electrical device using phase change material, the phase change memory device, and the method for fabricating the same |
| KR1020100102476A KR101020683B1 (en) | 2007-12-10 | 2010-10-20 | The electrical device having phase change layer and the phase change memory device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100102476A KR101020683B1 (en) | 2007-12-10 | 2010-10-20 | The electrical device having phase change layer and the phase change memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR100998887B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856505B1 (en) | 2005-11-02 | 2008-09-04 | 키몬다 아게 | Phase change memory cell including multiple phase change material portions and method thereof |
-
2008
- 2008-08-28 KR KR1020080084534A patent/KR100998887B1/en not_active IP Right Cessation
-
2010
- 2010-10-20 KR KR1020100102476A patent/KR101020683B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100856505B1 (en) | 2005-11-02 | 2008-09-04 | 키몬다 아게 | Phase change memory cell including multiple phase change material portions and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100118972A (en) | 2010-11-08 |
| KR101020683B1 (en) | 2011-03-11 |
| KR20090060935A (en) | 2009-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8470719B2 (en) | Method for fabricating phase change memory device using solid state reaction | |
| US7786460B2 (en) | Phase change memory device and manufacturing method | |
| US7879692B2 (en) | Programmable resistive memory cell with self-forming gap | |
| US8158965B2 (en) | Heating center PCRAM structure and methods for making | |
| EP1667244B1 (en) | Method of fabricating phase change memory device having phase change material layer containing phase change nano particles | |
| US7696503B2 (en) | Multi-level memory cell having phase change element and asymmetrical thermal boundary | |
| US7033856B2 (en) | Spacer chalcogenide memory method | |
| KR101421367B1 (en) | Resistance variable memory cell structures and methods | |
| US7932507B2 (en) | Current constricting phase change memory element structure | |
| US7972895B2 (en) | Memory cell device with coplanar electrode surface and method | |
| TWI451569B (en) | Phase change memory cell including a thermal protect bottom electrode and manufacturing methods | |
| US20070111429A1 (en) | Method of manufacturing a pipe shaped phase change memory | |
| US20080061341A1 (en) | Memory Device Having Wide Area Phase Change Element and Small Electrode Contact Area | |
| US7879643B2 (en) | Memory cell with memory element contacting an inverted T-shaped bottom electrode | |
| US7811933B2 (en) | CMOS-process-compatible programmable via device | |
| JP2008004935A (en) | Manufacturing method of thin film, and manufacturing method of phase change memory device using it | |
| US20100015755A1 (en) | Manufacturing method of semiconductor memory device | |
| US7985693B2 (en) | Method of producing phase change memory device | |
| KR100998887B1 (en) | The electrical device using phase change material, the phase change memory device, and the method for fabricating the same | |
| KR20180029353A (en) | phase change device having chalcogenide-nonconductor nanocomposite material thin film and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| A107 | Divisional application of patent | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20131128 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |