KR100998040B1 - Substrate for semiconductor package, semiconductor package having such, and method for manufacturing the said semiconductor package - Google Patents

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Abstract

본 발명은, 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 소정의 회로패턴이 형성된 기판과, 상기 회로패턴과 외부 회로를 전기적으로 연결하기 위해 마련된 외부접속단자를 구비하는 반도체 패키지에 있어서,The present invention provides a semiconductor package comprising a semiconductor chip, a substrate having a predetermined circuit pattern electrically connected to the semiconductor chip, and an external connection terminal provided to electrically connect the circuit pattern and an external circuit.

상기 기판은, 그 상면과 저면에 각각 상면 및 저면 회로패턴이 형성되며, 그 측면에는 상기 상면 및 저면 회로패턴을 전기적으로 연결하기 위하여 도금층을 구비하여 된 측면 회로패턴층을 구비하는 것을 특징으로 한다. The substrate has upper and lower circuit patterns formed on the top and bottom surfaces thereof, respectively, and side surfaces thereof include side circuit pattern layers provided with plating layers for electrically connecting the top and bottom circuit patterns. .

방법 측면에서 본 발명은, 기판에 소정의 회로패턴을 형성하는 단계와, 상기 기판의 회로패턴과 외부 회로를 전기적으로 연결하기 위한 외부접속단자를 상기 기판의 회로패턴 상에 형성하는 단계와, 상기 기판에 반도체칩을 부착하는 단계와, 상기 반도체칩과 상기 기판의 회로패턴을 전기적으로 연결하는 단계를 구비하는 반도체 패키지 제조방법에 있어서,In a method aspect, the present invention provides a method of forming a circuit pattern on a substrate, forming an external connection terminal on the circuit pattern of the substrate to electrically connect the circuit pattern of the substrate to an external circuit, A semiconductor package manufacturing method comprising attaching a semiconductor chip to a substrate, and electrically connecting the semiconductor chip and a circuit pattern of the substrate,

상기 기판에 회로패턴을 형성하는 단계에서는, 상기 기판의 상면에 상면 회로패턴과, 그 저면에 저면 회로패턴과, 그 측면에 상기 상면 및 저면 회로패턴을 전기적으로 연결하는 측면 회로패턴을 형성하며,In the step of forming a circuit pattern on the substrate, forming a top circuit pattern on the top surface of the substrate, a bottom circuit pattern on the bottom surface, and side circuit patterns electrically connecting the top and bottom circuit patterns on the side thereof,

상기 측면 회로패턴은 도금층을 구비하여 이루어지도록 하는 것을 특징으로 한다. The side circuit pattern is characterized by comprising a plating layer.

Description

반도체 패키지용 기판과, 이를 구비하는 반도체 패키지, 및 상기 반도체 패키지의 제조방법{Substrate for semiconductor package, semiconductor package having such, and method for manufacturing the said semiconductor package}A substrate for a semiconductor package, a semiconductor package having the same, and a method for manufacturing the semiconductor package {substrate for semiconductor package, semiconductor package having such, and method for manufacturing the said semiconductor package}

도 1은 종래의 반도체 패키지의 일 예를 도시한 단면도이다.1 is a cross-sectional view showing an example of a conventional semiconductor package.

도 2 및 도 3은 본 발명에 따른 반도체 패키지의 실시예들을 도시한 단면도이다.2 and 3 are cross-sectional views illustrating embodiments of a semiconductor package according to the present invention.

도 4 내지 도 7은 본 발명에 따른 반도체 패키지 제조방법에 있어서, 기판의 측면에 회로패턴을 형성하는 과정의 일 실시예를 도시한 단면도이다. 4 to 7 are cross-sectional views illustrating an embodiment of a process of forming a circuit pattern on a side of a substrate in a method of manufacturing a semiconductor package according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 ...반도체 패키지 12 ,,,반도체칩10 ... semiconductor package 12 ,,, semiconductor chip

13 ...기판 14, 15 ...상면, 저면 회로패턴13 ... substrate 14, 15 ... top, bottom circuit pattern

17 ...솔더볼(solder ball) 20 ...측면 회로패턴17 ... solder ball 20 ... side circuit pattern

21 ,,,무전해 도금층 22 ...전해 도금층21 Electroless plating layer 22 Electroless plating layer

31 ...본딩 와이어 33, 34, 35 ...수지 봉지재31 ... bonding wires 33, 34, 35 ... resin encapsulant

40 ...포토레지스트(photoresist) 45 ...회로패턴형성용 홈40 ... photoresist 45 ... circuit pattern forming groove

본 발명은 반도체 패키지용 기판과, 이를 구비하는 반도체 패키지, 및 상기 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 상면 및 저면에 형성된 회로패턴을 전기적으로 연결하는 수단이 개선된 반도체 패키지용 기판과, 이를 구비하는 반도체 패키지, 및 상기 반도체 패키지의 제조방법에 관한 것이다. The present invention relates to a semiconductor package substrate, a semiconductor package having the same, and a method of manufacturing the semiconductor package, and more particularly, a semiconductor package substrate having improved means for electrically connecting circuit patterns formed on upper and lower surfaces thereof. And a semiconductor package having the same, and a method for manufacturing the semiconductor package.

반도체 패키지는 고집적, 고속도, 소형, 및 박형화를 향해 계속적으로 발전하고 있는데, 도 1에는 고집적을 위해 기판의 상면 및 저면에 회로패턴이 형성된 소위 BOC(Board On Chip)형 BGA(Ball Grid Array) 반도체 패키지의 일 예에 대한 단면도가 도시되어 있다. The semiconductor package continues to develop toward high integration, high speed, small size, and thinness. In FIG. 1, a so-called board on chip (BOC) ball grid array (BGA) type circuit pattern is formed on the top and bottom surfaces of a substrate for high integration. A cross-sectional view of one example of a package is shown.

도면을 참조하면, 종래의 BOC형 BGA 반도체 패키지(1)는 기판(3)과, 상기 기판(3)의 저면에 부착되는 반도체칩(2)과, 상기 기판(3)의 상면에 부착되는 외부접속단자인 솔더볼(7)을 구비한다. 상기 기판(3)은 그 상면 및 저면에 각각 상면 회로패턴(4) 및 저면 회로패턴(5)을 구비하며, 상기 상면 및 저면 회로패턴(4, 5)은 상기 기판(3)의 상면 및 저면을 가로지르는 비아홀(via hole, 6)에 충진된 도전체에 의해 서로 전기적으로 연결된다. Referring to the drawings, a conventional BOC type BGA semiconductor package 1 includes a substrate 3, a semiconductor chip 2 attached to a bottom surface of the substrate 3, and an exterior attached to an upper surface of the substrate 3. The solder ball 7 which is a connection terminal is provided. The substrate 3 has a top circuit pattern 4 and a bottom circuit pattern 5 on the top and bottom surfaces thereof, respectively, and the top and bottom circuit patterns 4 and 5 are formed on the top and bottom surfaces of the substrate 3. Electrically connected to each other by a conductor filled in the via hole (6) across the.

그러나 기판(3)에 상기 비아홀(6)을 형성하는 과정에서 많은 분진이 발생하며, 상기 분진으로 인한 공정 오염이 발생하여 완성된 반도체 패키지의 불량 및 수율 저하를 야기하는 문제점이 있다. 또한 상기 비아홀(6) 형성을 위해 고가의 가공장치를 필요로 하므로, 제조비용이 상승하는 문제점이 있다. However, a large amount of dust is generated in the process of forming the via hole 6 in the substrate 3, and there is a problem in that process contamination due to the dust occurs, causing defects in the finished semiconductor package and a decrease in yield. In addition, since an expensive processing apparatus is required to form the via holes 6, manufacturing cost increases.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 비아홀이 없이도 상면과 저면의 회로패턴이 전기적으로 연결될 수 있는 반도체 패키지용 기판과, 이를 구비하는 반도체 패키지, 및 상기 반도체 패키지의 제조방법을 제공하는 것을 목적으로 한다.  The present invention is to solve the above problems, and provides a semiconductor package substrate, a semiconductor package having the same, and a manufacturing method of the semiconductor package that can be electrically connected to the upper and lower circuit patterns without via holes For the purpose of

상기와 같은 목적을 달성하기 위하여 창안된 본 발명에 따른 반도체 패키지용 기판은, 상면과 저면에 각각 상면 및 저면 회로패턴이 형성되며, 그 측면에는 상기 상면 및 저면 회로패턴을 전기적으로 연결하기 위하여 도금층을 구비하여 된 측면 회로패턴층을 구비하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor package substrate according to the present invention has upper and lower circuit patterns formed on upper and lower surfaces, respectively, and a plating layer on the side thereof for electrically connecting the upper and lower circuit patterns. It characterized by comprising a side circuit pattern layer provided with.

본 발명의 바람직한 실시예에 따르면, 상기 반도체 패키지용 기판의 상면, 저면, 및 측면 회로패턴은 무전해 도금층과 전해 도금층이 적층되어 이루어질 수 있다.According to a preferred embodiment of the present invention, the top, bottom, and side circuit patterns of the semiconductor package substrate may be formed by stacking an electroless plating layer and an electrolytic plating layer.

본 발명의 바람직한 실시예에 따르면, 상기 기판은 중앙부에 반도체칩과의 와이어 본딩을 위한 캐비티(cavity)가 마련되어 상기 기판의 측면은 상기 캐비티의 내주면을 이루는 내측면과, 기판의 외주면을 이루는 외측면으로 구분되고, According to a preferred embodiment of the present invention, the substrate is provided with a cavity (cavity) for wire bonding with the semiconductor chip in the center portion of the side surface of the inner surface forming the inner peripheral surface of the cavity, the outer surface forming the outer peripheral surface of the substrate Separated by

상기 측면 회로패턴층은 상기 외측면에만 마련될 수 있다. The side circuit pattern layer may be provided only on the outer surface.

한편, 본 발명에 따른 반도체 패키지는, 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 소정의 회로패턴이 형성된 기판과, 상기 회로패턴과 외부 회로를 전기적으로 연결하기 위해 마련된 외부접속단자를 구비하는 것으로,Meanwhile, the semiconductor package according to the present invention includes a semiconductor chip, a substrate having a predetermined circuit pattern electrically connected to the semiconductor chip, and an external connection terminal provided to electrically connect the circuit pattern and an external circuit. In that,

상기 기판은, 그 상면과 저면에 각각 상면 및 저면 회로패턴이 형성되며, 그 측면에는 상기 상면 및 저면 회로패턴을 전기적으로 연결하기 위하여 도금층을 구비하여 된 측면 회로패턴층을 구비하는 것을 특징으로 한다. The substrate has upper and lower circuit patterns formed on the top and bottom surfaces thereof, respectively, and side surfaces thereof include side circuit pattern layers provided with plating layers for electrically connecting the top and bottom circuit patterns. .

본 발명의 바람직한 실시예에 따르면, 상기 기판의 상면, 저면, 및 측면 회로패턴은 무전해 도금층과 전해 도금층이 적층되어 이루어진 것일 수 있다. According to a preferred embodiment of the present invention, the top, bottom, and side circuit patterns of the substrate may be formed by stacking an electroless plating layer and an electrolytic plating layer.

본 발명의 바람직한 실시예에 따르면, 상기 기판은 중앙부에 반도체칩과의 와이어 본딩을 위한 캐비티(cavity)가 마련되어 상기 기판의 측면은 상기 캐비티의 내주면을 이루는 내측면과, 기판의 외주면을 이루는 외측면으로 구분되고, According to a preferred embodiment of the present invention, the substrate is provided with a cavity (cavity) for wire bonding with the semiconductor chip in the center portion of the side surface of the inner surface forming the inner peripheral surface of the cavity, the outer surface forming the outer peripheral surface of the substrate Separated by

상기 측면 회로패턴층은 상기 외측면에만 마련될 수 있다. The side circuit pattern layer may be provided only on the outer surface.

방법 측면에서 본 발명은, 기판에 소정의 회로패턴을 형성하는 단계와, 상기 기판의 회로패턴과 외부 회로를 전기적으로 연결하기 위한 외부접속단자를 상기 기판의 회로패턴 상에 형성하는 단계와, 상기 기판에 반도체칩을 부착하는 단계와, 상기 반도체칩과 상기 기판의 회로패턴을 전기적으로 연결하는 단계를 구비하는 반도체 패키지 제조방법에 있어서,In a method aspect, the present invention provides a method of forming a circuit pattern on a substrate, forming an external connection terminal on the circuit pattern of the substrate to electrically connect the circuit pattern of the substrate to an external circuit, A semiconductor package manufacturing method comprising attaching a semiconductor chip to a substrate, and electrically connecting the semiconductor chip and a circuit pattern of the substrate,

상기 기판에 회로패턴을 형성하는 단계에서는, 상기 기판의 상면에 상면 회로패턴과, 그 저면에 저면 회로패턴과, 그 측면에 상기 상면 및 저면 회로패턴을 전기적으로 연결하는 측면 회로패턴을 형성하며,In the step of forming a circuit pattern on the substrate, forming a top circuit pattern on the top surface of the substrate, a bottom circuit pattern on the bottom surface, and side circuit patterns electrically connecting the top and bottom circuit patterns on the side thereof,

상기 측면 회로패턴은 도금층을 구비하여 이루어지도록 하는 것을 특징으로 한다. The side circuit pattern is characterized by comprising a plating layer.

본 발명의 바람직한 실시예에 따르면, 상기 기판에 회로패턴을 형성하는 단계에서, 무전해 도금층과 전해 도금층을 적층하여 동시에 상기 기판의 상면, 저면, 및 측면 회로패턴을 형성할 수 있다. According to a preferred embodiment of the present invention, in the step of forming a circuit pattern on the substrate, the electroless plating layer and the electrolytic plating layer may be stacked to simultaneously form the top, bottom and side circuit patterns of the substrate.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 패키지용 기판과, 이를 구비하는 반도체 패키지와, 상기 반도체 패키지의 제조방법에 대한 바람직한 실시예를 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a semiconductor package substrate, a semiconductor package having the same, and a method for manufacturing the semiconductor package according to the present invention.

도 2 및 도 3은 본 발명에 따른 반도체 패키지의 바람직한 실시예들을 도시한 단면도로서, 소위 BOC(Board On Chip)형 BGA(Ball Grid Array) 반도체 패키지의 실시예들이 도시되어 있다. 2 and 3 are cross-sectional views showing preferred embodiments of a semiconductor package according to the present invention, and examples of a so-called board on chip (BOC) type ball grid array (BGA) semiconductor package are shown.

도면을 참조하면, 반도체 패키지(10)는 소정의 회로패턴이 형성된 기판(13)과, 상기 기판 저면에 부착되는 반도체칩(12)과, 상기 기판의 상면에 부착되는 외부접속단자인 솔더볼(17)을 구비한다. 또한, 상기 기판(13)의 회로패턴과 상기 반도체칩(12)을 전기적으로 연결하기 위한 본딩 와이어(31)와, 상기 반도체칩(12)을 밀봉하여 보호하기 위한 반도체칩 봉지재(EMC, 33)와, 상기 본딩 와이어(31)를 밀봉하여 보호하기 위한 와이어 봉지재(34)를 구비한다. Referring to the drawings, the semiconductor package 10 includes a substrate 13 having a predetermined circuit pattern, a semiconductor chip 12 attached to a bottom surface of the substrate, and a solder ball 17 that is an external connection terminal attached to an upper surface of the substrate. ). In addition, a bonding wire 31 for electrically connecting the circuit pattern of the substrate 13 and the semiconductor chip 12, and a semiconductor chip encapsulant (EMC) 33 to seal and protect the semiconductor chip 12. ) And a wire encapsulant 34 for sealing and protecting the bonding wire 31.

상기 기판(13)은, 전기적인 절연성을 가지는 수지재로 형성되고, 그 상면과 저면에 각각 Cu로 된 상면 및 저면 회로패턴(14, 15)를 구비하며, 그 중앙부에는 상기 반도체칩(12)과 상기 상면 회로패턴(14)의 일단을 와이어 본딩하기 위한 캐비티(16)를 구비한다. 따라서, 상기 기판(13)의 측면은 캐비티의 내주면을 이루는 내측면과, 기판(13)의 외주면을 이루는 외측면으로 구분된다. 그리고, 상기 외측면에는 상기 상면 회로패턴(14)과 저면 회로패턴(15)을 전기적으로 연결하기 위한 측면 회로패턴(20)이 구비된다. 상기 기판(13)에 형성된 상면, 저면, 및 측면 회로패턴(14, 15, 20)은, 도 6에서 도시된 바와 같이 무전해 도금층(24)과 전해 도금층(25)이 적층되어 형성된 것으로 상세한 설명은 후술한다. The substrate 13 is formed of a resin material having electrical insulation, and has upper and lower circuit patterns 14 and 15 made of Cu, respectively, on upper and lower surfaces thereof, and at the center thereof, the semiconductor chip 12. And a cavity 16 for wire bonding one end of the upper circuit pattern 14. Accordingly, the side surface of the substrate 13 is divided into an inner surface constituting the inner circumferential surface of the cavity and an outer surface constituting the outer circumferential surface of the substrate 13. The outer side surface is provided with a side circuit pattern 20 for electrically connecting the upper circuit pattern 14 and the bottom circuit pattern 15. The top, bottom, and side circuit patterns 14, 15, and 20 formed on the substrate 13 are formed by stacking the electroless plating layer 24 and the electrolytic plating layer 25, as shown in FIG. 6. Will be described later.

본 발명의 바람직한 실시예에 따른 반도체 패키지(10)는 도 3에 도시된 바와 같이, 상기 기판(13)의 측면 회로패턴(20)을 밀봉하여 보호하기 위한 측면 회로패턴 봉지재(35)를 더 구비할 수도 있다. As shown in FIG. 3, the semiconductor package 10 according to an exemplary embodiment of the present invention further includes a side circuit pattern encapsulant 35 for sealing and protecting the side circuit pattern 20 of the substrate 13. It may be provided.

도 2 및 도 3에 도시된 반도체 패키지(10)는, 도 1에 도시된 종래의 반도체 패키지(1)와 달리 비아홀(6)을 구비하지 않지만, 이를 대신하여 상기 측면 회로패턴(20)을 구비함으로써 기판(13)의 상면 회로패턴(14)과 저면 회로패턴(15)을 전기적으로 연결하여 반도체 패키지의 고집적화를 가능하게 한다.The semiconductor package 10 illustrated in FIGS. 2 and 3 does not include the via hole 6, unlike the conventional semiconductor package 1 illustrated in FIG. 1, but instead includes the side circuit pattern 20. As a result, the upper circuit pattern 14 and the bottom circuit pattern 15 of the substrate 13 are electrically connected to each other to enable high integration of the semiconductor package.

상술한 반도체 패키지(10)는, 기판(13)에 캐비티(16)를 형성하는 단계와, 상기 기판(13)의 상면, 저면, 및 측면에 상면, 저면, 및 측면 회로패턴(14, 15, 20)을 형성하는 단계와, 상기 상면 회로패턴(14)에 외부접속단자인 솔더볼(17)을 부착하는 단계와, 상기 기판(13)의 저면에 반도체칩(12)을 부착하는 단계와, 상기 반도체칩(12)과 상기 기판(13)의 상면 회로패턴(14)을 와이어 본딩하여 전기적으로 연결하는 단계와, 상기 반도체칩(12)를 밀봉하여 보호하기 위한 반도체칩 봉지재(33)와, 본딩 와이어(31)를 밀봉하여 보호하기 위한 와이어 봉지재(34)를 형성하는 단계를 구비하여 제조된다. 한편, 상기 기판(13)의 측면 회로패턴(20)을 밀봉하여 보호하기 위하여, 도 3에 도시된 바와 같은 측면 회로패턴 봉지재(35)를 형성하는 단계를 더 구비할 수도 있다. The above-described semiconductor package 10 includes the steps of forming the cavity 16 on the substrate 13, and the top, bottom, and side circuit patterns 14, 15, on the top, bottom, and side surfaces of the substrate 13. 20), attaching the solder ball 17, which is an external connection terminal, to the upper circuit pattern 14, attaching the semiconductor chip 12 to the bottom surface of the substrate 13, Electrically bonding the semiconductor chip 12 and the upper circuit pattern 14 of the substrate 13 by wire bonding; a semiconductor chip encapsulant 33 for sealing and protecting the semiconductor chip 12; And forming a wire encapsulant 34 for sealing and protecting the bonding wire 31. Meanwhile, in order to seal and protect the side circuit pattern 20 of the substrate 13, the method may further include forming a side circuit pattern encapsulant 35 as illustrated in FIG. 3.

본 발명의 주요부는 상기 기판(13)의 상면, 저면, 및 측면에 회로패턴들(14, 15, 20)을 형성하는 단계에 있으며, 그 외의 단계들은 종래의 반도체 패키지 제조방법과 유사하므로, 이하는 상기한 기판(13)에 회로패턴들(14, 15, 20)을 형성하는 단계에 대해 주로 설명한다. The main part of the present invention is in the step of forming the circuit patterns 14, 15, 20 on the top, bottom, and side surfaces of the substrate 13, other steps are similar to the conventional semiconductor package manufacturing method, The steps of forming circuit patterns 14, 15, and 20 on the substrate 13 will be mainly described.

도 4 내지 도 7은 도 2 및 도 3에 도시된 반도체 패키지(10)의 측면 회로패턴(20)을 형성하는 방법을 순서대로 도시한 단면도이다. 4 to 7 are cross-sectional views sequentially illustrating a method of forming the side circuit pattern 20 of the semiconductor package 10 shown in FIGS. 2 and 3.

기판(13)의 측면에 구리(Cu) 도금층으로 된 측면 회로패턴(20)을 형성하기 위해서는 먼저, 도 4에 도시된 바와 같이, 기판(13)의 측면(13a)에 포토레지스트(photoresist, 40)를 도포하고 마스킹(masking), 노광, 현상을 차례로 행하여 상기 포토레지스트(40)를 선택적으로 제거함으로써 회로패턴 형성을 위한 홈(45)을 형성한다. 다음으로, 도 5에 도시된 바와 같이, 상기 포토레지스트층(40)의 표면과 회로패턴형성용 홈(45)에 Cu로 된 무전해 도금층(21)을 형성한다. 이는, 상기 회로패턴형성용 홈(45)을 형성하는 기판(13)과 포토레지스트(40)가 모두 절연체이므로 상기 홈(45)에 도금층으로 된 회로패턴을 형성하기 위해서는 전해 도금을 먼저 행할 수 없으며, 무전해 도금으로 전자가 이동할 수 있도록 하는 얇은 시드(seed)를 먼저 형성하여야 하기 때문이다. 상기 무전해 도금층(21)은 0.1㎛ 정도의 두께로 형성하는 것이 바람직하며, 상기 무전해 도금층(21) 형성에는 Cu를 포함하는 수용액, 예컨데

Figure 112003041802383-pat00001
수용액을 사용할 수 있다. 다음으로, CMP(Chemical Mechanical Polishing)공정을 행하여, 도 6에 도시된 바와 같이 상기 포토레지스트층(40)의 외면이 노출되도록 하고, 무전해 도금층(21)은 회로패턴형성용 홈(45)의 내부에만 남아있도록 가공한다. 다음으로, 상기 무전해 도금층(21)의 위에 Cu로 된 전해 도금층(22)을 형성하고, 포토레지스트층(40)을 제거하여, 도 7에 도시된 바와 같이 무전해 도금층(21)과 전해 도금층(22)이 적층되어 형성된 회로패턴(20)을 형성한다. 상기 전해 도금층(22)은 18㎛ 정도의 두께로 형성하는 것이 바람직하다.In order to form the side circuit pattern 20 of the copper (Cu) plating layer on the side of the substrate 13, first, as shown in FIG. 4, a photoresist 40 is formed on the side surface 13a of the substrate 13. ), Masking, exposure and development are carried out in order to selectively remove the photoresist 40 to form the groove 45 for circuit pattern formation. Next, as shown in FIG. 5, the electroless plating layer 21 made of Cu is formed on the surface of the photoresist layer 40 and the circuit pattern forming groove 45. Since both the substrate 13 and the photoresist 40 forming the circuit pattern forming grooves 45 are both insulators, electroplating cannot be performed first to form a circuit pattern of a plating layer in the grooves 45. This is because a thin seed must first be formed to allow electrons to move by electroless plating. The electroless plating layer 21 is preferably formed to a thickness of about 0.1㎛, the electroless plating layer 21 is formed in the aqueous solution containing Cu, for example
Figure 112003041802383-pat00001
An aqueous solution can be used. Next, a chemical mechanical polishing (CMP) process is performed to expose the outer surface of the photoresist layer 40 as shown in FIG. 6, and the electroless plating layer 21 is formed of the circuit pattern forming groove 45. Machine so that it remains inside only. Next, an electrolytic plating layer 22 made of Cu is formed on the electroless plating layer 21, the photoresist layer 40 is removed, and as shown in FIG. 7, the electroless plating layer 21 and the electroplating layer are formed. A circuit pattern 20 formed by stacking 22 is formed. The electroplating layer 22 is preferably formed to a thickness of about 18㎛.

도 2 및 도 3에 도시된 반도체 패키지(10)에 있어서, 기판(13)의 상면 회로패턴(14)과 저면 회로패턴(15)도, 상술한 측면 회로패턴(20)을 형성하는 방법과 동일한 방법으로 형성할 수 있으며, 따라서 상기 상면, 저면, 및 측면 회로패턴(14, 15, 20)을 동시에 형성할 수 있음을 쉽게 알 수 있다. In the semiconductor package 10 shown in FIGS. 2 and 3, the upper circuit pattern 14 and the lower circuit pattern 15 of the substrate 13 are also the same as the method of forming the side circuit pattern 20 described above. It can be easily seen that it can be formed by the method, and thus the top, bottom and side circuit patterns 14, 15, and 20 can be formed simultaneously.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 예컨데, 상기 기판의 회로패턴들은 무전해 도금에 의하는 대신에 CVD(Chemical Vapor Deposition)나 PVD(Physical Vapor Deposition) 등의 방법으로 Cu 시드를 형성하고, 그 위에 전해 도금층을 형성하여 이루어질 수도 있다. 또한 상기 회로패턴들은 Cu 이외에 Ni,Au, Pt를 구비하여 이루어질 수도 있다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. For example, the circuit patterns of the substrate may be formed by forming a Cu seed using a chemical vapor deposition (CVD) or a physical vapor deposition (PVD) method, instead of electroless plating, and forming an electrolytic plating layer thereon. In addition, the circuit patterns may include Ni, Au, and Pt in addition to Cu. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

상기한 본 발명에 따른 반도체 패키지 및 그 제조방법은 다음과 같은 효과를 갖는다.The semiconductor package and a method of manufacturing the same according to the present invention described above have the following effects.

첫째, 비아홀을 형성하지 않고 기판 측면에 회로패턴을 형성하여 기판 상면과 저면의 회로패턴을 연결함으로써, 비아홀 가공으로 인한 분진 발생이 방지될 수 있고, 이로 인해 반도체 패키지의 불량이 감소되며 양품의 수율이 증대될 수 있다. 또한, 비아홀 가공에 필요한 고가의 장치들이 요구되지 않으므로 제조비용을 절감할 수 있다. First, by forming a circuit pattern on the side of the substrate without forming a via hole to connect the circuit pattern of the upper surface and the bottom surface, dust generation due to via hole processing can be prevented, thereby reducing the defect of the semiconductor package and yield of good quality This can be increased. In addition, since expensive devices required for via hole processing are not required, manufacturing costs can be reduced.

둘째, 본 발명의 바람직한 실시예에 따르면 기판의 상면, 저면, 및 측면에 회로패턴을 동시에 형성할 수 있고, 비아홀 형성 공정이 제거될 수 있으므로, 생산 수율이 향상될 수 있다. Secondly, according to a preferred embodiment of the present invention, circuit patterns may be simultaneously formed on the top, bottom, and side surfaces of the substrate, and the via hole forming process may be eliminated, thereby increasing production yield.

Claims (8)

상면과 저면에 각각 상면 및 저면 회로패턴이 형성되며, 그 측면에는 상기 상면 및 저면 회로패턴을 전기적으로 연결하기 위하여 도금층을 구비하여 된 측면 회로패턴층을 구비하는 것을 특징으로 하는 반도체 패키지용 기판.A top surface and a bottom circuit pattern are formed on an upper surface and a bottom surface, respectively, and side surfaces thereof include side circuit pattern layers provided with plating layers for electrically connecting the top and bottom circuit patterns. 제1 항에 있어서,According to claim 1, 상기 상면, 저면, 및 측면 회로패턴은 무전해 도금층과 전해 도금층이 적층되어 이루어진 것을 특징으로 하는 반도체 패키지용 기판.The top, bottom, and side circuit patterns of the semiconductor package substrate, characterized in that the electroless plating layer and the electroplating layer is laminated. 제1 항에 있어서,According to claim 1, 상기 기판은 중앙부에 반도체칩과의 와이어 본딩을 위한 캐비티(cavity)가 마련되어 상기 기판의 측면은 상기 캐비티의 내주면을 이루는 내측면과, 기판의 외주면을 이루는 외측면으로 구분되고, The substrate is provided with a cavity for wire bonding with a semiconductor chip at a central portion thereof, and the side surface of the substrate is divided into an inner surface forming an inner circumferential surface of the cavity and an outer surface forming an outer circumferential surface of the substrate. 상기 측면 회로패턴층은 상기 외측면에만 마련되는 것을 특징으로 하는 반도체 패키지용 기판. The side circuit pattern layer is a semiconductor package substrate, characterized in that provided only on the outer surface. 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 소정의 회로패턴이 형성된 기판과, 상기 회로패턴과 외부 회로를 전기적으로 연결하기 위해 마련된 외부접속단자를 구비하는 반도체 패키지에 있어서,A semiconductor package comprising a semiconductor chip, a substrate having a predetermined circuit pattern electrically connected to the semiconductor chip, and an external connection terminal provided to electrically connect the circuit pattern and an external circuit. 상기 기판은, 그 상면과 저면에 각각 상면 및 저면 회로패턴이 형성되며, 그 측면에는 상기 상면 및 저면 회로패턴을 전기적으로 연결하기 위하여 도금층을 구비하여 된 측면 회로패턴층을 구비하는 것을 특징으로 하는 반도체 패키지. The substrate has upper and lower circuit patterns formed on upper and lower surfaces thereof, respectively, and side surfaces thereof include side circuit pattern layers provided with plating layers for electrically connecting the upper and lower circuit patterns. Semiconductor package. 제4 항에 있어서,5. The method of claim 4, 상기 기판의 상면, 저면, 및 측면 회로패턴은 무전해 도금층과 전해 도금층이 적층되어 이루어진 것을 특징으로 하는 반도체 패키지. The top, bottom, and side circuit patterns of the substrate are formed by stacking an electroless plating layer and an electrolytic plating layer. 제4 항에 있어서,5. The method of claim 4, 상기 기판은 중앙부에 반도체칩과의 와이어 본딩을 위한 캐비티(cavity)가 마련되어 상기 기판의 측면은 상기 캐비티의 내주면을 이루는 내측면과, 기판의 외주면을 이루는 외측면으로 구분되고, The substrate is provided with a cavity for wire bonding with a semiconductor chip at a central portion thereof, and the side surface of the substrate is divided into an inner surface forming an inner circumferential surface of the cavity and an outer surface forming an outer circumferential surface of the substrate. 상기 측면 회로패턴층은 상기 외측면에만 마련되는 것을 특징으로 하는 반도체 패키지. The side circuit pattern layer is provided on the outer surface only semiconductor package. 삭제delete 삭제delete
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