KR100980096B1 - Wafer level chip size package for IC devices using dicing process and method for manufacturing the same - Google Patents
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Abstract
본 발명은 베벨 블레이드를 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것으로, 보다 자세하게는 적외선 처단 필터를 웨이퍼 레벨에서 부착시키고 집적소자가 형성된 기판의 후면을 절단 각이 서로 다른 베벨 블레이드를 이용하여 전극패드를 노출시킨 후, 박막증착공정을 통하여 전극패드와 기판 후면에 형성되는 범프를 전기적으로 연결시키기 위한 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a wafer level chip size package of an integrated device using a bevel blade, and a method of manufacturing the same. The present invention relates to a wafer level chip size package of an integrated device using a dicing process for electrically connecting bumps formed on a back surface of an electrode pad to a substrate through a thin film deposition process after exposing the electrode pads using a thin film deposition process. .
본 발명의 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지는 실리콘 기판상에 형성된 집적소자; 상기 집적소자와 전기적으로 연결된 전극패드; 및 상기 기판의 측면에 굴곡이 형성된 다이싱 면을 따라 상기 전극패드와 상기 기판 하부에 형성될 범프를 전기적으로 연결하기 위한 전도층을 포함함에 기술적 특징이 있다.A wafer level chip size package of an integrated device using the dicing process of the present invention includes an integrated device formed on a silicon substrate; An electrode pad electrically connected to the integrated device; And a conductive layer for electrically connecting the electrode pad and the bump to be formed under the substrate along a dicing surface formed with a curved surface at the side of the substrate.
패키징, 다이싱, 웨이퍼 레벨, 칩 사이즈 , 씨모스, 이미지 센서, 집적소자 Packaging, Dicing, Wafer Level, Chip Size, CMOS, Image Sensors, Integrated Devices
Description
본 발명은 베벨 블레이드를 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것으로, 보다 자세하게는 집적소자가 형성된 기판의 후면을 절단각이 서로 다른 베벨 블레이드를 이용하여 부분적으로 절단하여 전극패드를 노출시킨 후, 박막증착공정을 통하여 전극패드와 기판 후면에 형성되는 범프를 전기적으로 연결시키기 위한 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a wafer level chip size package of an integrated device using a bevel blade and a method of manufacturing the same. After exposing the film, the present invention relates to a wafer level chip size package of an integrated device using a dicing process for electrically connecting a bump formed on a back surface of an electrode pad and a substrate through a thin film deposition process, and a method of manufacturing the same.
이미지 센서는 광학 영상을 전기적 신호로 변환시키는 반도체 소자로 영상신호를 저장, 전송 및 디스플레이 장치로 표시하기 위해 사용한다. An image sensor is a semiconductor device that converts an optical image into an electrical signal, and is used to store, transmit, and display an image signal with a display device.
이미지 센서의 종류는 전하 우물(potential well)의 깊이를 전하의 이동방향으로 연속적으로 조절하여 전하를 전송하는 방식인 전하결합소자(Charge-Coupled Device, 이하 CCD)와 하나의 픽셀 단위 셀(cell)의 내부에 하나 이상의 트랜지스터와 광센서인 포토 다이오드로 촬상하는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, 이하 CMOS)로 분류할 수 있다.The type of image sensor includes a charge-coupled device (CCD) and a pixel unit cell which transfer charges by continuously adjusting the depth of the charge well in the direction of charge movement. Complementary Metal Oxide Semiconductors (CMOS) may be classified into one or more transistors and a photodiode that is an optical sensor.
CCD는 CMOS에 비해 노이즈가 적고 이미지 품질이 우수해 디지털 카메라에 적용되어 왔다. CCDs have been applied to digital cameras because they have less noise and better image quality than CMOS.
이에 반해 CMOS는 대체적으로 CCD에 비해 생산단가와 소비전력이 낮고 주변회로 칩과 통합하기 쉽다는 장점이 있다. 특히 일반적인 반도체 제조기술로 생산할 수 있으며 증폭 및 신호처리와 같은 작업을 수행하는 주변 시스템과 통합이 용이해 생산원가를 낮출 수 있다. 또한, 신호 처리속도가 빠르고 CCD의 소비전력의 1% 정도의 전력을 소비하므로 저전력 소비가 특징이다. On the other hand, CMOS has advantages in that it has a lower production cost and power consumption than a CCD and is easy to integrate with a peripheral circuit chip. In particular, it can be produced by general semiconductor manufacturing technology and can be easily integrated with peripheral systems that perform tasks such as amplification and signal processing, thereby reducing production costs. In addition, the signal processing speed is fast and consumes about 1% of the power consumption of the CCD.
따라서, CMOS는 휴대폰과 개인휴대단말기(PDA)용 카메라와 같은 소형 휴대용 단말기에 적합하다. Therefore, CMOS is suitable for small portable terminals such as mobile phones and cameras for personal digital assistants (PDAs).
그러나 최근의 CMOS 이미지 센서의 기술이 진보함에 따라, 의해 현재 디지털 카메라에도 사용됨으로써, CMOS와 CCD가 사용되는 분야의 경계가 허물어지고 있다.However, with the recent advances in the technology of CMOS image sensors, the boundary of the field where CMOS and CCD are used is being broken down by being used in digital cameras.
이러한 CMOS 이미지 센서(CIS;CMOS Image Sensor)는 패키징 공정과 본딩 공정을 통하여 모듈화함으로써, 출시하고자 하는 제품에 적용된다. The CMOS image sensor (CIS) is applied to a product to be marketed by modularizing through a packaging process and a bonding process.
지금까지는 이미지 센서 칩을 위한 패키징 공정에 사용되는 본딩은 와이어 본딩(Wire Bonding)을 이용하였다. 그러나 와이어 본딩 공정은 센서 윈도우에 화상의 결함을 유발하는 먼지 또는 파티클에 노출되어 있어 수율을 저하시키는 단점이 있다. 또한, 패키징된 칩의 두께와 가로, 세로 사이즈가 커져서 소형화에 어려움이 있다.Until now, the bonding used in the packaging process for image sensor chips has used wire bonding. However, the wire bonding process is exposed to dust or particles that cause image defects in the sensor window, and thus has a disadvantage in decreasing yield. In addition, there is a difficulty in miniaturization due to the increased thickness, width, and length of the packaged chip.
도 1은 종래의 패키징 처리된 이미지 센서의 단면을 도시한 것이다. Figure 1 shows a cross section of a conventional packaged image sensor.
와이어 본딩의 단점을 해결하기 위하여 이스라엘의 쉘케이스(Shellcase)社는 제1커버 글라스(140)를 전극 패드(190)와 센싱부(120)가 형성된 실리콘 웨이퍼(110) 상면에 에폭시(130)를 이용하여 부착한다. 다음으로 실리콘 웨이퍼(110) 후면을 연마하여 소정의 두께를 제거하고 식각하여 전극 패드(190)를 노출한다. 전극 패드(190)가 노출되면 다시 제2커버 글라스(150)를 부착한 후 다시 식각하고 구리를 스퍼터링 하여 전극 패드(190)가 전기적으로 실리콘 웨이퍼 후면까지 통전될 수 있도록 한다. In order to solve the shortcomings of wire bonding, Shellcase of Israel used the
스퍼터링 한 구리 막 전면에 외부전극을 형성한 후, 절연막(170)을 형성한다. 절연막(170)을 선택적 식각하여 외부전극을 노출시킨 후, 솔더 범프(160)를 형성한 후 마지막으로 다이싱(180)하여 이미지 센서 칩을 형성한다. After forming an external electrode on the entire sputtered copper film, an
이러한 공정을 이용한 이미지 센서의 패키징 공정은 식각으로 형성된 경사면에 구리를 스퍼터링함으로써, 전극 패드를 실리콘 웨이퍼 후면으로 유도하는데 있어서, 사진식각공정을 적용하기가 어렵고, 공정의 추가로 인하여 가격이 상승하는 단점이 있다.The packaging process of the image sensor using this process is difficult to apply a photolithography process to guide electrode pads to the back side of the silicon wafer by sputtering copper on the inclined surface formed by etching, and the price increases due to the addition of the process. There is this.
또한, 앞서 설명한 바와 같이 불량을 유발하는 먼지 또는 파티클로부터 센서를 보호하면서 보다 용이한 공정을 위하여 커버 글라스를 부착한다. 그러나 외부로부터 센서로 입사되는 광의 일부가 커버 글라스에서 반사됨에 따른 광 손실이 발생함으로써, 센서의 감도가 저하되는 단점이 있다.In addition, as described above, the cover glass is attached for an easier process while protecting the sensor from dust or particles causing defects. However, there is a disadvantage in that the sensitivity of the sensor is lowered because light loss occurs as a part of light incident from the outside is reflected from the cover glass.
최근 화소의 크기가 1.4㎛ ~ 1.75㎛로 소형화되고 2Mega 이상의 고화질의 CMOS 이미지 센서의 개발이 주류를 이루는 가운데, 커버 글라스에서의 광 손실은 이미지 센서의 감도저하에 더욱 치명적인 단점으로 작용한다. With the recent miniaturization of the pixel size from 1.4 μm to 1.75 μm and the development of high-quality CMOS image sensors of 2 mega megabytes or more, the loss of light in the cover glass has a more serious disadvantage in reducing the sensitivity of the image sensor.
뿐만 아니라 고가의 커버 글라스를 사용하게 되어 패키징 된 칩의 가격이 상승하는 문제점이 있다.In addition, the use of expensive cover glass has a problem that the price of the packaged chip rises.
상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 집적소자가 형성된 기판 표면에 더미기판을 부착한 후, 기판 후면을 다이싱 각이 다른 복수의 베벨 블레이드를 이용하여 부분적으로 절단함으로써, 웨이퍼 레벨의 패키지 공정단계를 줄일 수 있고, 집적소자를 보호하기 위한 유리기판을 사용하지 않아 제품의 단가를 낮출 수 있는 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법을 제공함에 목적이 있다.The present invention devised to solve the problems of the prior art as described above by attaching a dummy substrate to the substrate surface on which the integrated device is formed, by partially cutting the back of the substrate using a plurality of bevel blades having different dicing angles, To provide a wafer level chip size package of an integrated device and a manufacturing method thereof using a dicing process that can reduce the wafer-level package processing step and lower the cost of the product by not using a glass substrate to protect the integrated device. There is a purpose.
본 발명의 상기 목적은 결정체 기판을 이용한 웨이퍼 레벨 패키지에 있어서, 상기 기판상에 형성된 집적소자; 상기 집적소자와 전기적으로 연결되며 적어도 하나의 층구조로 이루어진 전극패드; 및 상기 기판의 측면으로 상기 전극패드의 층구조를 노출시키기 위해 비스듬히 절단하여 형성한 다이싱 면을 따라 상기 전극패드와 상기 기판 하부에 형성된 범프를 전기적으로 연결하기 위한 전도층을 포함하는 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지에 의해 달성된다.The object of the present invention is a wafer-level package using a crystalline substrate, the integrated element formed on the substrate; An electrode pad electrically connected to the integrated device and formed of at least one layer structure; And a conducting layer for electrically connecting the electrode pad and the bump formed under the substrate along a dicing surface formed by cutting at an angle to expose the layer structure of the electrode pad to a side surface of the substrate. Is achieved by a wafer level chip size package of an integrated device.
또한, 상기 목적은 복수의 집적소자와 전극패드가 형성된 기판에 있어서, 상기 전극패드와 다이싱 라인이 형성된 영역상에만 감광성 고분자층을 형성하는 단계; 상기 감광성 고분자층에 더미기판을 부착하는 단계; 상기 기판의 후면을 연마하는 단계; 상기 기판 후면을 층간절연 층이 노출될 때까지 제1다이싱하는 단계; 상기 기판 후면에 패시베이션층을 형성하는 단계; 상기 기판 후면을 감광성 고분자 층의 일부까지 제2다이싱하는 단계; 상기 기판 후면에 상기 전극패드와 전기적으로 연결된 범프를 형성하는 단계; 및 상기 더미기판을 제거하고 세정하는 단계를 포함하는 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지의 제조방법에 의해 달성된다.In addition, the object is a substrate having a plurality of integrated devices and electrode pads, forming a photosensitive polymer layer only on the region where the electrode pad and the dicing line is formed; Attaching a dummy substrate to the photosensitive polymer layer; Polishing the back side of the substrate; First dicing the back surface of the substrate until the interlayer dielectric layer is exposed; Forming a passivation layer on the back side of the substrate; Second dicing the back side of the substrate to a portion of the photosensitive polymer layer; Forming bumps electrically connected to the electrode pads on a rear surface of the substrate; And a method of manufacturing a wafer level chip size package of an integrated device using a dicing process including removing and cleaning the dummy substrate.
따라서, 본 발명의 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법은 각이 서로 다른 베벨 블레이드를 이용한 다이싱 공정과 박막증착 공정을 이용함으로써, 패키징 공정의 수를 줄일 수 있어, 제품의 단가를 낮출 수 있는 장점이 있다.Therefore, the wafer level chip size package of the integrated device using the dicing process of the present invention and the manufacturing method thereof can reduce the number of packaging processes by using a dicing process and a thin film deposition process using different bevel blades. This has the advantage of lowering the cost of the product.
그리고 파티클로부터 집적소자를 보호하기 위한 유리기판을 사용하지 않고 카메라 모듈 조립에 필수적인 적외선 차단 필터를 웨이퍼 레벨에서 부착하거나, 또는 더미 유리 기판을 이용함으로써, 웨이퍼 레벨에서 패키지의 두께가 감소하는 것뿐만 아니라 카메라 모듈 조립이 용이한 현저하고도 유리한 효과가 있다.In addition to reducing the thickness of the package at the wafer level, by attaching an infrared cut filter at the wafer level, or using a dummy glass substrate, which is essential for camera module assembly without using a glass substrate to protect the integrated device from particles, There is a remarkable and advantageous effect that the camera module assembly is easy.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.The terms or words used in this specification and claims are not to be construed as being limited to their ordinary or dictionary meanings, and the inventors may appropriately define the concept of terms in order to best describe their invention. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention based on the principle that the present invention.
따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 한 실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등 물과 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the present specification and the configuration shown in the drawings are only one of the most preferred embodiments of the present invention, and do not represent all of the technical idea of the present invention, and various equivalents may be substituted for them at the time of the present application. It should be understood that there may be water and variations.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 내지 도 20은 본 발명에 따른 웨이퍼 레벨 칩 사이즈 패키지의 공정도이다.2-20 are process diagrams of a wafer level chip size package according to the present invention.
실리콘 웨이퍼와 같은 결정체 기판(210)상에는 CCD 또는 CMOS 이미지 센서 등을 포함하는 집적소자(220)가 형성되어 있다. 이미지 센서의 경우, 기판상에 마이크로 렌즈를 더 포함할 수 있다.An integrated
집적소자(220)와 전기적으로 연결된 전극패드(230)는 기판(210)의 다이싱 라인(점선)과 인접한 곳에 형성되어 있다. 다이싱 라인(점선)을 포함한 일부 영역은 기판(210)상에 형성된 복수의 집적소자(220)를 낱개의 칩으로 형성하기 위해 다이싱 쏘(saw)에 의하여 절단되어 제거된다. 이러한 다이싱 라인(점선) 부근에는 집적소자(220)를 형성하기 위하여 기판(210)에 수행된 공정을 확인하기 위한 더미패턴(미도시) 또는 테스트용 집적소자(미도시)가 형성되어 있다.The
먼저, 집적소자(220)와 전극패드(230)가 형성된 기판(210) 전면에 패터닝이 가능한 감광성 고분자를 20 ~ 80㎛의 두께로 코팅한다. 코팅된 감광성 고분자층(240)은 마스크를 이용한 노광, 현상 및 세정을 포함한 사진공정을 이용하여 패 터닝함으로써, 다이싱 라인(점선)을 중심으로 양측에 형성된 전극패드(230)상에만 형성한다(도 2). First, a photosensitive polymer capable of patterning is coated on the entire surface of the
감광성 고분자층(240)은 후 공정에서 더미기판을 부착하기 위한 목적으로 사용된다. 그리고 두꺼운 막으로 형성함으로써, 이미지 센서상에 형성된 마이크로 렌즈가 더미기판과 직접적인 접촉을 방지하는 것이 바람직하다. The
다음으로, 패터닝된 감광성 고분자층(240)상에 더미기판을 부착한다.Next, a dummy substrate is attached onto the patterned
본 발명의 제1실시예에 따르면, 감광성 고분자층(240)상에 더미기판으로 적외선(Infrared : IR) 차단 필터(250)를 부착한다. According to the first embodiment of the present invention, an infrared (IR)
적외선 차단 필터(250)는 유리기판에 IR 차단 필터가 형성된 것으로 300㎛ 내외의 두께로 형성되어 있다.The
만약, 자외선(Ultraviolet : UV) 광 또는 열을 이용한 큐어링 공정을 할 경우, 감광성 고분자층에 부착된 적외선 차단 필터(250)는 완전히 부착된다.If a curing process using ultraviolet (UV) light or heat is performed, the
그리고 적외선 차단 필터(250) 상부에 UV 테이프(255)를 부착한 후, 더미기판(260)을 부착한다(도 3).And after attaching the
도 4는 본 발명의 제2실시예에 따른 더미기판을 부착하는 공정을 도시한 것이다.4 shows a process of attaching a dummy substrate according to a second embodiment of the present invention.
본 발명의 제2실시예에 따르면, 패터닝된 감광성 고분자층(240)을 포함한 기판(210) 전면에 30 ~ 50㎛ 포토레지스트(Photo Resist : PR)층(251)을 형성한 후, UV 테이프(255)를 이용하여 더미기판(260)을 부착한다.According to the second embodiment of the present invention, after forming the 30 ~ 50㎛ Photo Resist (PR)
본 발명에 따르면, 더미기판(260)으로는 유리를 사용할 수 있다. 그리고 UV 테이프(255)와 함께 접착제를 추가로 사용하여 더미기판(260)을 부착할 수 있다.According to the present invention, glass may be used as the
본 발명의 제1실시예에 따른 더미기판이 부착된 기판을 바탕으로 패키징 공정을 설명한다.A packaging process will be described based on a substrate having a dummy substrate according to the first embodiment of the present invention.
부착된 더미기판(260)을 이용하여 기판(210)의 후면을 화학적 기계적 연마 장치 또는 식각공정을 이용하여 연마하거나 식각한다(도 5). The rear surface of the
본 발명의 실시예에 따르면, 기판(210)으로 700㎛의 실리콘 웨이퍼를 사용할 경우, 연마 공정은 기판(210)의 두께가 50 내지 300㎛가 되도록 연마하여 제거한다.According to the exemplary embodiment of the present invention, when using a silicon wafer of 700 μm as the
추가적으로 기판(210)의 응력을 제거하기 위하여 반응성 이온 식각(Reactive ion etching: RIE)공정을 할 수 있다.In addition, a reactive ion etching (RIE) process may be performed to remove the stress of the
다음으로, 기판(210)의 후면에 베벨 블레이드를 이용하여 제1다이싱 공정을 수행한다(도 6). Next, a first dicing process is performed using a bevel blade on the rear surface of the substrate 210 (FIG. 6).
본 발명의 제1다이싱 공정에서 사용한 베벨 블레이드의 각도(θ1)는 60° ~ 90°를 사용할 수 있다. The angle θ1 of the bevel blade used in the first dicing process of the present invention may use 60 ° to 90 °.
다이싱 라인(점선) 부근의 기판(210) 내부에는 집적소자(220)와 전기적으로 연결된 전극패드(230)가 다이싱 스트리트로 연장되어 층간절연 층(270)과 함께 교대로 복수의 층으로 형성되어 있다. 따라서, 기판(210)내에 형성된 층간절연 층(270)이 노출될 정도로 기판(210)의 후면을 다이싱 한다.In the
제1다이싱이 완료되면, 층간절연 층(270)이 노출된 기판(210)의 후면 전체에 패시베이션 공정을 이용하여 산화막 또는 절연막의 패시베이션층(280)을 형성한다(도 7). When the first dicing is completed, the
본 발명에 따른 패시베이션 공정은 습식 또는 PECVD를 이용할 수 있다. 그리고 패시베이션 공정에 의하여 형성된 패시베이션층(280)은 층간절연 층(270)과 함께 기판(210)의 후면 전체를 덮게 된다.The passivation process according to the present invention may use wet or PECVD. The
다음으로, 제2다이싱 공정을 진행한다. 제2다이싱 공정 역시, 다이싱 라인(점선)을 따라 진행되며, 층간절연 층(270), 전극패드(230)의 일부를 비스듬히 가로질러 감광성 고분자층(240)의 일부를 절단한다(도 8). 이와 같이 형성된 다이싱 면에는 전극패드(230)의 일부가 비스듬히 절단됨에 따라 전극패드(230)의 모든 층구조가 노출된다.Next, a second dicing process is performed. The second dicing process is also performed along the dicing line (dotted line), and cuts a part of the
일부 절단되고 남은 감광성 고분자층(240)은 적외선 차단 필터(250)가 기판상에서 부착된 상태를 유지시키고 제2다이싱 공정에서 기판의 칩핑을 방지하는 역할을 한다. The part of the
본 발명의 실시예 따르면, 제2다이싱 공정에 사용된 베벨 블레이드의 각도는 제1다이싱 공정에서 사용된 베벨 블레이드의 각도보다 작은 것을 사용하는 것이 바람직하다. According to an embodiment of the present invention, the angle of the bevel blades used in the second dicing process is preferably smaller than the angle of the bevel blades used in the first dicing process.
본 발명에서는 60°이하의 각(θ2)을 갖는 베벨 블레이드를 사용하여, 패시베이션층(280)과 층간절연 층(270)이 연결된 영역(281)에 손상을 주지 않으면서, 다이싱 공정을 진행하여 복수 층으로 형성된 전극패드(230)를 노출시킬 수 있다.In the present invention, using a bevel blade having an angle θ2 of 60 ° or less, the dicing process is performed without damaging the
제2다이싱 공정이 완료되면, 기판의 다이싱 면은 굴곡으로 형성된다.When the second dicing process is completed, the dicing surface of the substrate is formed to bend.
본 발명의 다른 실시예에 따르면, 제2다이싱 공정 없이 제1다이싱 공정에서 감광성 고분자층(240)의 일부를 절단할 수 있다.According to another embodiment of the present invention, a portion of the
다음으로, 솔더볼 또는 스터드 범프를 형성하기 위한 공정을 진행한다. 패시베이션층(280)에 건식필름형 레지스트(Dry Film Resist : DFR)(290)를 코팅한 후, 전극패드(230)와 전기적으로 연결하기 위한 범프가 형성될 영역을 패터닝한다(도 9). Next, a process for forming solder balls or stud bumps is performed. After the dry film resist (DFR) 290 is coated on the
패터닝된 DFR(290)층이 형성되면, 전도층인 장벽층(Ball Limiting Metallurgy : BLM)(291)을 증착한다(도 10).When the patterned
BLM(291)층은 일반적인 반도체 공정에 사용되는 박막형성 공정 중 어느 것을 이용하여 형성할 수 있다. The
본 발명에 따른 BLM(291)층은 Cr/Cu 또는 Ti/Cu로 구성되며 500nm ~ 800nm의 두께로 형성하는 것이 바람직하다.The
앞서 두 차례 다이싱 공정에 의하여 절단된 면은 굴곡으로 형성되어, 절단된 영역의 종횡비가 종래와 대비 시 작아짐으로써, 박막의 증착 특성이 향상되는 장점이 있다.The surface cut by the dicing process twice is formed to bend, and the aspect ratio of the cut region is smaller than in the related art, thereby improving the deposition characteristics of the thin film.
다음으로, 앞서 형성한 DFR(290)층을 제거하면서, DFR(290)층 상부에 형성된 BLM(291)층을 리프트 오프(lift off)하여 함께 제거한다(도 11). Next, while removing the
그리고 건식필픔형 솔더 레지스트(Dry Film Solder Resist : DFSR)(292)를 부착 또는 코팅한 후, 사진공정을 이용하여 BLM(291)층이 형성된 일부 영역을 노출시킨다(도 12).Then, after the dry film solder resist (DFSR) 292 is attached or coated, a portion of the
다음으로, BLM(291)층이 노출된 영역에 솔더 플럭스(미도시)를 가한 후 솔더 볼(293)을 올려놓고 고온 열풍에 의한 리플로우 공정을 이용하여 솔더 볼(293)을 부착할 수 있다. Next, after the solder flux (not shown) is applied to the area where the
솔더 볼을 부착하는 공정 대신, 본 발명의 다른 실시 예에 따르면 BLM(291) 층이 노출된 영역을 제외하고 PR층(미도시)을 형성하여 BLM(291)층이 노출된 PR층 내부로 솔더 페이스트를 프린팅하여 주입하고(미도시), 리플로우 공정을 진행하여 솔더 볼을 형성한다(도 13). 그 결과는 앞서 설명한 솔더 볼을 부착한 공정과 동일한 효과를 갖는다.Instead of attaching the solder balls, according to another embodiment of the present invention, a PR layer (not shown) is formed except for an area where the
본 발명의 실시 예에 따르면, 솔더 볼 범프를 대신하여 스터드 범프를 형성할 수도 있다.According to an embodiment of the present invention, the stud bumps may be formed in place of the solder ball bumps.
마지막으로, UV광을 조사하여 적외선 차단필터(250)로부터 UV 테이프(255)와 더미기판(260)을 제거한다(도 14).Finally, UV light is irradiated to remove the
다시 적외선 차단필터(250) 유리에 UV 테이프(255)를 부착(도 15)하고, 개별 칩으로 다이싱한다(도 16).The
마지막으로 UV광을 조사하여 UV 테이프(255)를 제거하면 적외선 차단필터(250)가 부착된 웨이퍼 레벨 칩 사이즈의 패키지가 완성된다(도 17).Finally, when the
도 18 내지 도 20은 도 4에서 도시된 제2실시예에 따른 개별 칩으로 다이싱하는 공정을 도시한 것이다.18 to 20 illustrate a process of dicing into individual chips according to the second embodiment shown in FIG.
감광성 고분자층(240)에 PR층(251)을 형성한 후, UV 테이프(255)를 이용하여 더미기판(260)이 부착된 기판은 앞서 설명한 제1다이싱 및 제2다이싱 공정을 통하여 감광성 고분자층(240)의 일부를 절단한다(도 18).After the
그리고, 솔더 볼(293)을 형성한 후, 블루 테이프(310)를 부착하고 UV광을 조사하여 UV 테이프(255)와 더미기판(260)을 제거한 후 PR층(251)을 제거하면(도 19), 웨이퍼 레벨 칩 사이즈의 패키지가 완성된다(도 20).After the
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
도 1은 종래의 웨이퍼 레벨 패키징 단면도,1 is a cross-sectional view of a conventional wafer level packaging,
도 2 내지 도 20은 본 발명에 따른 다이싱을 이용한 웨이퍼 레벨 패키징 공정도.2 to 20 are wafer level packaging process diagrams using dicing according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
210:기판 220:집적소자210: substrate 220: integrated device
230:전극패드 240:감광성 고분자층230: electrode pad 240: photosensitive polymer layer
250:적외선 차단 필터 255:UV 테이프250: Infrared cut filter 255: UV tape
260:더미기판 270:층간절연 층 260: dummy substrate 270: interlayer insulation layer
280:패시베이션층 290:DFR 280: passivation layer 290: DFR
291:BLM 292:DFSR291: BLM 292: DFSR
293:솔더볼 310:블루 테이프293: solder ball 310: blue tape
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