KR100969961B1 - 블록 암호 아리아의 치환 연산 장치 및 방법 - Google Patents

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Abstract

본 발명은 블록암호 아리아의 치환연산 장치 및 그 방법에 관한 것이다. 즉, 본 발명에서는 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어 크기를 줄이며, 파이프라인 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하도록 한다.
아리아, 블록, 암호, 치환, 유한체, 아핀변환

Description

블록 암호 아리아의 치환 연산 장치 및 방법{SUBSTITUTION APPARATUS OF BLOCK CODE ARIA AND METHOD THEREOF}
본 발명은 아리아(ARIA) 블록 암복호화 장치에 관한 것으로, 보다 상세하게는 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어(hardware) 크기를 줄이며, 파이프 라인(pipe line) 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하도록 하는 블록암호 아리아의 치환연산 장치 및 그 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2007-S-021-01, 과제명: 개인정보 DB를 위한 통합형 보안 기술 개발].
아리아 암복호 알고리즘은 국가 보안 기술 연구소(NSRI)에서 개발된 민관 겸용 블록 대칭키 암호 알고리즘이다. 아리아 알고리즘의 라운드(round) 수 및 키(key) 크기는 키가 128비트(bit) 일때는, 12라운드, 키가 192비트 일때는 14라운 드, 키가 256비트 일 때는 16라운드를 사용하도록 권고하고 있다.
아리아 알고리즘은 라운드 연산에 의하여 암복호화 연산을 수행하며, 각 라운드 연산은 치환연산(Substitution), 확산연산(Diffusion)으로 이루어진다.
상기한 치환 연산 및 확산 연산을 수행하는 방법 및 키 확장 과정을 수행하는 방법에 따라 아리아 블록 암복호화 연산에 소요되는 시간 및 사용되는 하드웨어 리소스에 차이가 있으며, 이는 더 나아가 아리아 암호 프로세서의 성능과 직결되는 문제가 된다.
도 1은 종래의 치환부를 도시한 것이다. 치환부는 128비트 입력에 대하여 바이트 단위로 대치박스의 결과값으로 치환하는 과정이다. 대치박스는 후술될 도 2에서 보여지는 바와 같이, S1(200), S2(204), S1 -1(202), S2 -1 (206)의 4가지 종류로 구성되며, S1 -1(202), S2 -1 (206)은 각각 S1, S2의 역치환 대치박스이다. 도 1의 제1치환부(100)는 홀수 라운드 연산에서 사용되고, 도 1의 제2치환부(102)는 짝수 라운드 연산에서 사용된다.
도 2는 종래의 4가지 종류의 대치박스를 도시한 것이다. 상기한 대치박스들(200, 202, 204, 206)은 아리아 알고리즘에 명시되어 있는 값을 가지고 있는 4가지 종류의 테이블로서 롬(ROM)과 같은 저장수단에 테이블 형태로 값을 저장한 후, 주어지는 8비트 입력값, 즉, 주소에 해당하는 테이블의 값(8비트)을 출력한다.
이를 위해, 하나의 대치박스는 256바이트의 ROM이 필요하게 되며, 4가지 종 류의 대치박스는 총 1024바이트의 ROM으로 구성된다. 또한, 도 1의 제1치환부(100)를 구성하기 위하여는 128비트 입력에 대하여 병렬처리를 해야 하기 때문에4096바이트의 ROM이 필요하고, 도 1의 제2치환부(102)를 구성하기 위하여는 128비트 입력에 대하여 병렬처리를 해야 하기 때문에 4096바이트의 ROM이 필요하다. 따라서, 상기 치환부를 구성하기 위하여서는 총 8192 바이트의 ROM이 필요하다.
상기한 바와 같이 종래 기술에서는 4가지 종류의 대치박스를 구성하기 위하여 ROM 또는 RAM을 구비하여야 하므로, 이로 인한 하드웨어 크기가 커지며, ROM 또는 RAM으로의 접근 시간이 고정됨으로 인하여 고속화가 어려운 문제점이 있었다.
따라서 본 발명의 목적은 아리아 블록 암호화에 있어서, 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어 크기를 줄이는 블록암호 아리아의 치환연산 장치 및 방법을 제공하고자 한다.
또한, 본 발명의 다른 목적은 아리아 블록 암호화에 있어서, 파이프라인 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하도록 하는 블록암호 아리아의 치환연산 장치 및 방법을 제공하고자 한다.
상술한 목적을 달성하기 위한 본 발명은 블록 암호 아리아의 치환 연산 장치로서, 대치박스를 구현하기 위한 별도의 메모리 없이 대치박스 S1 및 대치박스 S1 -1 연산을 수행하는 제1 Sbox 연산부와, 대치박스 S2 및 대치박스 S2 -1 연산을 수행하는 제2 Sbox 연산부와, 상기 제1 Sbox 연산부 및 제2 Sbox 연산부의 모드를 결정하는 제어부를 포함하며,
제1 Sbox 연산부는, 입력값에 대해 역대치박스 S1 -1을 구하기 위한 역아핀연산을 수행하는 제1역아핀변환부와, 상기 입력값 또는 상기 입력값과 다중화된 상기 제1역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하는 유한체역원연산부와, 상기 유한체역원연산부의 결과값에 대해 대치박스 S1을 구하기 위한 아핀연산을 수행하는 제1아핀변환부와, 상기 제어부의 제어에 따라 유한체역원연산부의 입력을 결정하는 제1다중화기와, 상기 제어부의 제어에 따라 상기 제1아핀변환부의 출력값과 상기 유한체역원연산부의 결과값 중에서 상기 제1 Sbox 연산부의 결과값을 선택하는 제2다중화기를 포함한다.
또한, 제2 Sbox 연산부는, 입력값에 대해 역대치박스 S2 -1을 구하기 위한 역아핀연산을 수행하는 제2역아핀변환부와, 상기 입력값 또는 상기 입력값과 다중화된 상기 제2역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하는 유한체역원연산부와, 상기 유한체역원연산부의 결과값에 대해 대치박스 S2을 구하기 위한 아핀연산을 수행하는 제2아핀변환부와, 상기 제어부의 제어에 따라 상기 유한체역원연산부의 입력을 결정하는 제3다중화기와, 상기 제어부의 제어에 따라 상기 제2아핀변환부의 출력값과 상기 유한체역원연산부의 결과값 중에서 상기 제2 Sbox 연산부의 결과값을 선택하는 제4다중화기를 포함한다.
본 발명에서는 블록 암호 아리아의 치환연산 장치 및 방법에 있어서, 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어 크기를 줄일 수 있는 이점이 있다.
또한, 파이프라인 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하도록 하는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어 크기를 줄이며, 파이프라인 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하도록 하는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 3은 본 발명의 실시 예에 따른 블록 암호 아리아의 치환 연산 장치 구성을 도시한 것이다.
상기 도 3을 참조하면, 본 발명의 블록 암호 아리아의 치환 연산 장치에서, 입력 128비트(bit)에 대한 출력 128비트를 계산함에 있어서는,
대치박스 S1 및 대치박스 S1 -1 연산을 수행하는 제1 Sbox 연산부(300)와, 대치박스 S2 및 대치박스 S2 -1 연산을 수행하는 제2 Sbox 연산부(302)와, 제1 Sbox 연산부(300) 및 제2 Sbox 연산부(302)의 모드를 결정하는 제어부(304)를 포함함으로써, 대치박스를 구현하기 위한 별도의 ROM 그리고/또는 RAM을 구비하지 않으면서도 블록 암호 아리아의 치환연산을 수행하게 된다.
즉, 제1 Sbox 연산부(300) 및 제2 Sbox 연산부(302)는 별도의 ROM 또는 RAM을 사용하지 않고, 유한체 연산 로직을 이용하여 4가지 종류의 대치박스를 구현한다. 특히, 제1 Sbox 연산부(300)는 대치박스 S1 및 S1 -1을 모두 구현하며, 제2 Sbox 연산부(302)는 대치박스 S2 및 S2 -1를 모두 구현함으로써 4가지 종류의 대치박스를 2가지 종류의 Sbox 연산부를 통하여 구현하는 것을 특징으로 한다.
이에 따라, 상기와 같이 대치박스 S1 및 S1 -1 을 하나의 Sbox 연산부(제1 Sbox연산부)(300)에서 구현하고, 대치박스 S2 및 S2 -1 을 하나의 Sbox 연산부(제2 Sbox연산부)(302)에서 구현함으로써 하드웨어 크기(hardware size)를 줄일 수 있다.
이때, 대치박스를 별도의 ROM 그리고/또는 RAM을 구비하지 않고 유한체 연산 으로 구현하는 방법은 대치박스(S1, S2)와 역대치박스(S1 -1 , S2 -1)에 따라 구분된다. 즉, 대치박스를 구현하는 방법은 8비트 입력값에 대한 GF(28)에 대한 역원을 구한 후, 대치박스 형태에 따른 아핀 변환을 수행하는 것이고, 역대치박스를 구현하는 방법은 8비트 입력값에 대하여 대치박스 형태에 따른 역아핀 변환을 수행 한 후 GF(28)에 대한 역원을 구하는 것이다.
도 4는 상기 도 3에 도시된 제1 Sbox 연산부(300)의 논리 로직회로를 구체적으로 도시한 것이다. 이하, 상기 도 4를 참조하여 제1 Sbox 연산부(300) 각 로직에서의 동작을 상세히 설명하기로 한다.
먼저, 제1아핀변환부(406)는 8비트의 입력값에 대해 대치박스 S1을 구하기 위한 아핀연산을 수행한다. 제1역아핀변환부(400)는 8비트의 입력값에 대해 역대치박스 S1 -1을 구하기 위한 역아핀연산을 수행한다.
유한체역원연산부(404)는 8비트 입력값의 GF(28) 역원을 계산하거나, 또는 8비트 입력값과 다중화된 제1역아핀변환부(400)의 결과값에 대하여 GF(28) 역원을 계산한다. 이때, 유한체역원연산부(404)는 블록 암호 아리아에서 채택하고 있는 기약다항식 m(x) = x8 + x4 + x3 + x + 1에 대한 유한체 역원 연산 로직으로 구성된다.
제1다중화기(402)는 제어부(304)의 제어에 따라 유한체역원연산부(404)의 입 력을 결정한다. 제2다중화기(408)는 제어부(304)의 제어에 따라 제1아핀변환부(406)의 출력값과 유한체역원연산부(404)의 결과값 중에서 제1Sbox 연산부(300)의 결과값을 선택한다. 제어부(304)는 제1다중화기(402)와 제2다중화기(408)의 선택 제어 신호를 생성하여 제1다중화기(402)와 제2다중화기(408)의 선택 동작을 제어한다.
도 5a는 S1을 구하기 위해 아핀연산을 수행하는 제1아핀변환부(406)에서의 세부연산 과정을 도시한 것이고, 도 5b는 S1 -1을 구하기 위해 역아핀연산을 수행하는 제1역아핀변환부(400)에서의 세부연산 과정을 도시한 것이다.
위 아핀변환 및 역아핀변환 세부연산 과정에 있어서 입력값 A는 1바이트를 의미하는 A[0] ~ A[7]로 구성된다. A[0]는 최하위비트를 의미하고, A[7]은 최상위비트를 의미한다. 출력값 B는 1바이트를 의미하는 B[0] ~ B[7]로 구성된다. B[0]는 최하위비트를 의미하고, B[7]은 최상위비트를 의미한다.
도 6은 상기 도 3에 도시된 제2 Sbox 연산부(302)의 논리 로직회로를 구체적으로 도시한 것이다. 이하, 상기 도 6를 참조하여 제2 Sbox 연산부(302) 각 로직에서의 동작을 상세히 설명하기로 한다.
먼저, 제2아핀변환부(416)는 8비트의 입력값에 대해 대치박스 S2을 구하기 위한 아핀연산을 수행한다. 제2역아핀변환부(410)는 8비트의 입력값에 대해 역대치박스 S2 -1을 구하기 위한 역아핀연산을 수행한다.
유한체역원연산부(414)는 8비트 입력값의 GF(28) 역원을 계산하거나, 또는 8비트 입력값과 다중화된 제2역아핀변환부(410)의 결과값에 대하여 GF(28) 역원을 계산한다. 이때, 유한체역원연산부(414)는 블록 암호 아리아에서 채택하고 있는 기약다항식 m(x) = x8 + x4 + x3 + x + 1에 대한 유한체 역원 연산 로직으로 구성된다.
제3다중화기(412)는 제어부(304)의 제어에 따라 유한체역원연산부(414)의 입력을 결정한다. 제4다중화기(418)는 제어부(304)의 제어에 따라 제2아핀변환부(416)의 출력값과 유한체역원연산부(414)의 결과값 중에서 제2 Sbox 연산부(302)의 결과값을 선택한다. 제어부(304)는 제3다중화기(412)와 제4다중화기(418)의 선택 제어 신호를 생성하여 제3다중화기(412)와 제4다중화기(418)의 선택 동작을 제어한다.
도 7a는 S2을 구하기 위해 아핀연산을 수행하는 제2아핀변환부(416)에서의 세부연산 과정을 도시한 것이고, 도 7b는 S2 -1 을 구하기 위해 역아핀연산을 수행하는 제2역아핀변환부(410)에서의 세부연산 과정을 도시한 것이다.
위 아핀변환 및 역아핀변환 세부연산 과정에 있어서 입력값 A는 1바이트를 의미하는 A[0] ~ A[7]로 구성된다. A[0]는 최하위비트를 의미하고, A[7]은 최상위비트를 의미한다. 출력값 B는 1바이트를 의미하는 B[0] ~ B[7]로 구성된다. B[0]는 최하위비트를 의미하고, B[7]은 최상위비트를 의미한다.
도 8은 상기 제1 Sbox 연산부(300)에서의 구체적인 연산과정 처리 흐름을 도 시한 것이다. 이하, 상기 도 3, 도 4, 도 5a, 도 5b 를 참조하여 입력값에 대한 S1 및 S1 -1의 결과값을 계산하는 방법을 설명하면 다음과 같다.
먼저, 제어부(304)가 제1 Sbox 연산부(300)가 S1 을 구하기 위해 아핀연산을 수행하도록 모드를 설정하면(S800), 유한체역원연산부(404)에서 입력값에 대한 유한체 역원 연산을 수행한다(S802). 이어, 제1아핀변환부(406)에서는 유한체역원연산부(404)로부터 역원 연산된 결과값에 대한 제1아핀변환연산을 수행하여 그 결과값을 출력한다(S804). 그러면, 제2다중화기(408)는 위와 같이 제1아핀변환부(406)에서 출력된 결과값을 제어부(304)에 제어에 따라 S1 결과값으로 출력한다(S806).
이와 달리, 제어부(304)가 제1 Sbox 연산부(300)가 S1 -1 을 구하기 위해 역아핀연산을 수행하도록 모드를 설정하면(S800), 제1역아핀변환부(400)는 입력값에 대한 제1역아핀변환연산을 수행한다(S808). 이어, 유한체역원연산부(404)는 입력값과 제1역아핀변환부(400)로부터 연산된 결과값을 다중화한 결과값에 대한 유한체 역원 연산을 수행한다(S810). 그러면, 제2다중화기(408)는 위와 같이 유한체역원연산부(404)에서 출력된 결과값을 제어부(304)의 제어에 따라 S1 -1 을 결과값으로 출력한다(S812).
도 9는 상기 제2 Sbox 연산부(302)에서의 구체적인 연산과정 처리 흐름을 도시한 것이다. 이하, 상기 도 3, 도 6, 도 7a, 도 7b 를 참조하여 입력값에 대한 S2 및 S2 -1의 결과값을 계산하는 방법을 설명하면 다음과 같다.
먼저, 제어부(304)가 제2 Sbox 연산부(302)가 S2 을 구하기 위해 아핀연산을 수행하도록 모드를 설정하면(S900), 유한체역원연산부(414)에서 입력값에 대한 유한체 역원 연산을 수행한다(S902). 이어, 제2아핀변환부(416)에서는 유한체역원연산부(414)로부터 역원 연산된 결과값에 대한 제2아핀변환연산을 수행하여 그 결과값을 출력한다(S904). 그러면, 제4다중화기(418)는 위와 같이 제2아핀변환부(416)에서 출력된 결과값을 제어부(304)의 제어에 따라 S2 결과값으로 출력한다(S906).
이와 달리, 제어부(304)가 제2 Sbox 연산부(302)가 S2 -1 을 구하기 위해 역아핀연산을 수행하도록 모드를 설정하면(S900), 제2역아핀변환부(410)는 입력값에 대한 제2역아핀변환연산을 수행한다(S908). 이어, 유한체역원연산부(414)는 입력값과 제2역아핀변환부(410)로부터 연산된 결과값을 다중화한 결과값에 대한 유한체 역원 연산을 수행한다(S910). 그러면, 제4다중화기(418)는 위와 같이 유한체역원연산부(414)에서 출력된 결과값을 제어부(304)에 제어에 따라 S2 -1 을 결과값으로 출력한다(S912).
도 10은 상기 도 3에 도시된 제1 Sbox 연산부(300)와 제2 Sbox 연산부(302)를 공통으로 구현하는 Sbox 연산부의 논리 로직회로를 구체적으로 도시한 것이다. 이하, 상기 도 10을 참조하여 Sbox 연산부 각 로직에서의 동작을 상세히 설명하기 로 한다.
먼저, 제1아핀변환부(406)는 8비트의 입력값에 대해 대치박스 S1을 구하기 위한 아핀연산을 수행한다. 제1역아핀변환부(400)는 8비트의 입력값에 대해 역대치박스 S1 -1을 구하기 위한 역아핀연산을 수행한다. 제2아핀변환부(416)는 8비트의 입력값에 대해 대치박스 S2을 구하기 위한 아핀연산을 수행한다. 제2역아핀변환부(410)는 8비트의 입력값에 대해 역대치박스 S2 -1을 구하기 위한 역아핀연산을 수행한다.
유한체역원연산부(500)는 8비트 입력값의 GF(28) 역원을 계산하거나, 또는 8비트 입력값과 다중화된 제1역아핀변환부(400)의 결과값에 대하여 GF(28) 역원을 계산하며, 또는, 8비트 입력값과 다중화된 제2역아핀변환부(410)의 결과값에 대하여 GF(28) 역원을 계산한다.
제1다중화기(402)는 제어부(304)의 제어에 따라 유한체역원연산부(500)의 입력을 결정한다. 제2다중화기(408)는 제어부(304)의 제어에 따라 제1아핀변환부(406)의 출력값 또는 제2아핀변환부(416)의 출력값 또는 유한체역원연산부(500)의 결과값 중에서 Sbox 연산부의 결과값을 선택한다. 제어부(304)는 제1다중화기(402)와 제2다중화기(408)의 선택 제어 신호를 생성하여 제1다중화기(402)와 제2다중화기(408)의 선택 동작을 제어한다.
특히 도 10의 Sbox 연산부는 하드웨어의 크기를 줄이기 위하여 상기한 도 3의 제1 Sbox 연산부(300) 및 상기 제2 Sbox 연산부(302)를 동시에 구현하는 것을 그 특징으로 한다. 상기 도 10에서 도시한 Sbox 연산부를 이용하여 상기한 치환부를 구성하면, 하나의 Sbox 연산부를 반복하여 구동함으로써, 하드웨어 크기가 작아지도록 구현할 수 있다.
상기한 바와 같이 본 발명에서는 블록 암호 아리아의 치환연산 장치 및 방법에 있어서, 블록 암호 아리아의 치환연산을 특정 ROM 그리고/또는 RAM 없이 유한체 연산을 통하여 구현함으로써 아리아 암호화 장치의 하드웨어 크기를 줄일 수 있다. 또한 파이프라인 기법 적용이 가능하도록 대치박스를 연산 로직으로 구현하여 고속 아리아 연산이 가능하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 종래의 치환부 구성도,
도 2는 종래의 대치박스 구성도,
도 3은 본 발명의 실시 예에 따른 블록 암호 아리아의 치환 연산 장치 구성도,
도 4는 본 발명의 실시 예에 따른 제1 Sbox연산부의 세부구성도,
도 5a는 본 발명의 실시 예에 따른 제1 아핀변환 세부구성도,
도 5b는 본 발명의 실시 예에 따른 제1 아핀변환 세부구성도,
도 6은 본 발명의 실시 예에 따른 제2 Sbox연산부의 세부구성도,
도 7a는 본 발명의 실시 예에 따른 제2 아핀변환 세부구성도,
도 7b는 본 발명의 실시 예에 따른 제2 아핀변환 세부구성도,
도 8은 본 발명의 실시 예에 따른 제1 Sbox연산부의 연산 동작 제어 흐름도,
도 9는 본 발명의 실시 예에 따른 제2 Sbox연산부의 연산 동작 제어 흐름도,
도 10은 본 발명의 실시 예에 따른 제1 Sbox 연산부와 제2 Sbox 연산부를 공통으로 구현하는 Sbox 연산부의 세부 구성도.
<도면의 주요 부호에 대한 간략한 설명>
300 : 제1 Sbox 연산부 302 : 제2 Sbox 연산부
304 : 제어부

Claims (15)

  1. 삭제
  2. 대치박스 S1 및 대치박스 S1 -1 연산을 수행하는 제1 Sbox 연산부와,
    대치박스 S2 및 대치박스 S2 -1 연산을 수행하는 제2 Sbox 연산부와,
    상기 제1 Sbox 연산부 및 제2 Sbox 연산부의 모드를 결정하는 제어부
    를 포함하되,
    상기 제1 Sbox 연산부는,
    입력값에 대해 역대치박스 S1 -1을 구하기 위한 역아핀연산을 수행하는 제1역아핀변환부와,
    상기 입력값 또는 상기 입력값과 다중화된 상기 제1역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하는 유한체역원연산부와,
    상기 유한체역원연산부의 결과값에 대해 대치박스 S1을 구하기 위한 아핀연산을 수행하는 제1아핀변환부와,
    상기 제어부의 제어에 따라 유한체역원연산부의 입력을 결정하는 제1다중화기와,
    상기 제어부의 제어에 따라 상기 제1아핀변환부의 출력값과 상기 유한체역원연산부의 결과값 중에서 상기 제1 Sbox 연산부의 결과값을 선택하는 제2다중화기
    를 포함하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  3. 제 2 항에 있어서,
    상기 유한체역원연산부는,
    아래 [수학식]에서와 같은 기약다항식 m(x)에 대한 유한체 역원 연산 로직으로
    [수학식]
    m(x) = x8 + x4 + x3 + x + 1
    구성되는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  4. 제 2 항에 있어서,
    상기 제1아핀변환부는, 입력값 A[0] 내지 A[7]에 대하여 하기 [수학식]
    [수학식]
    Figure 112007091374791-pat00001
    을 만족하는 출력값 B[0] 내지 B[7]을 출력하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  5. 제 2 항에 있어서,
    상기 제1역아핀변환부는, 입력값 A[0] 내지 A[7]에 대하여 하기 [수학식]
    [수학식]
    Figure 112007091374791-pat00002
    을 만족하는 출력값 B[0] 내지 B[7]을 출력하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  6. 제 2 항에 있어서,
    상기 제2 Sbox 연산부는,
    입력값에 대해 역대치박스 S2 -1을 구하기 위한 역아핀연산을 수행하는 제2역아핀변환부와,
    상기 입력값 또는 상기 입력값과 다중화된 상기 제2역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하는 유한체역원연산부와,
    상기 유한체역원연산부의 결과값에 대해 대치박스 S2을 구하기 위한 아핀연산을 수행하는 제2아핀변환부와,
    상기 제어부의 제어에 따라 상기 유한체역원연산부의 입력을 결정하는 제3다중화기와,
    상기 제어부의 제어에 따라 상기 제2아핀변환부의 출력값과 상기 유한체역원연산부의 결과값 중에서 상기 제2 Sbox 연산부의 결과값을 선택하는 제4다중화기
    를 포함하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  7. 제 6 항에 있어서,
    상기 유한체역원연산부는,
    아래 [수학식]에서와 같은 기약다항식 m(x)에 대한 유한체 역원 연산 로직으로
    [수학식]
    m(x) = x8 + x4 + x3 + x + 1
    구성되는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  8. 제6항에 있어서,
    상기 제2아핀변환부는, 입력값 A[0] 내지 A[7]에 대하여 하기 [수학식]
    [수학식]
    Figure 112007091374791-pat00003
    을 만족하는 출력값 B[0] 내지 B[7]을 출력하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  9. 제 6항에 있어서,
    상기 제2역아핀변환부는, 입력값 A[0] 내지 A[7]에 대하여 하기 [수학식]
    [수학식]
    Figure 112007091374791-pat00004
    을 만족하는 출력값 B[0] 내지 B[7]을 출력하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  10. 삭제
  11. 대치박스 S1, S1 -1, S2, S2 -1 연산을 수행하는 Sbox 연산부와,
    상기 Sbox 연산부의 연산 모드를 결정하는 제어부
    를 포함하되,
    상기 Sbox 연산부는,
    입력값에 대해 역대치박스 S1 -1을 구하기 위한 역아핀연산을 수행하는 제1역아핀변환부와,
    상기 입력값에 대해 역대치박스 S2 -1을 구하기 위한 역아핀연산을 수행하는 제2역아핀변환부와,
    상기 입력값 또는 입력값과 다중화된 제1역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하며, 또는, 입력값과 다중화된 제2역아핀변환부의 결과값에 대하여 GF(28) 역원을 계산하는 유한체역원연산부와,
    상기 유한체역원연산부의 결과값에 대해 대치박스 S1을 구하기 위한 아핀연산을 수행하는 제1아핀변환부와,
    상기 유한체역원연산부의 결과값에 대해 대치박스 S2을 구하기 위한 아핀연산을 수행하는 제2아핀변환부와,
    상기 제어부의 제어에 따라 상기 유한체역원연산부의 입력을 결정하는 제1다중화기와,
    상기 제어부의 제어에 따라 상기 제1아핀변환부의 출력값 또는 제2아핀변환부의 출력값 또는 유한체역원연산부의 결과값 중에서 Sbox 연산부의 결과값을 선택하는 제2다중화기
    를 포함하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 장치.
  12. 제1 Sbox 연산부, 제2 Sbox 연산부와 상기 연산부의 연산모드를 결정하는 제어부를 포함하는 블록 암호 아리아의 치환 연산 장치에서 연산방법으로서,
    (a)상기 제1 Sbox 연산부의 S1 연산 모드 시, 입력값에 대한 유한체 역원 연산을 수행하는 단계와,
    (b)상기 유한체 역원 연산된 결과값에 대한 제1아핀변환연산을 수행하여 그 결과값을 출력하는 단계와,
    (c)상기 제1아핀변환연산된 결과값을 S1 결과값으로 출력하는 단계
    를 포함하는 블록 암호 아리아의 치환 연산 방법.
  13. 제 12 항에 있어서,
    상기 (a)단계에서, 상기 제1 Sbox 연산부의 S1 -1 연산 모드시에는,
    (d)상기 입력값에 대한 제1역아핀변환연산을 수행하는 단계와,
    (e)상기 제1역아핀변환연산된 결과값을 유한체 역원 연산을 수행하는 단계와,
    (f)상기 유한체역원연산 수행된 결과값을 S1 -1 결과값으로 출력하는 단계
    를 더 포함하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 방법.
  14. 제1 Sbox 연산부, 제2 Sbox 연산부와 상기 연산부의 연산모드를 결정하는 제어부를 포함하는 블록 암호 아리아의 치환 연산 장치에서 연산방법으로서,
    (a')상기 제2 Sbox 연산부의 S2 연산 모드 시, 입력값에 대한 유한체 역원 연산을 수행하는 단계와,
    (b')상기 유한체 역원 연산된 결과값에 대한 제2아핀변환연산을 수행하여 그 결과값을 출력하는 단계와,
    (c')상기 제2아핀변환연산된 결과값을 S2 결과값으로 출력하는 단계
    를 포함하는 블록 암호 아리아의 치환 연산 방법.
  15. 제 14 항에 있어서,
    상기 (a')단계에서, 상기 제2 Sbox 연산부의 S2 -1 연산 모드시에는,
    (d')상기 입력값에 대한 제2역아핀변환연산을 수행하는 단계와,
    (e')상기 제2역아핀변환연산된 결과값을 유한체 역원 연산을 수행하는 단계와,
    (f')상기 유한체역원연산 수행된 결과값을 S2 -1 결과값으로 출력하는 단계
    를 더 포함하는 것을 특징으로 하는 블록 암호 아리아의 치환 연산 방법.
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