KR100968416B1

KR100968416B1 - Apparatus and method for transmitting clock in semiconductor memory device

Info

Publication number: KR100968416B1
Application number: KR1020080133337A
Authority: KR
Inventors: 권대한; 이준우; 송택상
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-24
Filing date: 2008-12-24
Publication date: 2010-07-07
Also published as: KR20100074812A

Abstract

PURPOSE: An apparatus and a method for transmitting a clock in a semiconductor memory device are provided to stably transmit a clock to an internal unit by compensating the change of internal and external circumstances. CONSTITUTION: A clock generator generates a clock. The clock is transmitted to internal units of a semiconductor memory device. A driver(202) controls the transmission of the clock to the internal unit. A sensing unit(204) senses the temperature of the semiconductor memory device. The driver decides a transmission path of the clock. The driver transmits the clock to the internal units through the transmission path.

Description

Apparatus and method for transmitting clock in semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고속으로 동작하는 반도체 메모리 장치에서 가변하는 내외부의 환경 변화를 보상하여 안정적으로 클럭을 전송하는 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an apparatus and a method for stably transmitting a clock by compensating for various internal and external environmental changes in a semiconductor memory device operating at a high speed.

반도체 메모리 장치는 고집적화, 저전력화 및 고속화를 추구하고 있다. 이러한 반도체 메모리 장치의 고집적화를 달성하기 위해 반도체 메로리 장치를 구성하는 내부 소자들의 크기는 점점 작아지고 있다. 이러한 반도체 메모리 장치는, 소정의 클럭에 동기되어 메모리 셀에 저장된 데이터를 리드/라이트하며, 상기 리드/라이트된 데이터는 상기 클럭에 동기되어 입출력된다. 또한, 반도체 메모리 장치를 구성하는 내부 소자들은, 상기 반도체 메모리 장치의 내부뿐만 아니라 외부 환경의 변화에 상응하여 동작 특성이 가변한다.BACKGROUND Semiconductor memory devices are pursuing higher integration, lower power, and higher speed. In order to achieve high integration of the semiconductor memory device, the size of the internal elements constituting the semiconductor memory device is getting smaller. Such a semiconductor memory device reads / writes data stored in a memory cell in synchronization with a predetermined clock, and the read / write data is input / output in synchronization with the clock. In addition, the internal elements of the semiconductor memory device may vary in operation characteristics in response to changes in the external environment as well as the inside of the semiconductor memory device.

특히, 반도체 메모리 장치는, 온도에 따라 내부 소자들의 동작 특성, 예컨대 구동 전압, 동작 속도, 내부 저항 등이 가변하며, 데이터의 리드/라이트 및 입출력 등의 동작시 내부 소자들의 동기를 위해 입력되는 클럭 또한 온도에 따라 가변된다. 다시 말해, 온도가 가변함에 따라 데이터의 리드/라이트 및 입출력 등의 동작을 수행하는 내부 소자들뿐만 아니라 상기 동작을 수행하는 내부 소자들로 클럭을 전송하는 내부 소자들 또한 동작 특성이 가변하며, 이러한 동작 특성의 가변에 의해 클럭의 전송 딜레이가 발생한다.In particular, the semiconductor memory device may vary in operating characteristics of internal elements, for example, a driving voltage, an operating speed, an internal resistance, etc. according to temperature, and a clock input for synchronizing internal elements during operations such as read / write and input / output of data. It also varies with temperature. In other words, as the temperature varies, not only the internal devices that perform operations such as read / write and input / output of data, but also internal devices that transmit a clock to the internal devices that perform the operation also have variable operating characteristics. Due to the change in the operating characteristics, a clock transmission delay occurs.

이렇게 발생한 클럭의 전송 딜레이로 인해 상이하게 가변된 클럭이 내부 소자들로 입력되며, 상기 내부 소자들이 가변된 클럭에 동기되어 동작함에 따라, 데이터의 리드/라이트 및 입출력 등의 동작시 내부 소자들이 오동작하여 데이터를 정상적으로 리드/라이트 및 입출력 등을 할 수 없다. 특히, 대용량의 데이터를 고속으로 리드/라이트 및 입출력할 경우에는 전술한 바와 같은 내부 소자들의 오동작이 심각하게 발생하며, 그에 따른 데이터의 리드/라이트 및 입출력의 오류는 더욱 커지게 된다.As a result of the transmission delay of the clock, a differently variable clock is input to the internal devices, and as the internal devices operate in synchronization with the variable clock, the internal devices malfunction during read / write and input / output of data. The data cannot be read / written and input / output normally. In particular, when reading / writing and input / output of a large amount of data at high speed, malfunctions of the internal devices as described above are seriously generated, and errors in read / write and input / output of data are further increased.

도 1은 일반적인 반도체 메모리 장치에서 클럭 전송 장치를 개략적으로 도시한 도면이다.1 is a view schematically illustrating a clock transmission device in a general semiconductor memory device.

도 1을 참조하면, 클럭 전송 장치는, 클럭 발생기(미도시)로부터 클럭을 입력받아 내부 소자들로의 전송을 드라이버하는 클럭 드라이버(102) 및 상기 클럭 드라이버(102)로부터 상기 클럭을 입력받아 내부 소자들로 전송하는 전송부들(110, 130, 150, 170)을 포함한다.Referring to FIG. 1, a clock transmission apparatus may receive a clock from a clock generator (not shown) and receive the clock from the clock driver 102 and the clock driver 102 to drive transmission to internal devices. And transmission units 110, 130, 150, and 170 for transmitting to the elements.

상기 클럭 드라이버(102)는 클럭 발생기가 생성하여 출력한 클럭을 입력받 고, 상기 입력된 클럭을 전송부들(110, 130, 150, 170)을 통해 내부 소자들로 전송한다. 그리고, 상기 전송부들(110, 130, 150, 170)은 리피터(repeater)들(112, 132, 152, 172)과 증폭기들(114, 116, 118, 120, 134, 136, 138, 140, 154, 156, 158, 160, 174, 176, 178, 180)을 포함하며, 상기 클럭 드라이버(102)로부터 입력받은 클럭을 증폭하여 해당 내부 소자들로 출력한다. 여기서, 상기 증폭기들(114, 116, 118, 120, 134, 136, 138, 140, 154, 156, 158, 160, 174, 176, 178, 180)은 인버터(inverter)를 포함하며, 상기 인버터가 클럭을 증폭한다.The clock driver 102 receives a clock generated and output by a clock generator, and transmits the input clock to internal devices through the transmitters 110, 130, 150, and 170. The transmitters 110, 130, 150, and 170 are repeaters 112, 132, 152, and 172 and amplifiers 114, 116, 118, 120, 134, 136, 138, 140, and 154. , 156, 158, 160, 174, 176, 178, and 180, and amplifies a clock received from the clock driver 102 and outputs the amplified clock to the corresponding internal elements. Here, the amplifiers 114, 116, 118, 120, 134, 136, 138, 140, 154, 156, 158, 160, 174, 176, 178, 180 include an inverter, and the inverter Amplify the clock.

이러한 클럭 전송 장치는, 다수의 MOS 트랜지스터들에 의해 구현될 수 있으며, 상기 MOS 트랜지스터들은 전술한 바와 같이 내외부의 환경, 특히 온도에 따라 동작 특성이 가변한다. 그 결과, 상기 클럭 드라이버(102)와 전송부들(110, 130, 150, 170)의 동작 특성이 가변하여 해당 내부 소자들로 출력되는 클럭의 전송 딜레이가 발생하며, 상기 전송 딜레이에 의해 해당 내부 소자들로 상이하게 가변된 클럭이 각각 입력된다. 예를 들어, 상기 MOS 트랜지스터는, 동일한 인가 전압에 대해 고온에서는 작은 전류가 흐르고 저온에서는 큰 전류가 흐르게 되며, 이러한 온도 변화에 따른 동작 특성의 변화로 인해 MOS 트랜지스터들로 구현된 클럭 드라이버(102)와 전송부들(110, 130, 150, 170)은, 고온일 경우에 저온일 경우보다 상대적으로 더 큰 전송 딜레이가 발생한다. 즉, 클럭은 온도 변화에 따른 전송 딜레이에 의해 상이하게 가변하며, 이렇게 가변된 클럭은 내부 소자들로 각각 입력된다.Such a clock transmission apparatus may be implemented by a plurality of MOS transistors, and as described above, the MOS transistors may vary in operating characteristics depending on internal and external environments, in particular, temperature. As a result, the operating characteristics of the clock driver 102 and the transmitters 110, 130, 150, and 170 are variable, resulting in a transmission delay of a clock output to the corresponding internal devices, and the corresponding internal device by the transmission delay. Differently variable clocks are respectively input. For example, the MOS transistor has a small current flowing at a high temperature and a large current flowing at a low temperature with respect to the same applied voltage, and a clock driver 102 implemented with MOS transistors due to a change in operating characteristics according to the temperature change. The transmission units 110, 130, 150, and 170 generate relatively larger transmission delays at high temperatures than at low temperatures. That is, the clocks vary differently due to the transmission delay according to the temperature change, and the clocks thus varied are inputted to the internal devices.

그러나, 전술한 바와 같은 클럭 전송 장치는, 내부 또는 외부의 환경 변화, 즉 온도 변화에 의해 발생하는 클럭의 전송 딜레이를 보상하지 못하며, 상기 발생 한 전송 딜레이에 의해 가변된 클럭을 해당 내부 소자들로 각각 전송한다. 특히, 상기 클럭 전송 장치의 클럭 드라이버(102)는, 클럭 발생기로부터 입력받은 클럭을 전송부들(110, 130, 150, 170)을 통해 내부 소자들로 전송하는 경로만을 제공할 뿐, 온도 변화에 의해 발생하는 클럭의 전송 딜레이를 보상하지 못한다. 그에 따라, 상기 클럭 전송 장치는, 내부 소자들이 상이하게 가변된 클럭에 동기되어 동작함으로 내부 소자들의 오동작이 발생하며, 이러한 오동작에 의해 데이터의 리드/라이트 및 입출력 등의 오류가 발생하는 문제점이 있다. 특히, 반도체 메모리 장치가 대용량의 데이터를 고속으로 처리할 경우, 클럭의 전송 딜레이에 의한 내부 소자들의 오동작은 더욱 심각해지며, 그에 따른 데이터의 리드/라이트 및 입출력의 오류는 더욱 커지게 되는 문제점이 있다.However, the clock transmission apparatus as described above does not compensate for a transmission delay of a clock caused by an internal or external environmental change, that is, a temperature change, and converts a clock changed by the generated transmission delay into corresponding internal elements. Transmit each. In particular, the clock driver 102 of the clock transmission apparatus only provides a path for transmitting the clock input from the clock generator to the internal devices through the transmission units 110, 130, 150, and 170. It does not compensate for the transmission delay of the clock that occurs. Accordingly, the clock transmission apparatus has a problem in that malfunctions of the internal elements occur because the internal elements operate in synchronization with a differently variable clock, and errors such as read / write and input / output of data are generated by such a malfunction. . In particular, when a semiconductor memory device processes a large amount of data at high speed, malfunction of internal devices due to a clock transmission delay becomes more serious, and thus errors in read / write and input / output of data become larger. .

따라서, 본 발명의 목적은, 반도체 메모리 장치에서 내부 및 외부 환경 변화를 보상하여 안정적으로 클럭을 내부 소자들로 전송하는 장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus and method for stably transmitting a clock to internal devices by compensating for changes in internal and external environments in a semiconductor memory device.

또한, 본 발명의 다른 목적은, 반도체 메모리 장치에서 온도 변화에 따른 클럭의 전송 딜레이를 감소시켜 동일한 클럭을 내부 소자들로 전송하는 장치 및 방법을 제공함에 있다.Another object of the present invention is to provide an apparatus and a method for transmitting the same clock to internal devices by reducing a transmission delay of a clock according to a temperature change in a semiconductor memory device.

상기한 목적들을 달성하기 위한 본 발명의 장치는, 반도체 메모리 장치의 내부 소자들로 전송할 클럭을 생성하는 생성기와, 상기 내부 소자들로의 클럭 전송을 드라이버하는 드라이버와, 상기 반도체 메모리 장치의 온도를 감지하는 센싱기를 포함하며, 상기 드라이버는, 상기 센싱기로부터 감지 데이터를 입력받아 상기 클럭의 전송 경로를 결정하고, 상기 결정한 전송 경로를 통해 상기 클럭을 상기 내부 소자들로 전송한다.An apparatus of the present invention for achieving the above objects, the generator for generating a clock to be transmitted to the internal elements of the semiconductor memory device, a driver for driving the clock transmission to the internal elements, and the temperature of the semiconductor memory device; The sensing device includes a sensing unit, and the driver receives sensing data from the sensing unit, determines a transmission path of the clock, and transmits the clock to the internal devices through the determined transmission path.

상기한 목적들을 달성하기 위한 본 발명의 방법은, 반도체 메모리 장치의 온도를 감지하는 과정과, 상기 감지한 온도의 감지값과 미리 설정된 임계값을 비교하여 온도 변화값을 확인하는 과정과, 상기 온도 변화값이 포함된 n+1 비트의 감지 데이터를 생성하는 과정과, 상기 n+1 비트의 감지 데이터에서 대응되는 비트의 증 폭기들을 인에이블시켜 전송 경로를 결정하는 과정; 및 상기 결정한 전송 경로를 통해 상기 내부 소자들로 클럭을 전송하는 과정을 포함한다.The method of the present invention for achieving the above object, the process of sensing the temperature of the semiconductor memory device, the process of checking the temperature change value by comparing the detected value of the detected temperature and a predetermined threshold value, and the temperature Generating sense data of n + 1 bits including a change value, and determining a transmission path by enabling amplifiers of corresponding bits in the sense data of n + 1 bits; And transmitting a clock to the internal devices through the determined transmission path.

본 발명은, 반도체 메모리 장치에서 내부 및 외부 환경, 특히 온도 변화를 보상하여 클럭의 전송 딜레이를 감소시킴으로써, 동일한 클럭을 안정적으로 내부 소자들로 전송하며, 그에 따라 상기 내부 소자들의 오동작을 방지하고, 데이터의 리드/라이트 및 입출력 등의 오류를 최소화할 수 있다.The present invention, in the semiconductor memory device by reducing the transmission delay of the clock by compensating the internal and external environment, in particular the temperature change, thereby stably transmitting the same clock to the internal elements, thereby preventing the malfunction of the internal elements, Errors such as read / write and input / output of data can be minimized.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to distract from the gist of the present invention.

본 발명은, 반도체 메모리 장치에서 내부 소자들로 클럭을 안정적으로 전송하는 장치 및 방법을 제안한다. 후술할 본 발명의 실시 예에서는, 반도체 메모리 장치의 내부 및 외부의 환경 변화, 특히 온도 변화에 상응하여 발생하는 클럭의 전송 딜레이를 감소시켜 상기 내부 소자들로 동일한 클럭을 안정적으로 전송하는 장치 및 방법을 제안한다. 여기서, 본 발명은, 반도체 메모리 장치에서 온도 변화를 보상하도록 클럭의 전송 경로를 결정하고, 상기 결정한 전송 경로를 통해 상기 클 럭을 내부 소자들로 전송한다.The present invention proposes an apparatus and method for stably transmitting a clock to internal elements in a semiconductor memory device. In an embodiment of the present invention to be described later, the apparatus and method for stably transmitting the same clock to the internal elements by reducing the transmission delay of the clock generated in response to environmental changes, in particular, temperature changes inside and outside the semiconductor memory device Suggest. Here, in the present invention, the transmission path of the clock is determined to compensate for the temperature change in the semiconductor memory device, and the clock is transmitted to the internal devices through the determined transmission path.

이때, 본 발명은, 온도 변화를 감지하고, 상기 감지한 온도 변화에 상응하여 발생하는 클럭의 전송 딜레이를 최소화하도록 상기 클럭의 전송 경로를 결정하며, 상기 결정한 전송 경로를 통해 클럭을 내부 소자들로 전송한다. 그에 따라, 본 발명은, 상기 내부 소자들로 동일한 클럭을 입력하여 상기 내부 소자들의 오동작을 방지하고, 데이터의 리드/라이트 및 입출력 등의 오류를 최소화한다. 그러면 여기서, 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치를 보다 구체적으로 설명하기로 한다.In this case, the present invention detects a temperature change, determines a transmission path of the clock to minimize a transmission delay of the clock generated corresponding to the detected temperature change, and converts the clock into internal elements through the determined transmission path. send. Accordingly, the present invention, by inputting the same clock to the internal elements to prevent the malfunction of the internal elements, and minimizes errors such as read / write and input / output of data. Next, the clock transmission device in the semiconductor memory device according to the embodiment of the present invention will be described in more detail with reference to FIG. 2.

도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치의 구조를 개략적으로 도시한 도면이다.2 is a diagram schematically illustrating a structure of a clock transmission device in a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 클럭 전송 장치는, 클럭 발생기(미도시)로부터 클럭을 입력받아 내부 소자들로의 전송을 드라이버하는 클럭 드라이버(202), 상기 클럭 드라이버(202)로부터 상기 클럭을 입력받아 내부 소자들로 전송하는 전송부들(210, 230, 250, 270), 및 반도체 메모리 장치의 내부 및 외부의 환경 변화, 특히 온도 변화를 감지하는 센싱기(204)를 포함한다.Referring to FIG. 2, a clock transmission apparatus includes a clock driver 202 that receives a clock from a clock generator (not shown) and drives the transmission to internal devices, and receives the clock from the clock driver 202. Transmitters 210, 230, 250, 270 for transmitting to the elements, and a sensor 204 for detecting environmental changes, particularly temperature changes, inside and outside the semiconductor memory device.

상기 클럭 드라이버(202)는, 클럭 발생기가 생성하여 출력한 클럭을 입력받고, 반도체 메모리 장치의 외부 및 내부 온도 변화에 상응하여 생성된 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 센싱기(204)로부터 입력받는다. 그리고, 상기 클럭 드라이버(202)는, 상기 입력된 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 확인하여 클럭의 전송 경로를 결정, 다시 말해 상기 클럭 드라이버(202)의 내부에서 상기 클럭의 전송 경로를 결정하고, 상기 결정한 클럭의 전송 경로를 통해 상기 입력된 클럭을 전송부들(210, 230, 250, 270)로 출력한다. 이때, 상기 클럭 드라이버(202)가 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 이용하여 전송 경로를 결정하고, 상기 전송 경로를 통해 클럭을 전송함으로써, 본 발명의 실시 예에 따른 클럭 전송 장치는, 상기 온도 변화에 의해 발생되는 클럭의 전송 딜레이를 최소화한다. 상기 클럭 드라이버(202)에 대해서는 도 3 및 도 4를 참조하여 보다 구체적으로 설명하기로 한다.The clock driver 202 receives a clock generated and output by a clock generator and generates n + 1 bits of sensed data T0, T1, ..., Tn corresponding to external and internal temperature changes of the semiconductor memory device. Is input from the sensor 204. The clock driver 202 determines the transmission path of the clock by checking the input sensing data (T0, T1, ..., Tn) of n + 1 bits, that is, inside the clock driver 202. The transmission path of the clock is determined, and the input clock is output to the transmission units 210, 230, 250, and 270 through the determined transmission path of the clock. In this case, the clock driver 202 determines a transmission path using the n + 1 bits of sensed data (T0, T1, ..., Tn), and transmits a clock through the transmission path. According to the clock transmission apparatus, the transmission delay of the clock generated by the temperature change is minimized. The clock driver 202 will be described in more detail with reference to FIGS. 3 and 4.

상기 센싱기(204)는, 인에이블 신호(sense_en)가 입력되면, 반도체 메모리 장치의 외부 및 내부 온도를 감지하고, 상기 감지한 온도에 상응하는 감지값을 생성한다. 그리고, 상기 센싱기(204)는 상기 감지값과 임계값을 비교하고, 상기 비교 결과에 상응하는 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성하여 상기 클럭 드라이버(202)로 출력한다. 여기서, 상기 임계값은 반도체 메모리 장치의 일반적인 정상 동작시 설정된 임계 온도에 상응하는 값으로, 예컨대 상온(절대 온도: 293Ｋ)에 상응하는 값을 가질 수 있다. 또한, 상기 센싱기(204)는, 상기 감지값과 상기 임계값을 비교하여 온도 변화값을 확인하고, 온도 변화에 의해 발생되는 클럭의 전송 딜레이를 최소화하도록 상기 온도 변화값에 상응하는 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성한다.When the enable signal sense_en is input, the sensor 204 detects external and internal temperatures of the semiconductor memory device and generates a detection value corresponding to the sensed temperature. The sensor 204 compares the sensed value with a threshold value and generates n + 1 bits of sensed data T0, T1,..., And Tn corresponding to the comparison result to generate the clock driver 202. Will output Here, the threshold value corresponds to a threshold temperature set in a normal normal operation of the semiconductor memory device, and may have a value corresponding to room temperature (absolute temperature: 293 kV), for example. In addition, the sensor 204 checks the temperature change value by comparing the sensed value with the threshold value, and the n + corresponding to the temperature change value to minimize the transmission delay of the clock caused by the temperature change. One bit of sensed data T0, T1, ..., Tn is generated.

보다 구체적으로 설명하면, 상기 클럭 전송 장치는, 다수의 MOS 트랜지스터들에 의해 구현될 수 있으며, 상기 MOS 트랜지스터들은 내외부의 환경, 특히 온도에 따라 동작 특성이 가변한다. 그 결과, 상기 클럭 드라이버(202)와 전송부 들(210, 230, 250, 270)의 동작 특성이 가변하여 해당 내부 소자들로 출력되는 클럭의 전송 딜레이가 발생한다. 여기서, 상기 MOS 트랜지스터들에 의해 구현된 클럭 드라이버(202)와 전송부들(210, 230, 250, 270)은, 고온일 경우에 저온일 경우보다 상대적으로 더 큰 전송 딜레이가 발생한다.In more detail, the clock transmission apparatus may be implemented by a plurality of MOS transistors, and the MOS transistors may vary in operating characteristics depending on internal and external environments, particularly temperature. As a result, the operating characteristics of the clock driver 202 and the transmitters 210, 230, 250, and 270 are variable, resulting in a transmission delay of a clock output to the corresponding internal elements. Here, the clock driver 202 and the transmitters 210, 230, 250, and 270 implemented by the MOS transistors generate a relatively larger transmission delay when the temperature is high than when the temperature is low.

이때, 상기 센싱기(204)는, 상기 감지값이 임계값보다 커 감지한 온도가 임계 온도보다 고온일 경우, 상기 클럭 드라이버(202)와 전송부들(210, 230, 250, 270)에서의 전송 딜레이가 증가함으로, 상기 클럭 드라이버(202)가 클럭의 전송 경로를 감소시키도록 상기 온도 변화값에 상응하는 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성한다. 또한, 상기 센싱기(204)는, 상기 감지값이 임계값보다 작아 감지한 온도가 임계 온도보다 저온일 경우, 상기 클럭 드라이버(202)와 전송부들(210, 230, 250, 270)에서의 전송 딜레이가 감소함으로, 상기 클럭 드라이버(202)가 클럭의 전송 경로를 증가시키도록 상기 온도 변화값에 상응하는 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성한다.At this time, the sensor 204, when the detected value is greater than the threshold value and the detected temperature is higher than the threshold temperature, the transmission from the clock driver 202 and the transmission unit (210, 230, 250, 270) As the delay increases, the clock driver 202 generates the n + 1 bits of sense data T0, T1, ..., Tn corresponding to the temperature change value to reduce the transmission path of the clock. The sensor 204 transmits the clock driver 202 and the transmission units 210, 230, 250, and 270 when the detected value is lower than the threshold and the detected temperature is lower than the threshold temperature. As the delay is reduced, the clock driver 202 generates the n + 1 bits of sense data T0, T1, ..., Tn corresponding to the temperature change value to increase the transmission path of the clock.

여기서, 상기 센싱기(204)는, 상기 감지한 온도가 임계 온도보다 고온일 경우, 클럭의 전송 딜레이가 증가함으로 상기 클럭 드라이버(202)가 전송 경로를 감소시키도록, 다시 말해 상기 클럭 드라이버(202) 내에서 인에이블되는 인버터 또는 부하의 개수를 감소시켜 전송 경로를 결정하도록 상기 온도 변화값에 상응하여 T0에 가까운 비트의 비트값이 1(high)을 갖도록 생성한다. 그리고, 상기 센싱기(204)는, 상기 감지한 온도가 임계 온도보다 저온일 경우, 클럭의 전송 딜레이가 감소함으로 상기 클럭 드라이버(202)가 전송 경로를 증가시키도록, 다시 말해 상기 클럭 드라이버(202) 내에서 인에이블되는 인버터 또는 부하의 개수를 증가시켜 전송 경로를 결정하도록 상기 온도 변화값에 상응하여 Tn에 가까운 비트의 비트값이 1을 갖도록 생성한다.Here, when the sensed temperature is higher than a threshold temperature, the sensor 204 increases the transmission delay of the clock so that the clock driver 202 reduces the transmission path, that is, the clock driver 202. In order to determine the transmission path by reducing the number of inverters or loads that are enabled within the C1), a bit value of a bit close to T0 corresponding to the temperature change value is generated to have 1 (high). In addition, when the sensed temperature is lower than a threshold temperature, the sensor 204 reduces the transmission delay of the clock so that the clock driver 202 increases the transmission path, that is, the clock driver 202. In order to determine the transmission path by increasing the number of inverters or loads enabled within the C1), a bit value of a bit close to Tn corresponding to the temperature change value is generated to have one.

그리고, 클럭의 전송 딜레이를 최소화하기 위해 상기 클럭 드라이버(202)는, 전술한 바와 같이 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 이용하여 클럭의 전송 경로를 결정하고, 상기 결정한 전송 경로와 전송부들(210, 230, 250, 270)을 통해 내부 소자들로 상기 클럭을 전송한다.In order to minimize the transmission delay of the clock, the clock driver 202 determines the transmission path of the clock using the sensed data T0, T1, ..., Tn of the n + 1 bit as described above. The clock is transmitted to internal devices through the determined transmission path and the transmitters 210, 230, 250, and 270.

상기 전송부들(210, 230, 250, 270)은 리피터(repeater)들(212, 232, 252, 272)과 증폭기들(214, 216, 218, 220, 234, 236, 238, 240, 254, 256, 258, 260, 274, 276, 278, 280)을 포함하여, 상기 클럭 드라이버(202)로부터 입력받은 클럭을 증폭하여 해당 내부 소자들로 출력한다. 여기서, 상기 증폭기들(214, 216, 218, 220, 234, 236, 238, 240, 254, 256, 258, 260, 274, 276, 278, 280)은 인버터를 포함하며, 상기 인버터가 클럭을 증폭한다. 그러면 여기서, 도 3 및 도 4를 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치의 클럭 드라이버(202)를 보다 구체적으로 설명하기로 한다.The transmitters 210, 230, 250, 270 are repeaters 212, 232, 252, 272 and amplifiers 214, 216, 218, 220, 234, 236, 238, 240, 254, 256 , 258, 260, 274, 276, 278, and 280, amplify a clock received from the clock driver 202 and output the amplified clock to the corresponding internal elements. Here, the amplifiers 214, 216, 218, 220, 234, 236, 238, 240, 254, 256, 258, 260, 274, 276, 278, 280 include an inverter, and the inverter amplifies the clock. do. 3 and 4, the clock driver 202 of the clock transmission device in the semiconductor memory device according to the embodiment of the present invention will be described in more detail.

도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 드라이버(202)의 구조를 개략적으로 도시한 도면이다.3 is a diagram schematically illustrating a structure of a clock driver 202 in a semiconductor memory device according to an embodiment of the present invention.

도 3을 참조하면, 클럭 드라이버(202)는, 상기 센싱기(204)로부터 입력되는 n+1 비트의 감지 데이터(T0, T1, …, Tn)에 대응하여 n+1개의 보상부들(X0, X1, …, Xn)(310, 320, 330)을 포함한다. 여기서, 상기 n+1개의 보상부들(X0, X1, …, Xn)(310, 320, 330)은, 제 1 보상부(X0)(310), 제 2 보상부(X1)(320), …, 제 n+1 보상부(Xn)(330) 순서로 체인 형태의 직렬 연결되며, 상기 감지 데이터(T0, T1, …, Tn)의 제 1 비트(T0)는 상기 제 1 보상부(X0)(310)로 입력되고, 제 2 비트(T1)는 상기 제 2 보상부(X1)(320)로 입력되며, 이러한 방식으로 제 n+1 비트(Tn)는 제 n+1 보상부(Xn)(330)로 입력된다. 즉, 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)의 각 비트값들은 대응되는 보상부로 각각 입력된다. 그리고, 상기 제 1 비트(T0)는 감지 데이터(T0, T1, …, Tn)의 최하위 비트(LSB: Least Significant Bit, 이하 'LSB'라 칭하기로 함)이고, 상기 제 n+1 비트(Tn)는 감지 데이터(T0, T1, …, Tn)의 최상위 비트(MSB: Most Significant Bit, 이하 'MSB'라 칭하기로 함)이다.Referring to FIG. 3, the clock driver 202 corresponds to n + 1 compensators X0, corresponding to n + 1 bits of sensed data T0, T1,..., Tn input from the sensor 204. X1, ..., Xn) (310, 320, 330). Here, the n + 1 compensation units X0, X1, ..., Xn (310, 320, 330), the first compensation unit (X0) 310, the second compensation unit (X1) 320, ... , Are connected in series in the order of the n + 1 compensator (Xn) 330, and the first bit T0 of the sensing data (T0, T1, ..., Tn) is the first compensator (X0). The second bit T1 is input to the second compensator X1 and 320, and the n + 1 bit Tn is input to the n + 1 compensator Xn. 330 is entered. That is, the respective bit values of the n + 1 bit sensed data T0, T1, ..., Tn are respectively input to the corresponding compensator. The first bit T0 is a least significant bit (LSB) of the sensed data (T0, T1, ..., Tn), and the n + 1 bit (Tn). ) Is the most significant bit (MSB) of the sensing data T0, T1, ..., Tn.

상기 제 1 보상부(X0)(310)는, 인버터들(312, 316)과 PMOS 트랜지스터(314) 및 NMOS 트랜지스터(318)를 포함한다. 그리고, 제 1 인버터(312)와 상기 PMOS 트랜지스터(314) 및 NMOS 트랜지스터(318)는, 상기 센싱기(204)부로터 입력된 감지 데이터(T0, T1, …, Tn)의 제 1 비트(T0)에 의해 스위칭 동작을 수행하고, 상기 스위칭 동작에 의해 제 2 인버터(316)는, 인에이블되어 상기 클럭 발생기로부터 입력받은 클럭을 증폭하여 다음단에 연결된 보상부, 즉 상기 제 2 보상부(X1)(320)로 출력한다. 여기서, 상기 제 1 인버터(312)와 PMOS 트랜지스터(314) 및 NMOS 트랜지스터(318)는, 상기 제 1 비트(T0)가 1일 경우, 스위칭 온(on)되고, 상기 스위칭 온에 의해 상기 제 2 인버터(316)는 인에이블된다.The first compensator (X0) 310 includes inverters 312 and 316, a PMOS transistor 314, and an NMOS transistor 318. In addition, the first inverter 312, the PMOS transistor 314, and the NMOS transistor 318 may include a first bit T0 of sensed data T0, T1,..., And Tn input from the sensor 204. By the switching operation, the second inverter 316 is enabled by the switching operation, amplifying the clock received from the clock generator is connected to the next stage, that is, the second compensation unit (X1) (320). Here, the first inverter 312, the PMOS transistor 314, and the NMOS transistor 318 are switched on when the first bit T0 is 1, and the second is turned on by the switching on. Inverter 316 is enabled.

그리고, 상기 제 2 보상부(X1)(320), …, 및 제 n+1 보상부(Xn)(330)는, 상 기 제 1 보상부(X0)(310)와 동일한 구조를 가지며, 상기 감지 데이터(T0, T1, …, Tn)의 해당 비트에 의해 상기 제 1 인버터(312)와 PMOS 트랜지스터(314) 및 NMOS 트랜지스터(318)와 같이 스위칭을 동작을 수행하고, 상기 스위칭 동작에 의해 상기 제 2 인버터(316)와 같이 인에이블되어 바로 전단 보상부로부터 입력받은 클럭을 증폭하여 다음단의 보상부로 출력한다.And the second compensator (X1) 320,... , And the n + 1th compensator (Xn) 330 have the same structure as the first compensator (X0) 310, and corresponding bits of the sensed data (T0, T1, ..., Tn). The first inverter 312 and the PMOS transistor 314 and the NMOS transistor 318 performs a switching operation, and is enabled like the second inverter 316 by the switching operation immediately shear compensation unit The clock received from the amplifier is amplified and output to the compensator of the next stage.

이렇게 클럭 드라이버(202)는, 상기 센싱기(204)로부터 입력받은 감지 데이터(T0, T1, …, Tn)의 해당 비트에 의해 해당 보상부가 스위칭 및 증폭 인에이블을 수행하여 증폭기들로 인에이블되며, 예컨대 증폭 동작을 수행하는 인버터들로 인에이블되며, 상기 인에이블된 증폭기들에 의해 클럭의 전송 경로가 결정되고, 상기 결정된 전송 경로에 의해 온도 변화에 상응하여 전송 딜레이가 최소화된다. 즉, 상기 클럭 드라이버(202)는, 온도 변화에 따른 전송 딜레이가 보상된 클럭을 전송부들(210, 230, 250, 270)을 통해 내부 소자들로 출력한다.In this way, the clock driver 202 is enabled by amplifiers by performing corresponding switching and amplification enable on the corresponding bits of the sensed data T0, T1, ..., Tn received from the sensor 204. For example, the inverters are enabled by inverters performing an amplification operation, the transmission path of the clock is determined by the enabled amplifiers, and the transmission delay is minimized in response to the temperature change by the determined transmission path. That is, the clock driver 202 outputs a clock compensated for the transmission delay according to the temperature change to the internal devices through the transmitters 210, 230, 250, and 270.

도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 드라이버(202)의 다른 구조를 개략적으로 도시한 도면이다.4 is a diagram schematically illustrating another structure of a clock driver 202 in a semiconductor memory device according to an embodiment of the present invention.

도 4를 참조하면, 클럭 드라이버(202)는, 상기 센싱기(204)로부터 입력되는 n+1 비트의 감지 데이터(T0, T1, …, Tn)에 대응하여 n+1개의 보상부들(X0, …, Xn)(410, 430)을 포함한다. 여기서, 전술한 바와 같이 상기 n+1개의 보상부들(X0, …, Xn)(410, 430)은, 제 1 보상부(X0)(410), …, 제 n+1 보상부(Xn)(430) 순서로 체인 형태의 직렬 연결되며, 상기 감지 데이터(T0, T1, …, Tn)의 제 1 비트(T0)는 상기 제 1 보상부(X0)(410)로 입력되고, 제 n+1 비트(Tn)는 제 n+1 보상 부(Xn)(430)로 입력된다. 즉, 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)의 각 비트값들은 대응되는 보상부로 각각 입력된다. 그리고, 상기 제 1 비트(T0)는 감지 데이터(T0, T1, …, Tn)의 LSB이고, 상기 제 n+1 비트(Tn)는 감지 데이터(T0, T1, …, Tn)의 MSB이다.Referring to FIG. 4, the clock driver 202 corresponds to n + 1 compensation units X0, corresponding to n + 1 bits of sensed data T0, T1,..., Tn input from the sensor 204. ..., Xn) (410, 430). As described above, the n + 1 compensation units X0 to Xn 410 and 430 may include the first compensation units X0 to 410,. , Are connected in series in the order of the n + 1 compensation unit (Xn) (430), the first bit (T0) of the sense data (T0, T1, ..., Tn) is the first compensation unit (X0) The n + 1 th bit Tn is input to the n + 1 th compensation unit (Xn) 430. That is, the respective bit values of the n + 1 bit sensed data T0, T1, ..., Tn are respectively input to the corresponding compensator. The first bit T0 is the LSB of the sensed data T0, T1, ..., Tn, and the n + 1th bit Tn is the MSB of the sensed data T0, T1, ..., Tn.

상기 제 1 보상부(X0)(410)는, 인버터들(412, 414)과 PMOS 트랜지스터(418) 및 NMOS 트랜지스터(420)와 캐패시터들(416, 422)을 포함한다. 그리고, 제 1 인버터(412)와 상기 PMOS 트랜지스터(418) 및 NMOS 트랜지스터(420)는, 상기 센싱기(204)부로터 입력된 감지 데이터(T0, T1, …, Tn)의 제 1 비트(T0)에 의해 스위칭 동작을 수행하고, 상기 스위칭 동작에 의해 상기 캐패시터들(416, 422)은, 제 2 인버터(414)의 출력단에서 부하로 인에이블되며, 상기 부하의 인에이블에 의해 상기 제 2 인버터(414)는, 상기 클럭 발생기로부터 입력받은 클럭을 증폭하여 다음단에 연결된 보상부, 즉 제 2 보상부(X1)로 출력한다. 여기서, 상기 제 1 인버터(412)와 PMOS 트랜지스터(418) 및 NMOS 트랜지스터(420)는, 상기 제 1 비트(T0)가 1일 경우, 스위칭 온(on)되고, 상기 스위칭 온에 의해 상기 캐패시터들(416, 422)은 상기 제 2 인버터(414)의 출력단에서 부하로 인에이블된다.The first compensator (X0) 410 includes inverters 412 and 414, a PMOS transistor 418, an NMOS transistor 420, and capacitors 416 and 422. In addition, the first inverter 412, the PMOS transistor 418, and the NMOS transistor 420 may have a first bit T0 of sensed data T0, T1,..., And Tn input from the sensor 204. And the capacitors 416 and 422 are enabled to the load at the output terminal of the second inverter 414 by the switching operation, and the second inverter is enabled by the load operation. 414 amplifies the clock received from the clock generator and outputs the amplified clock to the compensator connected to the next stage, that is, the second compensator X1. Here, the first inverter 412, the PMOS transistor 418, and the NMOS transistor 420 are switched on when the first bit T0 is 1, and the capacitors are switched on by the switching on. 416 and 422 are enabled from the output of the second inverter 414 to the load.

그리고, 상기 제 2 보상부(X1), …, 및 제 n+1 보상부(Xn)(430)는, 상기 제 1 보상부(X0)(410)와 동일한 구조를 가지며, 상기 감지 데이터(T0, T1, …, Tn)의 해당 비트에 의해 상기 제 1 인버터(412)와 PMOS 트랜지스터(418) 및 NMOS 트랜지스터(420)와 같이 스위칭을 동작을 수행하고, 상기 스위칭 동작에 의해 상기 캐패시터들(416, 422)들과 같이 상기 제 2 인버터(414)의 출력단에서 부하로 인에이블 되며, 상기 부하의 인에이블에 의해 상기 제 2 인버터(414)와 같이 바로 전단 보상부로부터 입력받은 클럭을 증폭하여 다음단의 보상부로 출력한다.And the second compensator X1,... , And the n + 1th compensator (Xn) 430 has the same structure as that of the first compensator (X0) 410 and by the corresponding bits of the sensing data (T0, T1, ..., Tn). The switching is performed like the first inverter 412, the PMOS transistor 418, and the NMOS transistor 420, and the second inverter 414 is connected to the capacitors 416 and 422 by the switching operation. It is enabled to the load at the output terminal of the), by amplifying the clock input from the front end compensation immediately like the second inverter 414 by the enable of the load and outputs to the compensating unit of the next stage.

여기서, 상기 제 n+1 보상부(Xn)(430)의 제 1 인버터(432)와 PMOS 트랜지스터(438) 및 NMOS 트랜지스터(440)는, 상기 제 1 보상부(X0)(410)의 제 1 인버터(412)와 PMOS 트랜지스터(418) 및 NMOS 트랜지스터(420)와 같이 스위칭 동작을 수행하고, 상기 제 n+1 보상부(Xn)(430)의 캐패시터들(436,442)은 상기 제 1 보상부(X0)(410)의 캐패시터들(416, 422)과 같이 스위칭에 의해 부하로 인에이블되며, 상기 제 n+1 보상부(Xn)(430)의 제 2 인버터(434)는 상기 제 1 보상부(X0)(410)의 제 2 인버터(414)와 같이 부하의 인에이블에 의해 바로 전단 보상부, 즉 제 n 보상부(Xn-1)로부터 입력받은 클럭을 증폭하여 전송부들(210, 230, 250, 270)로 출력한다.Here, the first inverter 432 of the n + 1th compensator (Xn) 430, the PMOS transistor 438, and the NMOS transistor 440 are the first of the first compensator (X0) 410. The switching operation is performed like the inverter 412, the PMOS transistor 418, and the NMOS transistor 420, and the capacitors 436 and 442 of the n + 1 compensation unit (Xn) 430 are connected to the first compensation unit ( Like the capacitors 416 and 422 of X0) 410, the load is enabled to the load, and the second inverter 434 of the n + 1 compensation unit (Xn) 430 is the first compensation unit. Like the second inverter 414 of (X0) 410, the clock input from the front end compensation part, that is, the nth compensation part Xn-1, is amplified by the enable of the load. 250, 270).

이렇게 클럭 드라이버(202)는, 상기 센싱기부터 입력받은 감지 데이터(T0, T1, …, Tn)의 해당 비트에 의해 해당 보상부가 스위칭 및 부하 인에이블을 수행하여 증폭기들로 인에이블, 예컨대 증폭 동작을 수행하는 인버터들로 인에이블되며, 상기 인에이블된 증폭기들에 의해 클럭의 전송 경로가 결정되고, 상기 결정된 전송 경로에 의해 온도 변화에 상응하여 전송 딜레이가 최소화된다. 즉, 상기 클럭 드라이버(202)는, 온도 변화에 따른 전송 딜레이가 보상된 클럭을 전송부들(210, 230, 250, 270)을 통해 내부 소자들로 출력한다.In this way, the clock driver 202 enables the compensator to switch and load enable the corresponding bits of the sensed data (T0, T1, ..., Tn) received from the sensor to enable the amplifiers, for example, an amplification operation. The inverters are enabled by the inverters, and the transmission path of the clock is determined by the enabled amplifiers, and the transmission delay is minimized in response to the temperature change by the determined transmission path. That is, the clock driver 202 outputs a clock compensated for the transmission delay according to the temperature change to the internal devices through the transmitters 210, 230, 250, and 270.

그러면 여기서, 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치의 동작 과정을 보다 구체적으로 설명하기로 한다. 도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치의 동작 과정을 개략적으로 도시한 도면이다.Next, an operation process of the clock transmission device in the semiconductor memory device according to the embodiment of the present invention will be described in more detail with reference to FIG. 5. 5 is a view schematically illustrating an operation process of a clock transmission device in a semiconductor memory device according to an embodiment of the present invention.

도 5를 참조하면, 상기 클럭 전송 장치는 510단계에서 반도체 메모리 장치의 내부 및 외부 온도를 감지한다. 그런 다음, 520단계에서 상기 감지한 온도에 상응한 감지값과 임계값을 비교하여 온도 변화값을 확인하고, 온도 변화에 의해 발생되는 클럭의 전송 딜레이를 최소화하도록 상기 온도 변화값에 상응하는 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성한다. 여기서, 상기 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 생성하는 동작에 대해서는 앞서 구체적으로 설명하였음으로 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.Referring to FIG. 5, the clock transmission apparatus senses internal and external temperatures of the semiconductor memory device in step 510. Next, in step 520, the temperature change value is confirmed by comparing the detected value corresponding to the detected temperature with a threshold value, and n + corresponding to the temperature change value to minimize the transmission delay of the clock caused by the temperature change. One bit of sensed data T0, T1, ..., Tn is generated. Herein, an operation of generating the n + 1 bit sensed data (T0, T1, ..., Tn) has been described in detail above, and thus a detailed description thereof will be omitted.

다음으로, 530단계에서 상기 생성한 n+1 비트의 감지 데이터(T0, T1, …, Tn)를 확인하고, 상기 감지 데이터(T0, T1, …, Tn)의 해당 비트에 의해 해당하는 보상부를 스위칭 및 증폭 인에이블, 또는 스위칭 및 부하 인에이블을 수행하여 클럭의 전송 경로를 결정한다. 여기서, 상기 결정된 전송 경로는 온도 변화에 따라 발생한 전송 딜레이를 최소화하도록 결정된 경로이다. 그리고, 540단계에서 상기 결정한 전송 경로를 통해 클럭을 전송부로 출력하여 반도체 메모리 장치의 내부 소자들로 클럭을 전송한다.Next, in step 530, the sensing data (T0, T1, ..., Tn) of the generated n + 1 bits is checked, and a compensation unit corresponding to the corresponding bit of the sensing data (T0, T1, ..., Tn) is checked. Switching and amplification enable or switching and load enable are performed to determine the transmission path of the clock. Here, the determined transmission path is a path determined to minimize the transmission delay caused by the temperature change. In operation 540, the clock is output to the transmitter through the determined transmission path, and the clock is transmitted to internal elements of the semiconductor memory device.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정 해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.

도 1은 일반적인 반도체 메모리 장치에서 클럭 전송 장치를 개략적으로 도시한 도면,1 is a view schematically illustrating a clock transmission device in a general semiconductor memory device;

도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 전송 장치의 구조를 개략적으로 도시한 도면,2 is a diagram schematically illustrating a structure of a clock transmission device in a semiconductor memory device according to an embodiment of the present invention;

도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 드라이버(202)의 구조를 개략적으로 도시한 도면,3 is a diagram schematically illustrating a structure of a clock driver 202 in a semiconductor memory device according to an embodiment of the present invention;

도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 클럭 드라이 버(202)의 다른 구조를 개략적으로 도시한 도면.4 schematically illustrates another structure of a clock driver 202 in a semiconductor memory device according to an embodiment of the present invention.

Claims

A generator for generating a clock to be transmitted to internal elements of the semiconductor memory device;

A driver for driving clock transmission to the internal devices;

A sensor for sensing the temperature of the semiconductor memory device,

The driver may receive the sensed data from the sensor, determine a transmission path of the clock, and transmit the clock to the internal devices through the determined transmission path.

The method of claim 1, wherein the sensor,

Compare the detected value of the detected temperature with a predetermined threshold value to check the temperature change value, and generates the sense data of the n + 1 bit including the temperature change value and outputs the clock transmission to the driver Device.

The method of claim 2, wherein the driver,

And n + 1 compensators connected in series in a chain to correspond to the n + 1 bits of sensed data, wherein the compensators receive a bit value of a corresponding bit in the n + 1 bits of sensed data. Clock transmission device.

The method of claim 3, wherein the compensation unit,

In the sense data of the n + 1 bit, the first compensator corresponding to the least significant bit (LSB) is serially connected in the order of the n + 1 compensator corresponding to the most significant bit (MSB). Clock transmission device.

The method of claim 3, wherein the compensation unit,

And the driver is enabled by the bit value, and the driver determines the transmission path according to the number of enabled amplifiers.

The method of claim 3, wherein the compensation unit,

A first inverter and an NMOS transistor receiving the bit value;

A PMOS transistor receiving an output of the first inverter;

A second inverter receiving the clock;

The first inverter, the NMOS transistor, and the PMOS transistor are switched by the bit value, and the second inverter is enabled by the switching to amplify the clock.

The method of claim 3, wherein the compensation unit,

A first inverter and an NMOS transistor receiving the bit value;

A PMOS transistor receiving an output of the first inverter;

A second inverter receiving the clock;

A first capacitor connected to the NMOS transistor and a second capacitor connected to the PMOS transistor,

The first inverter, the NMOS transistor, and the PMOS transistor are switched by the bit value, the first and second capacitors are enabled to the load of the second inverter by the switching, and the second inverter is the in And amplifying the clock by the enable.