KR100967210B1 - 형상 메모리 소자 - Google Patents

Abstract

크로스포인트 스위치는 복수의 교차하는 도체들의 전도성 행들과 열들로 형성된다. 각 크로스포인트가 독립적으로 주소 지정가능하도록 상기 행들과 열들의 각 크로스포인트 사이에 작동 가능한 스위치들이 위치된다. 복수의 워드 라인들이 상기 스위치에 정전기적으로 연결되어, 상기 스위치들을 제어 가능하게 작동시킨다. 작동 가능한 스위치는 형상 메모리 합금, 바이메탈, 전도성 유기체, 형상 변화 분자, 및 나노튜브로 구성된 그룹으로부터 선택될 수 있다.

크로스포인트, 스위치, 워드 라인, 형상 메모리 합금, 나노튜브

Description

형상 메모리 소자{Shape memory device}

도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 쌍안정(bistable) 위치들을 제공하기 위한 역학적 효과의 사용을 나타낸다.

도 2a, 도 2b, 도 2c 및 도 2d는 본 발명의 일 실시예에 따른 메모리 소자를 제공하기 위해 트랜지스터가 결합된 역학적 효과의 사용를 나타낸다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 필름의 변형을 이용하는 단일 메모리 셀을 나타낸다.

도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 본 발명의 일 실시예에 따른 쌍안정 위치들을 갖는 측벽을 이용하는 메모리 소자를 나타낸다.

도 5a, 도 5b, 도 5c 및 도 5d는 본 발명의 일 실시예에 따른 캡을 갖는 측벽을 이용하는 메모리 소자를 나타낸다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 온도 조정형(temperature triggered shape) 메모리 스위치를 나타낸다.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 쌍안정 구조와 연관된 트랜지스터 채널의 백(back) 상의 플로우팅 게이트의 사용을 나타낸다.

도 8a, 도 8b, 도 8c, 도 8d, 8e 및 도 8f는 본 발명의 일 실시예에 따른 평판 트랜지스터들을 갖는 쌍안정 구조를 나타낸다.

도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 추가 플로우팅 게이트 내의 쌍안정 구조를 나타낸다.

도 10은 본 발명의 일 실시예에 따른 메모리 배열 구조를 나타낸다.

도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f는 본 발명의 일 실시예에 따른 정전 기계 스위칭(electrostatic mechanical switching)을 나타낸다.

도 12는 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위하여 힘(F)이 쌍안정 구조에 인가된 경우, 스트레스-스트레인-온도 특성을 점선으로 보여지는 일방향 효과를 나타내는 그래프이다.

도 13은 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위하여 화학적 자극하에 길이를 변동시킬 수 있는 단분자 선형 배열을 나타낸다.

도 14는 본 발명의 일 실시예에 따른 크로스-포인트 배열 구조를 나타내며, 이 경우에 메모리가 쌍안정 기계 구조를 사용하는 것을 나타낸다.

본 발명은 전자 메모리에 관한 것으로, 특히 고밀도 형태로 나노 스케일CMOS 기술에 응용 가능한 비휘발성 랜덤 액세스 메모리에 관한 것이다.

비휘발성 메모리는 어디에나 있으며 휴대 전화에서 컴퓨터까지 늘어나는 세트의 기기들에 사용된다. 비휘발성 반도체 메모리는 SRAM보다는 느리지만 다른 수단, 예컨대 자기 디스크를 통해 가능한 속도보다는 빠른 속도를 제공한다. 비휘발 성 메모리의 가장 흔한 형태는 전하가 저장되는 플로팅 게이트 영역을 이용하는 전기적으로 소거 가능하고 프로그래밍 가능한 메모리 구조들의 각종 형태이다. 이 구조의 많은 새로운 형태는 전력을 낮추기 위해 그리고 치수를 연속적인 플로팅 게이트 영역들에 의해 가능한 치수보다 낮은 치수까지 조절 가능하게 하기 위해 적은 전자, 단전자(single electrons), 및 결함을 이용한다. 유용한 대체물을 구하거나 CMOS의 치수 조절 한계 이상으로 현재의 정보 처리 접근법을 증대시키는 문제의 물리적인 특성은 다음의 사항에 의해 억제된다:

크기 영역: 이용되는 상태 특성이 유지 가능해야 하고 1-10nm 치수 범위에서 환경 및 인터페이스에 둔감해야 한다.

에너지 영역: 이용되는 상태 변화는 강한 최소 에너지를 가져야 한다. 즉, 특성이 고집적도에서 유용하도록, 방해의 가능성은 억제하나 낮은 충분한 에너지를 필요로 하도록 큰 장벽 에너지(>>kT 또는 대응 공정들의 에너지 스케일)를 가져야 한다.

시간 영역: 상태 변화는 회로 구조들을 실시간 사용으로 지원하는 시간 스케일에서 일어나야 하며, 이용되는 상태 특성은 계산 시간보다 큰 코히어런스(coherence) 시간을 가져야 한다.

신호 감도 및 세기: 상태 특성은 환경에 비교적 둔감해야 하고, 쉽게 검출되도록 충분히 강해야 하며, 어떤 구현에서도 복구 가능해야 한다.

모든 가능한 접근법들: 전하, 스핀, 자속 양자, 광자 에너지, 편광, 얽힘(entanglement) 등의 특성들의 이용, 및 반도체, 자기 재료, 강유전 재료, 강자 성 재료, 광학 재료, 유기 재료, 예컨대 분자에서의 그 구현은 크기, 에너지, 시간 및 신호 세기로 인해 제한된다. 예컨대 트랜지스터 및 메모리에서, 전하 기반 접근법의 우세성(및 신호로서의 전압 및 전류의 우세성)은 유용한 치수에서 원하는 시간과 에너지 스케일에 따른 긴 코히어런스 시간과 높은 신호 세기에 기초를 둔다. 이 특성은 전계 효과의 효율적인 전송 및 제어 때문에 다양한 재료(무기 및 유기 반도체)에서 유지된다. 1-10nm 크기 범위에서의 이 접근법의 실패는 터널링에 대한 전송 메커니즘의 우세성의 손실, 디바이스를 환경에 민감하게 만드는 집합적 효과들(collective effects)의 손실로 인한 재현성의 손실, 전력 손실을 한 가지 형태로서 포함하는 에너지-시간 상호 작용의 결과들로부터 야기된다.

크기 조절을 통한 집합적 효과들의 손실은 모든 대안들의 특성의 공통된 변화이다. 5nm×5nm×5nm 부피는 다수의 구속 전자들, 및 금속계의 수천의 원자들/핵들 및 전자들의 ∼10을 잠재적으로 유지할 수 있다. 반도체 유기계 및 무기계에서 잠재적으로 이용 가능한 전자들의 개수는 매우 적어지고, 심지어 전통적인 단전자 효과들이 존재하는 경우에 일의 자리까지 감소된다. 자성, 강유전성, 및 금속 전도성은, 불가피하게 표면 및 경계로 인한 경쟁(상자성, 표면 산란 등)을 극복해야 하지만, 최소 스케일에서 큰 집합적 효과를 긍적적으로 이용하는 상태 특성들의 예이다.

메모리 기능을 달성하기 위해서는, 두 개의 의사-안정 상태들이 필요하다. 전자 실리콘 비휘발성 메모리에서, 의사 안정 상태들은 이산화 실리콘 및/또는 저장된 전하의 누설을 방지하는 다른 유전체로 형성된 장벽 영역들에 의해 둘러싸인 연속적인 또는 불연속적인 플로팅 게이트 영역 상에 전하를 저장함으로써 달성된다. 이 전하의 존재 또는 부재는 저장된 전하에 의해 영향을 받는 임계 전압을 갖는 트랜지스터의 동작을 통해 측정된다. 통상적으로, 비휘발성 메모리는 두 개의 안정된 상태를 갖도록 구현되나, 전하의 위치에서와 같이 재현 가능한 저장된 전하수 간의 구별, 예컨대 트랜지스터의 소스 단부 영역과 드레인 단부 영역간의 구별을 달성하는 능력에 따라 보다 많은 상태들이 가능하다. 따라서, 이들 비휘발성 메모리는 판독 및 기록 매체인 트랜지스터와 플로팅 게이트 영역에서의 전자 이송 현상에 따라 좌우된다. 추가적인 접근법들이 존재한다. 한 그룹의 접근법들은 추가적인 수동 소자, 즉 편광이 변화하는 강유전 소자, 또는 전도성 소자의 저항이 변화되는 상 변화 소자에 트랜지스터가 연결된 비휘발성 메모리를 달성하는 것이다. 이들 소자는 전도성을 셀의 고전위 경로에서 저전위 경로로 변화시킴으로써 동작한다.

이들 접근법들 중 어느 것도 기계적인 수단을 이용하지 않는데, 이는 전통적으로 기계적인 수단은 얻기가 어렵고 상당한 이동은 큰 정전 전압을 필요로 하기 때문이다. 그러나, 기계적인 수단의 특징은 특유의 확실한 전도성에 있다.

집합적 효과들의 이용의 연속성은 재현성, 및 전자 회로의 현재 접근법을 증대(또는 아마도 대체)시킬 수 있는 소자들을 얻는 중심 원리이다. 이 중심 원리를 이용하여, 본 특허 출원은 나노초로 동작하고 5nm 치수 이하로 축소될 수 있는 비휘발성 메모리들을 달성하는 방향을 설명한다. 개방 상태 및 단락 상태를 제공함으 로써 메모리는 기록 및 판독을 위한 주변 전자 회로 및 제어 로직을 갖는 고밀도 크로스 바 스위치를 얻는 매우 간단한 방법을 제공한다. 이 메모리는 유용한 크기, 에너지, 시간 및 신호 특성들을 달성하면서 전자적 환경에서 집합적 효과들을 이용하기 위해 전도성과 결합된 기계적 특성을 이용하는 간단한 수단을 제공한다.

크로스포인트 스위치는 정전기 흡인에 의해 달성되는 이동, 스위치를 수축 상태로 유지하기 위해 인터페이스력(interface force)의 이용에 의해 달성되는 안정도, 및 형성될 때의 오프 상태(as-formed off-state) 조건으로 되돌리기 위해 인터페이스력을 극복하는 큰 전류의 흐름에 의해 달성되는 스위치의 개방을 이용한다. 상기 스위치의 아암은 다양한 재료로 제조될 수 있다. 한 가지 매력적인 옵션은 형상 메모리 합금의 이용이다. 이들 재료는 최고 10%까지 탄성 스트레인(strain)을 가질 수 있다. 형상 메모리 합금의 가장 중요한 이용들 중 하나는 가능한 큰 형상 변화로 인한 생체적합성 스텐트(biocompatible stents)에 있다.

본 발명은, 정전기력에 의해 설정될 수 있고, 개방 또는 단락 조건(메모리 상태)을 위해 소전류의 흐름에 의해 판독될 수 있으며, 고전류의 흐름에 의해 개방 조건으로 리세트될 수 있는 크로스포인트 스위치를 형성하기 위해 다양한 상기 재료들의 이용을 공개한다.

두 가지 이용 상태들인 개방 및 단락 때문에, 크로스 바 배열에서의 크로스포인트 스위치는 크로스 바 배열들에서 통상적으로 볼 수 있는 방해 문제들이 없다.

본 발명은 게이트, 드레인 및 소오스를 갖는 트랜지스터; 및 상기 트랜지스터에 결합되는 쌍안정 나노 스케일 구조를 포함한다.

또한, 상기 쌍안정 나노 스케일 구조는 상기 트랜지스터의 도전성을 서로 다르게 영향을 주는 쌍 안정 위치들을 구비할 수 있다.

또한, 상기 나노 스케일 구조에 결합된 회로를 더 포함하되, 상기 쌍 안정 위치들 사이의 상기 쌍 안정 나노 스케일 구조를 변화시킬 수 있다.

또한, 상기 회로는 상기 쌍안정 위치들 사이의 상기 쌍 안정 나노 스케일 구조를 열적으로 또는 정전기적으로 변화시킬 수 있다.

또한, 상기 쌍안정 나노 스케일 구조는 도전체를 구비할 수 있다. 상기 도전체는 두개의 지지부들 사이에 스트레스를 받도록 형성되고 상기 스트레스를 경감하는 서로 다른 안정 형상들로 움직일 수 있다.

또한, 상기 서로 다른 안정 형상들은 상방향으로 휘어진 형상과 하방향으로 휘어진 형상을 포함하되, 상기 도전체는 상기 트랜지스터의 게이트로서 역할을 할 수 있다.

또한, 상기 게이트는 상기 트랜지스터의 채널 영역 상에 복수개의 안전 상태들로 그 형상이 변형될 수 있다. 포텐셜을 인가하여 상기 게이트를 변형하는 플레이트 전극을 더 포함하되, 상기 포텐셜은 상기 플레이트 전극과 상기 게이트 사이에 인가할 수 있다. 상기 구조는 스트레스된 폴리실리콘막, 스트레스된 금속막, 그 상부에 실리사이드를 갖는 스트레스된 폴리실리콘막, 또는 그 상부에 금속을 갖는 스트레스된 폴리실리콘막을 포함할 수 있다.

또한, 게이트, 드레인 및 소오스를 갖는 트랜지스터; 및 쌍안정 나노 스케일 기계적 방법으로 트랜지스터의 상태를 변경시키는 수단을 포함한다.

또한, 게이트 및 채널을 구비한 트랜지스터 기반의 메모리 소자에 있어서, 상기 메모리 소자는 두개의 쌍안정 위치들을 갖는 스트레스된 게이트; 서로 다른 쌍안정 위치들로 상기 게이트가 이동하는 것을 제어하는 수단; 및 채널 전기 특성이 상기 게이트의 위치 함수가 되도록 상기 게이트에 근접한 채널을 포함한다.

또한, 드레인 및 소오스 사이의 전류를 조정하는 플로우팅 게이트를 구비한 트랜지스터; 및 온도의 함수로서 트랜지스터를 프로그래밍하기 위한 트랜지스터에 결합된 온도 발동 형상 메모리 스위치를 포함한다.

또한, 상기 온도 발동 형상 메모리 스위치는 상기 게이트 및 드레인 사이에 결합될 수 있다. 상기 온도 발동 형상 메모리 스위치는 상기 드레인에 결합되어 드레인 전압을 조정할 수 있다. 상기 온도 발동 형상 메모리 스위치는 신장 및 수축되는 막들을 갖고 형성되는 측벽들을 포함할 수 있다. 상기 트랜지스터는 평판형, 수직형 또는 도전성 실리콘 채널의 핀 상에 형성된 것일 수 있다.

또한, 형상 메모리 합금들 및 트랜지스터들이 결합되어 랜덤 메모리 억세스 배열을 제공한다.

또한, 다수개의 서로 가로지르는 도전체들의 도전성 열들 및 행들; 다수개의 이동성 스위치들을 포함하되, 상기 열들 및 행들의 교차점 사이에 스위치가 위치하고 교차점 각각은 서로 독립적으로 어드레스된다.

또한, 상기 이동성 스위치들의 이동을 제어하기 위하여 상기 이동성 스위치들에 정전기적으로 결합되는 다수개의 워드라인들을 포함할 수 있다. 상기 이동성 스위치들은 형상 메모리 합금들, 바이메탈들, 도전성 유기물, 형상 변형 분자들, 및 나노 튜브들로 이루어진 그룹으로부터 선택될 수 있다.

또한, 크로스 포인트에 온 오프 스위치를 가지며 온(on) 위치는 워드라인 게이트를 이용하여 인가되는 정전기력에 의해 발동되는 메모리가 제공될 수 있다.

또한, 온 위치에 힘을 인가하여 스위치를 턴 오프하도록 보다 높은 전류를 패싱함으로써 크로스 포인트에 있는 스위치가 턴 오프될 수 있다.

또한, 스위치를 세트시키는 데 필요한 전류 보다 낮은 전류에서 일 비트의 판독을 수행할 수 있다.

또한, 분자에 결합된 트랜지스터 게이트를 구비하고 상기 분자를 콘택하거나 상기 콘택으로부터 분리할 수 있도록 분자의 크기를 변경할 수 있다.

또한, 나노 튜브에 결합된 트랜지스터 게이트를 구비하고 상기 나노 튜브를 콘택하거나 상기 콘택으로부터 분리할 수 있도록 나노 튜브의 크기를 변경할 수 있다.

종래의 메모리의 접근법들은 전기성 또는 자기성 물질에 관련된다. 전통적으로 기계 수단은 확보하기가 어렵고 심한 이동은 큰 전압을 필요로 하기 때문에 이들 접근법들은 기계 수단을 채택하지 않는다. 그러나, 기계 수단은 현저한 전도도를 제공하는 장점이 있다.

미세 크기의 나노 스케일 형의 기술에 있어 적어도 두 개의 쌍안정 변형물들 중 하나를 보유하는 물질들을 이용하는 몇몇 실시예들이 하기에서 설명된다. 상기 물질들은 메모리형 금속 합금들을 포함할 수 있으며, FET(field effect transistor)의 게이트로서 사용되어, 전기적으로 제어될 수 있고 서로 다른 복수의 게이트 형태들을 갖는 서로 다른 트랜지스터 특성들을 제공할 수 있다. 제2 실시예에 있어, 형상 메모리 합금들(shape memory alloys)은 트랜지스터의 게이트 및 채널 사이에서 열적으로 발동되는 스위치들로 이용되어, FET의 전하 주입 시 핫-캐리어의 열화를 피하기 위한 도전성을 제공할 수 있다. 다른 실시예에 있어, 고밀도 크로스 바(cross bar) 또는 크로스 포인트(cross point) 스위치로서 사용되는 형상 메모리를 더 포함할 수 있다. 읽기 및 판독 제어 로직을 갖는 메모리 소자가 형성된다.

본 발명의 또 다른 실시예에 있어, 메모리 소자의 구조는 정전기력에 의해 발동된 게이트 변형(deformation)을 이용하여, 트랜지스터의 특성을 재생 변동시킬 수 있다. 상기 변형은 쌍안정적이고 메모리로서 이용될 수 있는 쌍안정 트랜지스터 특성을 제공할 수 있다. 스트레스를 갖고 프로그램되는 종래의 물질들 중 적어도 하나의 물질이 본 발명을 위해 채택될 수 있다. 형상 합금 메모리 물질들의 큰 탄성 스트레인을 이용하여 상기 특성을 개선할 수 있다.

본 발명의 또 다른 실시예에 있어, 상기 정전기력은 트랜지스터의 게이트를 변형하는 데 이용되며, 트랜지스터의 특성을 직접적으로 변화시켜 메모리로서 유용한 쌍안정 전자 소자를 제공할 수 있다. 정전기 및 적어도 하나의 스트레스된 필름 이 이용될 수 있다.

또한, 쌍안정 성질 또한 다른 배열에 채택될 수 있으며, 상기 쌍안정 소자가 트랜지스터에 직렬 소자를 제공하여 트랜지스터에 의해 억세스되어 메모리 상태를 억세스할 수 있다.

이하, 본 발명에 따른 쌍안정 게이트의 실시예들을 설명하기로 한다.

제1 실시예는 스트레스된 게이트 스택(stressed gate stack)을 구비하여 복수의 쌍안정 위치들로 변형되는 것을 포함할 수 있다. 이것이 비휘발성 상태를 소자에 신속하게 프로그램하게 한다. 게이트 제어 특성의 변동 및 트랜지스터 구조의 고유 게인(gain)을 통한 트랜지스터 작동에 의해 수 나노메터 분의 1 만큼 작은 사이즈의 변형이 용이하게 감지되기 때문에, 그 스피드를 비교할 때 SRAM 보다 아주 높은 밀도를 제공하는 반면에 상기 소자는 아주 낮은 전압이 소모된다. 트랜지스터 채널에 연결된 게이트에 있어 이러한 변형 능력은 신뢰할 수 있는 고속 나노 스케일의 메모리를 제공할 수 있다.

전기적으로 작게 생성된 변형은 트랜지스터를 위해 복수개의 안정한 변형 상태를 제공하는 데 이용될 수 있다. 게인을 통한 초감도에 기인한 트랜지스터의 전자 성질을 통해 1nm 이동(movement) 보다 낮은 변형이 감지될 수 있다. 트랜지스터 기술이 재생 가능하기 때문에, 기계적 변형이 고속 전자 감지에 연결되어 쌍안정 비휘발성 메모리를 제공할 수 있다.

본 발명의 일 실시예에 있어, 상기 변형은 게이트를 위한 고압축 필름이나 필름 스택을 통해 생성될 수 있다. 트랜지스터 상의 영역에 제공되는 경우에, 상기 게이트는 복수개의 가능한 상태들로 변형될 수 있다. 상기 상태들 각각은 플레이트 또는 트랜지스터의 소오스 및 드레인 영역을 통하는 채널에 바이어스를 인가함으로써 제공될 수 있다.

상기 변형은 트랜지스터 작동에 고유 부분으로 이용되어 쌍안정성을 제공할 수 있다. 상기 구조에 이용되는 역학적 원리는 통상의 반도체 공정에 근거한 간단한 예를 이용하여 설명될 수 있다. 도 1a, 도 1b 및 도 1c는 역학적 효과의 사용을 나타낸다. 지지 포스트들(holding posts; 115, 120)을 지지하고 상기 지지 포스트들(115,120) 사이에 형성되고 선택적으로 제거 가능한 희생막(예를 들어, 산화막 포스트 및 질화 선택막;125)을 지지하기 위해 기판(110)이 사용된다. 고압축 스트레스된 막(film; 130)이 상기 포스트들(115,120) 및 희생막(125) 상에 도포되고 패터닝되어 집적된 회로에 바라는 형상을 형성할 수 있다. 상기 희생막(125)이 제거되는 경우에, 압축되는 스트레스가 신장을 통해 이완(release)되기 때문에 도 1b 도 1c에 각각 도시된 오목하거나 볼록한 형태로 상기 적층된 막(130)이 변형될 수 있다. 상기 적층되고 압축 스트레스된 막(130)은 단일 물질(스트레스된 금속막, 폴리실리콘 등)이거나 실리콘 산화물질 같은 스트레스된 유전 물질과 함께 금속이나 폴리실리콘 같은 복합 물질일 수 있다. 상기 기판(110)이 트랜지스터의 기판과 같이 반도체 성질을 갖는 경우에, 상기 변형 상부 막(130)은 게이트로 이용될 수 있고, 복수개의 상태의 게이트 및 채널 사이의 거리의 변화는 트랜지스터의 서로 다른 복수개의 동작 영역들을 제공할 수 있다(게인 같이 문턱 전압의 변화 등).

이러한 간단한 원리는 도 2a, 도 2b, 도 2c 및 도 2d에 도시된 소오스(210) 및 드레인(215)을 갖는 FET 같은 트랜지스터에 아주 용이하게 적용될 수 있다. 도 2a 및 도 2b는 복수개의 서로 다른 위치의 절연 영역 또는 트랜지스터의 액티브 영역 상에 함께 배치되는 상기 패터닝되고 스트레스된 게이트 막(130)을 도시한다. 노출된 표면은 안정성을 제공하는 산화 박막을 구비할 수 있다.

도 2c 및 도 2d의 서로 다른 위치에 나타나 있는 바와 같이, 상기 게이트에 수직한 상기 조립체의 상부에 플레이트 라인(220)이 배치될 수 있다. 상기 플레이트는 상기 플레이트 및 게이트 사이의 게이트를 가질 수 있으며, 희생막에 의해 제공될 수 있다. 상기 게이트는 상기 트랜지스터의 게이트 및 소오스/드레인 사이 또는 게이트 및 플레이트 사이의 인가 전압에 의해 형상이 변형될 수 있다. 상기 전압은 높게 프로그램될 수 있으나, 파티클 전류가(particle current) 흐르지 않고 콘택들이 형성되지 않을 수 있다. 게이트, 소오스 및 드레인에 인가되는 보다 작은 전압을 통해 감지할 수 있다.

상기 플레이트 및 게이트 사이에 전위차를 인가하여 도 2a 및 도 2c에 도시된 바와 같이 상기 게이트는 상기 플레이트를 향해 상향 변형될 수 있다. (드레인, 소오스 또는 양측에 인가된 전위차를 통해)상기 플레이트 및 채널 사이에 전위차를 인가하여 도 2b 및 도 2d에 도시되어 있는 바와 같이 상기 게이트는 채널을 향해 변형될 수 있다. 이들 복수의 조건들은 상기 변형을 발생시키기 위해 충분히 큰 전압을 필요로 한다. 상기 게이트 및 상기 트랜지스터 사이에 보다 작은 전압이 인가되는 경우에, 트랜지스터는 드레인으로부터 소오스로 흐르는 전류를 통해 판독될 수 있다.

다른 실시예에 있어, 게이트는 압축 상태에 있다. 폴리실리콘, 금속, 실리사이드, 및 다른 물질들이 이를 위해 채택될 수 있다. 게이트 물질과 함께 크게 스트레스된 유전 박막을 결합하여 제공될 수도 있다. 형상 메모리 합금은 고탄성 스트레인을 위해 이용될 수 있다. 상기 게이트 물질은 다양한 실시예에서 단일 또는 복합 물질일 수 있다.

일 실시예에 있어, 상기 플레이트 라인은 실질적으로 상기 게이트에 수직하게 배치되고 상기 채널의 게이트 라인 상부에 배치된다. 이것은 지나치게 클 수 있다. 작은 판독 전압에 비해 큰 전압이 상기 플레이트와 게이트 사이에 인가되어 상기 트랜지스터 상의 게이트 라인이 국소적으로 상향 변형되게 할 수 있다. 상기 트랜지스터의 게이트 및 소오스-드레인 사이에 인가되는 큰 전압이 게이트를 하향 변형시킬 수 있다. 전자는 후자 보다 큰 문턱 전압을 갖는다.

도 3a 및 도 3b는 메모리 효과를 위한 상기 막(130)의 변형을 이용한 단일 셀(300)을 나타낸다. 플레이트 라인(310)이 상기 게이트(305) 상에 배치되고 상기 소오스(315) 및 드레인(320) 사이의 채널(312) 상에 변형될 수 있다. 세 개의 바이어스 라인, 게이트(325), 드레인(330) 및 플레이트(335)는 또 다른 라인에 연결되거나 그라운드된 소오스에 제공될 수 있다. 다른 실시예에 있어, 상기 플레이트 라인들은 상기 게이트 라인들에 수직하게 배치되고, 상기 플레이트 라인들은 상기 드레인 라인들에 나란하게 배치될 수 있다.

판독 전압 보다 비교적 큰 전압이 상기 게이트 및 상기 플레이트 사이에 인가되는 경우에, 상기 게이트는 상기 플레이트를 향해 변형될 수 있다. 이것이 상기 트랜지스터의 상기 문턱 잔압을 증가시킬 수 있다. 판독 전압 보다 비교적 큰 전압을 상기 게이트 및 상기 드레인/소오스 사이에 인가하는 경우에, 상기 게이트는 채널을 향해 변형되어 상기 트랜지스터의 상기 문턱 전압을 감소시킬 수 있다.

상기 트랜지스터의 판독 동작은 통상의 플로우팅 게이트 비휘발성 메모리들과 유사하다. 게이트, 소오스 및 드레인에 인가되는 전압이 상기 트랜지스터의 도전성을 감지하여 메모리 상태를 판단할 수 있다. 또 다른 실시예에 있어, 도 3b에 도시되어 있는 바와 같이 소오스는 개별적으로 연결되어 보다 밀도 있는 메모리 배열을 제공할 수 있다.

랜덤 억세스가 메모리 사이트들 각각에 대해 가능하다. 각각의 변형은 일정 시간, 즉 나노 세컨드 또는 그 이하에서 발생할 수 있다. 이것이 SRAM 구조 보다 신속한 구조를 제공하게 한다. 상기 구조는 단일 소자 메모리이고 고도로 축소 가능하며 터널링을 발생시키는 결함이나 핫 캐리어가 없기 때문에 신뢰할 수 있어, 높은 밀도를 제공한다. 가동 부분들이 다른 가동 부분들에 접촉되지 않기 때문에 MEMS 같은 신뢰도 문제가 상기 구조에서는 나타나지 않는다.

이러한 접근 방법은 다양한 구조의 트랜지스터에 적용 가능하다. 상기 구조는 수직형 FET들이나 핀형 구조(Finfets)에 이용될 수 있다.

이하, 온도 발동 기계 메모리에 대한 실시예들을 설명하기로 한다.

일 실시예에 있어, 형상 메모리 합금에 있어 온도 조정 기계 이동에 근거하여 본 발명에 따른 메모리 소자 구조는 전하 이동 및 포텐셜 평형의 새로운 개념을 사용한다. 형상 메모리 물질들은 기계 전기 메모리를 얻기 위하여 복수개의 안정한 상태를 제공하는 데 이용될 수 있다. 전자 게인에 결합된 액튜에이션은 신뢰할 만하고 축소 가능한 메모리를 제공한다.

또 다른 실시예에 있어, 형상 메모리 합금들은 명확하고 구별되는 도전성을 제공하여 전하 주입의 핫 캐리어 열화를 피하고 상 변화 효과에서 발생하는 도전성 변화의 작은 효과를 피할 수 있다. 이들 메모리가 쌍안정성을 제공하는 다양한 형태들은 나노 스케일의 공정 기술들을 이용하여 달성될 수 있다. 비휘발성 상태는 형상 메모리 합금과 함께 스트레스된 막질들을 결합하여 실온에서 제조될 수 있어 가열에 의해 조정되는 스위치를 제조할 수 있다. 이와 같이 제조된 메모리는 엔에스 타임 콘스탄트(ns time-constants)로 신속하게 기능할 수 있다. 플로우팅 게이트들을 갖는 전자 트랜지스터들과 결합한 형상 메모리 합금은 고속의 신뢰 가능한 나노 스케일의 메모리를 얻는 데 이용될 수 있다.

일 실시예에 있어, 의도적으로 스트레스된 막질과 함께 형상 메모리 효과는 입수 가능한 복수개의 서로 다른 상태들을 제공할 수 있다. 상기 구조는 뜨겁게 하거나 미지근하게 하는 경우 스위치가 도전되고 냉각하는 경우에 스위치가 도전되지 않는 방법으로 채택될 수 있다.

적절한 조건 하의 변형에 의해 이들의 형상이 변동될 때, 상 변이를 일으키는 적절한 온도 범위로 가열하는 경우에, 형상 메모리 합금들은 소정의 형상으로 복귀할 수 있다. 상기 온도는 복합 물질들에 의존한다. 형상 메모리 합금들의 공통의 예는 오스텐나이트(Austenite) 및 마르텐사이트(Martensite) 사이에서 변형이 발생하는 Ti-Ni이다. CuZn, CoCrMo, AuCd, NiTi 합금들 및 또 다른 형상 메모리 물질들은 실리콘 공정 기술과 양립하여 적절할 수 있다.

큰 형상 변형은 형상 메모리 합금들에 의해 가능하다. 10% 탄성 스트레인은 전자 유동을 위해 이용되는 작은 치수에서 조차 큰 이동을 하게 하고 감지되고 검출될 수 있다.

도 4 및 도 5는 통상의 반도체 공정을 근거한 간단한 예를 나타낸다. 상기 도면들은 형상 메모리 구조와 함께 압축되거나 신장되는 막질에 의해 발생되는 효과를 나타낸다.

도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 트랜지스터 같은 측벽의 형성을 나타낸다. 기판(415) 상에 지지되는 (산화막, 질화막, 또는 통상의 반도체 실리콘 물질을 채택할 수 있으나, 선택적으로 제거될 수 있도록 채택될 수 있는) 희생 패턴(410)을 이용하여, 수직 측벽(420)은 압축되거나 신장되는 물질로 형성할 수 있다. 실리콘 이산화막 실리콘 질화막이 이들의 예이다. 이 후, 형상 메모리 합금(425)은 측벽으로서 형성되어 어닐링된다. 상기 희생 패턴(410)이 제거되는 경우에, 직선으로 유지되는 대신에 측벽 구조의 변형이 일어 난다. 상기 측벽 막이 신장된다면 수축되어 도 4d에 도시된 변형, 즉 안으로 당겨지도록 변형이 발생된다. 한편, 측벽이 압축 막질이 된다면 스트레치하여 도 4e에 도시된 변형이 발생된다.

형상 메모리 합금이 있기 때문에, 전이 온도 이상으로 가열하면 상기 구조는 도 4f 같은 원래의 형태로 복귀할 수 있다. 형상 메모리 합금과 같이 집적된 측벽 막질의 스트레스에 의존하는 복수개의 위치들 사이의 벽의 이동은 온도 발동 기계 스위치에 의해 형성된다.

도 5a, 도 5b, 도 5c 및 도 5d는 형상 메모리 합금이 상기 희생 구조(410) 상부에 캡층(510)을 형성하는 실시예를 도시한다(코너에서의 부식 때문에 대개 약간 볼록함). 이 경우에, 측벽 막이 신장할 때, 캡은 도 5b와 같이 볼록하게 되고, 측벽 막이 도 5c와 같이 수축되는 경우에 풀백(pull back)된다. 이에 따라, 상부 형상 메모리 합금(alloy)은 업 다운된다. 메모리 효과와 고탄성의 형상 메모리 합금들 때문에, 희생막 또는 구조(410)의 부재 시 조차 가열하는 경우 도 5d처럼 원래의 구조로 복귀될 수 있다.

상태를 감지하는 가장 바람직한 방법들 중의 하나는 트랜지스터들이 고속이고 캐리어들이 빠르게 이동하기 때문에 전자 수단을 이용하는 방법이다. 메모리를 고속으로 하여 메모리를 감지하는 빠른 방법들 중 하나는 트랜지스터의 전류 또는 도전성의 변화를 통해 가능하다. 즉, 플로우팅 게이트를 채택하는 비휘발성 플래쉬 메모리와 유사하다. 비휘발성 메모리의 문제는 플로우팅 게이트로부터 또는 플로우팅 게이트로의 전하 전도가 결함을 발생하는 것과 비교적 느린 공정과 차원적 제약과 관련된다.

상기 형상 메모리 합금 스위치는 플로우팅 게이트로 전하 주입과 관련된 터널링의 요구를 피하고 저저항 전하 전도를 제공하는 역학적 이동으로 그것을 대신하는 데 이용될 수 있다. 트랜지스터의 게이트 및 채널 사이에 존재하는 플로우팅 게이트가 배치된 플로우팅 게이트 구조에 대하여, 상기 스위치의 배치에 대한 복수개의 예가 도 6a 및 도 6b에 도시되어 있다. 도 6a에 있어, 온도 발동 형상 메모리 스위치(610)가 게이트(615) 및 플로우팅 게이트(620) 사이에 배치될 수 있다. 스위치(610)가 턴온될 때(온도가 상승하는 고전류 고전압 상태로 트랜지스터를 전환함으로써), 게이트 포텐셜과 플로우팅 게이트 포텐셜이 전하의 이동에 의해 평형상태가 된다. 메모리의 바이어스를 제거하는 경우에, 스위치(610)가 턴 오프가 되고 플로우팅 게이트는 종전 단계로 구동되는 전하 상태를 여전히 유지할 수 있다. 게이트 전압을 인가함으로써 트랜지스터를 가열하고( 그리고, n-채널이라고 가정), 문턱 전압 이상의 큰 게이트-소오스 전압을 인가하고, 드레인-소오스 전압 만큼 배가되는 큰 전류를 갖도록 적절한 드레인 전압을 인가하는 경우에, 게이트로 이동되는 포텐셜은 높다. 따라서, 보다 높은 도전성(즉, 보다 낮은 문턱 전압)을 갖는 트랜지스터가 제공될 수 있다. 상기 트랜지스터는 낮은 게이트 전압을 인가하여 가열될 수도 있으나, 실질적으로 보다 낮은 (음의) 소오스 및 드레인 전압을 인가한다. 이 경우에, 전류와 드레인-소오스 전압의 곱은 상기 플로우팅 게이트로의 낮은 게이트 전압의 이동을 일으키는 전원 소모를 야기할 수 있다. 바이어스를 제거하는 경우, 보다 작은 도전성의 메모리가 되고, 평형은 보다 높은 문턱 전압을 갖는다. 따라서, 이 구조에 있어서 양 상태들은 전기 역학 작용을 통해 프로그램될 수 있어 콤팩트(compact)한 방법을 제공할 수 있다.

바이어스가 드레인(630)에 인가될 수도 있어 도 6b의 스위치를 대신하여 드레인으로부터 소오스로 포텐셜을 이동할 수 있다. 게이트 바이어스 및 드레인-소오스 바이어스의 인가를 발생하는 전류의 유동을 통해 트랜지스터를 가열하는 동안 포텐셜이 이동되도록 적절한 드레인 전압을 선택할 수 있다. 스위치를 턴 온하는 조정된 온도에 의해서 상기 드레인(630) 내로 서로 다른 복수의 포텐셜이 프로그램될 수 있다. 전원 소모가 형상 메모리 소자의 턴온을 일으킬 때 상기 드레인(630)이 보다 낮은 전압에 위치하는 경우, 이동된 포텐셜은 낮다(보다 낮은 도전 상태의 트랜지스터). 형상 메모리 스위치가 턴온하는 동안 상기 드레인이 보다 높은 전압에 위치하는 경우, 이동되는 포텐셜은 높고 상기 트랜지스터는 보다 높은 도전 상태를 유지할 수 있다.

도 6a 및 도 6b의 상기 두 개의 예들은 메모리의 "0"과 "1" 상태에 대한 쓰기 동작을 제공할 수 있다. 트랜지스터의 온도가 낮게 유지되도록 낮은 게이트 전압 및 낮은 드레인 전압을 사용하여 판독함으로써, 상기 구조는 이들 프로그램된 "0"과 "1" 상태의 판독의 방해를 낮추게 할 수 있다.

상기 예에서 시용된 플로우팅 게이트는 절연막 상의 실리콘(silicon-on-insulator) 구조의 트랜지스터의 채널의 백(back) 상에 형성되고 있다. 이러한 배열의 장점은 상부 게이트가 보다 양호한 정전 특성을 위해 절연체 두께에 있어 스케일링된다. 이러한 배열 구조가 도 7a 및 도 7b에 도시된다.

상기 도면들은 정상적인 위치의 스위치 개방으로 도시되어 있으나 그것의 폐쇄도 가능하다. 보다 높은 전류×전압의 조건하에 트랜지스터를 온(on)한 결과, 상기 트랜지스터는 가열되고 온(on) 위치로 스위치가 맞춰 진다. 그 결과, 온도의 낮춤이 스위치를 오프 위치로 복귀시키는 변화가 일어난다. 일반적으로 게이트 및 드레인은 이들에 인가된 (낮고 높은) 전압을 갖기 때문에, 상기 형상 메모리 합금 스위치의 로직 사용은 대부분 게이트 또는 드레인에 연결된다.

도 6a 및 도 6b, 그리고 도 7a 및 도 7b 양 측의 경우에, 트랜지스터가 서로 다른 도전 상태에 배치되어 있으며, 양의 전압 이동이 이동 부재 시보다 높은 도전성을 일으킨다. 음의 포텐셜 역시 이동될 수 있다. 이것은 쓰기 동작 동안에 게이트-드레인, 게이트-소오스, 드레인-소오스 사이의 전위차를 같게 유지하면서 게이트 또는 드레인에 적절한 전압을 인가하는 경우에 가능하다.

이들 모든 실시예에서 소자의 판독은 보다 낮은 전압 및 전류에서 수행되어 낮은 전력 소모를 가져다 준다. 또한, 상기 구조의 온도는 형상 메모리 전이의 조정 없이 낮게 유지할 수 있다.

도 8a, 도 8b, 도 8c, 도 8d, 8e 및 도 8f, 그리고 도 9a 및 도 9b는 평판 트랜지스터에서의 실시예를 나타낸다. 도 8a, 도 8b, 도 8c, 도 8d, 8e 및 도 8f는 플로우팅 게이트에 연결되는 게이트의 예를 나타내고, 도 9a 및 도 9b는 플로우팅 게이트에 연결되는 드레인의 예를 나타낸다.

도 8a, 도 8b, 도 8c, 도 8d, 8e 및 도 8f를 참조하면, 신장하는 측벽(810)은 형상 메모리 합금 측벽(815)의 외측 상에 형성되고, 이 경우에 상기 측벽(810)은 수직 스택(820)을 통해 게이트(817)에 연결된다. 희생 결합층이 제거되는 경우에, 상기 측벽에 프로그램된 신장 스트레스 때문에 도 8b와 같이 형상 메모리 스위치가 양측으로 당겨진다. 이 스위치의 동작은 스위치가 방해되지 않는 낮은 전압 및 전류를 통하여 수행될 수 있다.

형상 메모리 구조는 플로우팅 게이트(823)를 갖는 FET 내에 집적될 수 있다. 게이트 그 자체 또는 신장된 구조는 형상 메모리 합금을 통해 연결되거나 단락될 수 있다. 트랜지스터가 높은 VG(낮은 S/D 전압)를 이용하여 가열될 때, 상기 플로우팅 게이트(823)는 보다 높은 포텐셜을 얻고 트랜지스터는 낮은 VT를 얻는다. 트랜지스터가 낮은 VT를 이용하여 가열될 때(그러나, 종전 읽기처럼 유사 과도 구동을 위해 S/D가 바이어스됨), 플로우팅 게이트 구조는 낮은 포텐셜을 얻고, 트랜지스터는 높은 VT를 얻는다. 이것은 소자의 소거 상태를 위해 양호한 상태가 된다.

도 8a를 참조하면, 상기 게이트 스택(820)과 신장 측벽(815) 사이에 원자 분리층이 배치된다. 도 8c를 참조하면, 높은 VG로 트랜지스터를 턴온하면 플로우팅 층에 보다 높은 온도를 갖게 하고 VG의 이동을 일으킬 수 있다. 도 8d처럼 바이어스 전압을 제거하는 경우, 트랜지스터는 낮은 문턱 전압 상태를 유지할 수 있다. 도 8e를 참조하면, S/D 바이어싱 갖는 트랜지스터를 낮은 VG로 턴온하면 플로우팅층에 높은 온도를 갖게 하고 VG의 이동을 일으킬 수 있다. 도 8f처럼 바이어스 전압을 제거하는 경우, 트랜지스터는 높은 문턱 전압 상태를 유지할 수 있다.

도 9a 및 도 9b는 드레인 플러그가 연결되고 플로우팅 게이트로부터 단락된 예를 도시한다. 동작 원리에 있어, 이러한 연결과 단락은 게이트-플로우팅 게이트 연결과 유사하다. 도 10은 메모리 배열 구조(1000)를 나타내며, 이 경우에 개별 소자들(1010,1020) 각각은 게이트, 소오스 및 드레인 전압을 인가하여 억세스될 수 있다. 쓰기, 소거, 읽기 같은 메모리의 프로그램을 위한 바이어싱은 라인을 가로질러 인가되는 전압을 적절하게 선택하여 수행될 수 있다.

이들은 수직 FETs 뿐만 아니라 핀 형 구조(Finfets)에 이용될 수 있다.

이하, 크로스-포인트, 크로스-바 정전 기계적 메모리에 대한 실시예를 설명 하기로 한다.

집합적 효과들의 이용의 연속성은 재현성, 및 전자 회로의 현재 접근법을 증대(또는 아마도 대체)시킬 수 있는 소자들을 얻는 중심 원리이다. 이 중심 원리를 이용하여, 본 특허 출원은 나노초로 동작하고 5nm 치수 이하로 축소될 수 있는 비휘발성 메모리들을 달성하는 방향을 설명한다. 개방 상태 및 단락 상태를 제공함으로써 메모리는 기록 및 판독을 위한 주변 전자 회로 및 제어 로직을 갖는 고밀도 크로스 바 스위치를 얻는 매우 간단한 방법을 제공한다. 이 메모리는 유용한 크기, 에너지, 시간 및 신호 특성들을 달성하면서 전자적 환경에서 집합적 효과들을 이용하기 위해 전도성과 결합된 기계적 특성을 이용하는 간단한 수단을 제공한다.

크로스포인트 스위치는 정전기 흡인에 의해 달성되는 이동, 스위치를 수축 상태로 유지하기 위해 인터페이스력(interface force)의 이용에 의해 달성되는 안정도, 및 형성될 때의 오프 상태(as-formed off-state) 조건으로 되돌리기 위해 인터페이스력을 극복하는 큰 전류의 흐름에 의해 달성되는 스위치의 개방을 이용한다. 상기 스위치의 아암은 다양한 재료로 제조될 수 있다. 한 가지 매력적인 옵션은 형상 메모리 합금의 이용이다. 이들 재료는 최고 10%까지 탄성 스트레인(strain)을 가질 수 있다. 형상 메모리 합금의 가장 중요한 이용들 중 하나는 가능한 큰 형상 변화로 인한 생체적합성 스텐트(biocompatible stents)에 있다.

본 발명은, 정전기력에 의해 설정될 수 있고, 개방 또는 단락 조건(메모리 상태)을 위해 소전류의 흐름에 의해 판독될 수 있으며, 고전류의 흐름에 의해 개방 조건으로 리세트될 수 있는 크로스포인트 스위치를 형성하기 위해 다양한 상기 재 료들의 이용을 공개한다.

두 가지 이용 상태들인 개방 및 단락 때문에, 크로스 바 배열에서의 크로스포인트 스위치는 크로스 바 배열들에서 통상적으로 볼 수 있는 방해 문제들이 없다.

이러한 본 발명은 초컴팩트한 크로스포인트 크로스 바 정전기 기계 메모리를 제공한다. 상기 메모리는 복수의 도체들의 교차하는 전도성 행들 및 열들을 포함한다. 복수의 이동성 스위치들을 구비한다. 각 크로스포인트가 독립적으로 주소 지정가능하도록 상기 행들과 열들의 각 크로스포인트 사이에 스위치가 위치된다.

본 발명은 상기 스위치들에 정전기적으로 연결되어, 상기 스위치들을 제어 가능하게 작동시키는 복수의 워드 라인들을 더 구비할 수 있다.

또한, 상기 이동성 스위치들은 형상 메모리 합금, 바이메탈, 전도성 유기체, 형상 변화 분자, 및 나노튜브로 구성된 그룹으로부터 선택될 수 있다.

또한, 온 위치가 워드 라인 게이트를 이용하여 인가되는 정전기력에 의해 작동될 수 있다.

또한, 워드 라인 게이트를 이용하여 인가되는 정전기력에 의해 오프 위치가 작동될 수 있다.

또한, 스위치를 온 위치에 유지시키는 정전기력을 과잉 공급함으로써 상기 스위치를 턴 오프시키는 고전류를 통과시킴으로써 크로스포인트 스위치가 턴 오프될 수 있다.

또한, 스위치를 설정하는데 필요한 전류보다 훨씬 낮은 전류로 비트의 판독 이 수행될 수 있다.

또한, 크로스포인트에서 정전기 작동 및 기계적 이동에 의해 비트의 기록이 수행될 수 있다.

또한, 판독시에 사용되는 전류보다 높은 전류를 통과시킴으로써 소거가 수행될 수 있다.

또한, 스위치의 두 개의 비트 위치를 설정하는데 두 개의 게이트를 사용할 수 있다.

또한, 분자의 치수 정도를 변화시켜 접촉을 형성하거나 끊는데 게이트를 사용할 수 있다.

또한, 접촉을 형성하거나 끊기 위해 정전기적으로 구동되는 구성 변화를 이용할 수 있다.

또한, 본 발명의 스위치는 나노 튜브들을 사용할 수 있다.

또한, 분자 또는 나노튜브에 대한 전도성 단부들이 존재할 수 있다.

크로스포인트에서 구현되고, 게이트를 통해 작동되며, 게이트를 통해 또는 큰 전류의 통과를 통해 리세트되는 기계 스위치의 원리에 대해 설명한다. 이 배열의 유용성은 비휘발성 상태가 상온에서 얻어질 수 있고 메모리가 ns 시정수에서 고속으로 기능하도록 제조될 수 있다는데 있다. 본 발명은 크로스포인트 배열에서 고밀도를 얻기 위해 재료들의 조합을 이용하여 얻어진, 전자 회로들에 연결된 온/오프 기계 스위치 형태에 관한 것이다. 상기 스위치는 정전기력의 이용에 의해 작동될 수 있는 형상 메모리 합금, 바이메탈, 유기체, 나노튜브 및 기타 다른 재료로 제조된다.

이하, 정전기 기계 스위치의 모델을 설명하기로 한다.

전도성 콘택을 형성하거나 끊기 위해 전도성 아암의 기계적 이동에 의존하는 도 11a 내지 도 11f에 도시된 배열들을 고려한다.

도 11a는 스위치가 오프된 정상 상태의 정전기 기계 스위칭의 예이다. 도 11b는 반데르 발스(van der Waals) 상호작용이 발생하도록 스위치가 온(on)된 준안정 상태(quasi-stable)의 정전기 기계 스위칭의 예이다. 도 11c 및 도 11d는 상부 및 하부의 플레이트들에서의 바이어스로부터 얻어지는 정전 인력을 통해 두 가지의 상태들이 발생할 수 있는 정전기 기계 스위칭의 예이다. 도 11e 및 도 11f는 (분자 또는 나노튜브의) 전도성 조립체가 정전기력에 의해 콘택되는 정전기 기계 스위칭의 예이다.

도 11a 및 도 11b는 소자의 오프 상태 및 온 상태를 보여준다. 도 11b는 아암을 당겨 스위치를 닫는 바이어스 전압의 인가를 통해 달성된다. 도 11a 상태는 구조의 조립된 때의 안정된 상태이나, 도 11b 상태는 아암에서의 스트레인으로 얻어지는 것으로, 콘택 인터페이스의 흡인력이 복원력보다 강하기 때문에 의사-안정 상태이다. 도 11a로 되돌리기 위해서는 이 간단한 기하학적 구조와 호환되는 해제 방법이 필요하다. 전도성 형상 메모리 합금이 아암으로 사용되는 경우에는, 큰 전류 밀도는 나노스케일의 소전류이기는 하지만 아암을 가열하며, 상변화에 의해 스위치를 온 상태로 유지시키는 흡인력이 극복된다. 마르텐사이트(martensite)를 통해 오스테나이트(austenite) 변형으로 진행하는 니티놀(Ti-Ni 합금)은 상기 구조에 서 유지될 수 있는 10% 정도의 높은 스트레인으로 실용적인 구현을 제공한다. 상기 아암은 형상 메모리 합금으로 제조될 필요가 없음에 주의한다. 반데르발스 흡인이 가열 및 전류(판독 전류보다 높음)의 통과에 의해 극복될 수 있는 전도성 재료이면 충분하다. 도핑된 폴리실리콘, 금속, 바이메탈 스트라이프, 전도성 유기체는 모두 선택적이다.

또한, 상기 구조를 더 복잡하게 하는 것이 가능하고, 상기 두 개의 별개의 상태들을 설정하기 위해 정전기력을 이용하는 것이 가능하다. 이는 도 11c 및 도 11d에 도시되어 있다. 도 11c 및 도 11d의 구현에서는, 두 전극들 사이에 전도성 채널을 형성할 수 있도록 하는 게이트를 통해 흡인력을 제공하기 위해 유연한 나노튜브뿐만 아니라 전도성 폴리머(폴리아닐린, 및 설명된 기타 다른 분자들)를 이용하는 것이 가능하다.

이들 스위치의 행동에 기초가 되는 것은, 횡방향 또는 길이 방향으로의 상당한 변위, 터널링 전류를 크게 억제하기에 충분한 변위를 달성하고 스위치를 분리상태에서 저전류 또는 제로 전류(따라서, 오프)로 만드는 특성이다. 적은 누설 전류를 가지고 이 재현성을 달성하기 위해, 터널링을 제한하는 데에는 1nm를 초과하는 변위가 필요하다. 상기 소자를 나노스케일 소자로 만들기 위해서는, 표면상 치수 조절이 10nm 이하로 제한되어야 한다. 형상 변화 합금, 전도성 분자 및 폴리머, 형상 변화 전도성 초분자 조립체, 바이메탈 또는 열팽창 변화가 큰 금속, 및 탄소 나노튜브는 모두 상기 사항들을 달성하기 위한 잠재적 후보 재료들이다. 이하에서는 상기 재료들의 특성 및 상기한 재료를 적용하는 방법에 대해 설명한다.

형상 메모리 합금은 큰 스트레인(따라서 형상 변화) 및 상 변형을 통한 온도 중재 변화를 유지하는 능력을 갖고 있다. TiNi 합금에서는, 이 메커니즘이 고온 오스테나이트 위상과 저온 오스테나이트 위상 간의 가역 마르텐사이트 변형에 기초하며, 100-200C 범위에서의 변형은 녹는 온도 아래에서 잘 일어난다. 이들 특성으로 "일방 효과(one-way effect)"가 가능해진다. 도 2에 도시된 스트레스-스트레인-온도 특성의 점선 표시 경로에 나타낸 일방 효과에서는, 힘(F)이 인가된 후에 변형은 영구적이다. 즉, 끊임없는 플라스틱 변형이 이루어진다. 본 스위치에서, 이는 정전기력의 인가에 의해 달성되는 콘택 위치(스위치 온)이다. 가열시, 플라스틱 변형이 완전히 없어져 스위치는 이전 상태로 복원된다. 본 스위치에서, 이는 형성될 때의 상태(as-formed state)(스위치 오프)이며, 형상 메모리 합금을 가열한 큰 전류를 통과시킴으로써 달성될 수 있다. 단면이 작기 때문에, 이 가열하는데 작은 전류가 필요하다. 상기 스위치의 아암의 길이가 10nm이면, 벤딩을 통한 1 내지 2nm의 변위가 작은 스트레인으로 (양호하게는 4% 아래) 그리고 많은 형상 메모리 합금뿐만 아니라 기타 다른 재료 및 그 조합의 능력 내에서 아주 작은 스트레인으로 얻어질 수 있다.

도 12는 형상 메모리 합금의 스트레스-스트레인-온도 특성을 나타낸다.

도 11c 및 11d에 도시된 스위치 형태의 구현은 복잡하기는 하지만 단일 고해상도 치수가 수직 방향으로 이동될 수 있는 자기 배열에 적용된다. 오프 위치와 온 위치 사이에서 아암을 이동시키기 위해 정전기력을 이용하기 때문에, 상기 구조는 다양한 재료, 즉 금속, 도핑된 폴리실리콘, 전도성 폴리머 등을 스위치 아암으 로 사용할 수 있게 하는 이점을 갖고 있다.

도 13은 금속 교환 반응을 통해 신장 및 수축 위치에서의 의사-로탁산 다이머(pseudo-rotaxane dimer)의 토폴로지를 나타낸다.

도 11e 및 도 11f에는 제조의 자체 조립 및 분자 합성을 필요로 하는 배열이 요약되어 있다. 변형 변화를 겪는 다수의 화합물들이 합성 및 모델링을 통해 초분자 화학 공동체(R.H. Baughman, "Conducting Polymer Artificial Muscles, Synthetic Metals, 78, 339-353(1996), S.P.Newton, J.F. Stoddart and W.Hayes, "Self-Assembled Macromolecular and Macrosupramolecular Systems," Supramolecular Science, 3, 221-236(1996), A. Credi, B.F.Ribera, and M.Venturi, "From Supramolecular Electrochemistry to Molecular-level Devices," Electrochimica Acta, 49, 3865-3872(2004))에 의해 활발히 연구되고 있다. 다수의 이와 같은 화합물은 소자마다 변형되기 쉽지 않은 집합적 조립체에 매력적으로 이용될 수 있는 큰 변위 변화 때문에 특히 관심을 끌고 있다고 생각된다. 디트리히-부체커(Dietrich-Buchecker) 등(C. Dietrich-Buchecker, M.C. Jimenez-Molero, V. Sartor and J.P. Sauvage, "Rotaxanes and catenanes as prototypes of molecular machines and motors," Pure Appl. Chem., 75, 1383-1393(2003))은 화학 자극 하에서 ~27% 길이 변화가 가능하도록 모델링된 단분자 선형 어레이(도 13 참조)에 대해 설명한 바 있다. 특히, 카테난(catenanes) 및 로탁산(rotaxanes)은 생물학적 근육과 유사하게, 근육 조립체의 가역 수축 및 신장에 대한 기초를 제공한다. 링(ring)의 이동을 통한 분자 배열의 유연성은 표면들 상의 단층들에 자기 조립되 면서 정전기 신장 및 수축의 가능성을 제공한다. ∼1 eV 범위의 반데르발스 에너지의 경우("C₆₀-gold binding energy e.g., is believed to be ~1eV. See C. Chavy, C. Joachim, A. Altibelli "Intrpretation of STM Images: C₆₀ on Gold Surfaces," Chem. Phys. Lett., 214, 569-575(1993)), 전자 회로의 필요와 매우 호환성이 있는 전압 및 길이 스케일의 그와 같은 큰 치수 변화의 전위를 탐구하는 것은 매우 흥미롭다.

정전기 흡인을 통한 이 온/오프 배열의 간단한 구현 형태는 전극들을 연결하기 위해 나노튜브들이 정돈된 전도성 성장 나노튜브들을 이용하는 것이다. 분자 및 나노튜브의 말단들은 전도성 금속 단부들을 가지고 기능화된다. 티올기(Thiol groups)는 그와 같은 단부들의 일예이다. 이와 같은 자유롭고 서 있는 유연한 나노 튜브들의 조립체들은 콘택을 형성하기 위해 신장될 수 있다.

리세트를 위한 메커니즘이 상이한, 간단한 온 오프 스위치인 이들 구조는 팩킹 밀도, 스케일링 및 자기 정렬의 큰 이점을 가능하게 하는 매우 간단한 방식으로 크로스포인트 구조에 사용될 수 있다.

도 14는 보다 큰 전류를 통과시킴으로써 메모리가 오프 위치로 리세트되는 배열의 크로스포인트 구조를 도시한다.

도 14는 정전기 기계 메모리의 고밀도 어레이의 크로스포인트 조립체를 나타낸다.

이 어레이에서, 각 크로스포인트는 독립적으로 주소 지정 가능하다. 도 11 에 제시된 바와 같이, 워드 라인들(WL0, WL1, WL2, ...)은 정전기 전위를 인가하는 게이트 라인들임에 주의한다. 열 라인들(col0, col1, col2,...)과 행 라인들(Row0, Row1, Row2,...)은 자신들의 크로스포인트에 형성된 스위치와 직교로 뻗어 있다. 스위치를 단락시키기 위해서, 교차하는 워드 라인이 턴온된다(turned on high w.r.t. the column line). 하나의 이와 같은 스위치만이 존재하며 설정 및 턴온될 것이다. 이 스위치를 턴 오프시키기 위해서, (적합한 행과 열의 크로스포인트에 있는 스위치를 전류 또는 전압에 의해 구동함으로써) 행과 열 사이에 전류가 통과한다. 어떤 다른 스위치도 이 전류를 운반하지 않는다. 그래서, 크로스 스위치만이 리세트된다. 판독하기 위해, 작은 전류가 열 라인을 통과하고 열 라인으로부터 판독된다. 이는 상기 라인들의 크로스포인트에 있는 스위치 비트를 판독한다.

스위치들은 오프(매우 낮은 전류) 또는 온(단락)되기 때문에, 판독, 기록 또는 소거시에 방해 문제들이 없음에 주의한다. 이는 크로스포인트 배열의 재현을 가능하게 하는 고유한 특성이다.

도면에 도시된 다른 기하 구조들은 유사한 배열들에 적용될 수도 있다. 두 개의 게이트 배열들을 위해, 스위치의 아암의 설정을 플립(flip)시키기 위해 두 개의 라인을 가질 필요가 있다.

그래서, 이 배열은 매우 일반적이다. 따라서, 액세스하는데 사용할 스위치 및 크로스포인트 배열을 형성하기 위해 다양한 재료들이 조합될 수 있다(형상 메모리 합금, 바이메탈, 전도성 유기체, 형상 변화 분자, 나노튜브).

상기 구조는 절연체들 상에 형성되어, 제어 로직을 기록, 판독, 소거하기 위해 실리콘 전자 회로에 연결된다. 상기 구조는 잠재적으로 매우 고밀도를 가질 수 있는데, 이는, 전자 회로가 다수의 평면들 아래에 배치되고 스위치 구조들이 상기 다수의 평면들 위에 집적되는 3차원 집적 배열들에 상기 구조가 자연스럽게 적용되기 때문이다.

본 발명은, 정전기력에 의해 설정될 수 있고, 개방 또는 단락 조건(메모리 상태)를 위해 소전류의 흐름에 의해 판독될 수 있으며, 고전류의 흐름에 의해 개방 조건으로 리세트될 수 있는 크로스포인트 스위치를 형성하기 위해 다양한 상기 재료들의 이용을 제공한다.

Claims (25)

1. 게이트, 드레인 및 소오스를 갖는 트랜지스터; 및

   상기 트랜지스터에 결합되고 도전체를 갖는 쌍 안정 나노 스케일 구조를 포함하되, 상기 도전체는 두개의 지지부들 사이에 스트레스를 받도록 형성되고 상기 스트레스를 경감하는 서로 다른 안정 형상들로 움직일 수 있고,

   상기 서로 다른 안정 형상들은 위쪽으로 휘어진 형상과 아래쪽으로 휘어진 형상을 포함하되, 상기 도전체는 상기 트랜지스터의 게이트로서 역할을 하며,

   상기 게이트는 상기 트랜지스터의 채널 영역 상에 두 개의 안정 상태들로 그 형상이 변형되는 메모리 소자.
2. 제 1 항에 있어서,

   상기 쌍안정 나노 스케일 구조는 상기 트랜지스터의 도전성을 서로 다르게 영향을 주는 쌍 안정 위치들을 구비하는 것을 특징으로 하는 메모리 소자.
3. 제 2 항에 있어서,

   상기 쌍 안정 나노 스케일 구조에 결합된 회로를 더 포함하되, 상기 회로는 상기 쌍 안정 위치들 사이에서 상기 쌍 안정 나노 스케일 구조를 변화시키는 것을 특징으로 하는 메모리 소자.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 3 항에 있어서,

   상기 회로는 상기 쌍 안정 위치들 사이에서 상기 쌍 안정 나노 스케일 구조를 열적으로 또는 정전기적으로 변화시키는 것을 특징으로 하는 메모리 소자.
5. 삭제
6. 삭제
7. 삭제
8. 제 1 항에 있어서,

   포텐셜을 인가하여 상기 게이트를 변형하는 플레이트 전극을 더 포함하되, 상기 포텐셜은 상기 플레이트 전극과 상기 게이트 사이에 인가하는 것을 특징으로 하는 메모리 소자.
9. 제 1 항에 있어서,

   상기 쌍 안정 나노 스케일 구조는 스트레스된 폴리실리콘막, 스트레스된 금속막, 그 상부에 실리사이드를 갖는 스트레스된 폴리실리콘막, 또는 그 상부에 금속을 갖는 스트레스된 폴리실리콘막을 포함하는 메모리 소자.
10. 삭제
11. 게이트 및 채널을 구비한 트랜지스터 기반의 메모리 소자에 있어서, 상기 메모리 소자는

    두 개의 쌍 안정 위치들을 갖는 스트레스된 게이트;

    서로 다른 쌍 안정 위치들로 상기 게이트가 이동하는 것을 제어하는 수단; 및

    채널 전기 특성이 상기 게이트의 위치 함수가 되도록 상기 게이트에 근접한 채널을 포함하되, 상기 게이트는 스트레스된 폴리실리콘막, 스트레스된 금속막, 그 상부에 실리사이드를 갖는 스트레스된 폴리실리콘막, 및 그 상부에 금속을 갖는 스트레스된 폴리실리콘막으로 이루어진 일군에게서 선택된 하나를 구비하는 메모리 소자.
12. 드레인 및 소오스 사이의 전류를 조정하는 플로우팅 게이트를 구비한 트랜지스터; 및

    온도의 함수로서 상기 트랜지스터를 프로그래밍하도록 상기 트랜지스터에 접속된 온도 발동 형상 메모리 스위치(temperature actuated shape memory switch)를 포함하는 메모리 소자.
13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.

    제 12 항에 있어서,

    상기 온도 발동 형상 메모리 스위치는 상기 게이트 및 드레인 사이에 형성하는 메모리 소자.
14. 제 12 항에 있어서,

    상기 온도 발동 형상 메모리 스위치는 상기 드레인에 결합되어 드레인 전압을 조정하는 메모리 소자.
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제 12 항에 있어서,

    상기 온도 발동 형상 메모리 스위치는 신장 및 수축되는 막들을 갖도록 형성되는 측벽들을 포함하는 것을 특징으로 하는 메모리 소자.
16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.

    제 12 항에 있어서,

    상기 트랜지스터는 평판형, 수직형, 또는 도전성 실리콘 채널의 핀 상에 형성된 것인 메모리 소자.
17. 제 12 항의 메모리 소자를 포함하되, 상기 온도 발동 형상 메모리 스위치는 형상 메모리 합금들을 포함하고, 상기 형상 메모리 합금들 및 트랜지스터들이 결합되어 랜덤 메모리 억세스 배열을 제공하는 것을 특징으로 하는 메모리 구조.
18. 다수개의 서로 가로지르는 도전체들의 도전성 열들 및 행들;

    다수개의 이동성 스위치들(actuatable switches)을 포함하되, 상기 이동성 스위치들의 각각은 상기 열들 및 행들의 교차점들 사이에 위치하며 상기 교차점들의 각각은 서로 독립적으로 지정가능한 크로스 포인트 스위치.
19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.

    제 18 항에 있어서,

    상기 이동성 스위치들의 이동을 제어하기 위하여 상기 이동성 스위치들에 정전기적으로 접속되는 다수개의 워드라인들을 더 포함하는 크로스 포인트 스위치.
20. 제 18 항에 있어서,

    상기 이동성 스위치들은 형상 메모리 합금들, 바이메탈들, 도전성 유기물, 형상 변형 분자들, 및 나노 튜브들로 이루어진 그룹으로부터 선택된 하나를 포함하는 크로스 포인트 스위치.
21. 제 18 항의 크로스 포인트 스위치를 포함하되, 상기 교차점에 온 오프 스위치를 가지며 온(on) 위치는 워드라인 게이트를 이용하여 인가되는 정전기력에 의해 발동되는 메모리.
22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.

    제 21 항에 있어서,

    상기 온 오프 스위치는 높은 전류(higher current)를인가하여 오프(off) 할 수 있되, 상기 높은 전류는 상기 온(on) 위치를 유지하는 것보다 강력한힘에의하여 상기 온 오프 스위치를 턴 오프(turn off)할 정도인 메모리.
23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.

    제 22 항에 있어서,

    스위치를 세트시키는 데 필요한 전류 보다 낮은 전류에서 일 비트의 판독을 수행하는 것을 특징으로 하는 메모리.
24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.

    제 18 항의 크로스 포인트 스위치를 포함하되, 상기 이동성 스위치는 형상 변경 가능한 분자를 포함하고, 상기 형상 변경 가능한 분자에 결합된 트랜지스터 게이트를 더 구비하고, 상기 형상 변경 가능한 분자를 콘택하거나 상기 콘택으로부터 분리할 수 있도록 분자의 크기를 변경할 수 있는 것을 특징으로 하는 메모리 스위치.
25. 제 18 항의 크로스 포인트 스위치를 포함하되, 상기 이동성 스위치는 나노 튜브를 포함하고, 상기 나노 튜브에 결합된 트랜지스터 게이트를 더 구비하고, 상기 나노 튜브를 콘택하거나 상기 콘택으로부터 분리할 수 있도록 나노 튜브의 크기를 변경할 수 있는 것을 특징으로 하는 메모리 스위치.

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