KR100958809B1 - Method for manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 인접한 게이트 간의 볼 스페이싱(ball spacing)을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 복수의 이온주입영역을 형성하는 단계와, 상기 이온주입영역과 일부가 중첩되도록 상기 기판을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 하고, 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.The present invention is to provide a method of manufacturing a semiconductor device that can increase the ball spacing (between the adjacent gates), the present invention for forming a plurality of ion implantation region in the substrate, and the ion implantation region Forming a first trench by etching the substrate such that a portion and an overlap thereof are formed, forming a spacer on an inner sidewall of the first trench, using the spacer as an etch barrier layer, and forming the ion implantation region and the other region. It provides a method of manufacturing a semiconductor device comprising the step of forming a second trench extending adjacent to each other adjacent to the bottom of the first trench by using the difference in the etch rate between.

반도체 소자, 벌브형 리세스 게이트, 이온주입영역, 비대칭 Semiconductor element, bulb type recess gate, ion implantation region, asymmetry

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING A SEMICONDUCTOR DEVICE

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 기판 11 : 소자 분리막10 substrate 11 device isolation film

12 : 완충 산화막 13, 18 : 감광막 패턴12: buffer oxide film 13, 18: photosensitive film pattern

15 : 이온주입영역 16 : 아모르퍼스 카본막15 ion implantation region 16: amorphous carbon film

17 : SiON막 19 : 절연막17: SiON film 19: insulating film

20 : 벌브형 트렌치20: bulb type trench

본 발명은 반도체 제조 기술에 관한 것으로, 특히 벌브형 리세스 채널 게이트(Bulb type Recess-channel Gate) 구조를 갖는 트랜지스터를 구비한 반도체 소자 의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device having a transistor having a bulb type recess channel gate structure.

반도체 소자의 고집적화로 인한 트랜지스터 사이의 간격 미세화, 즉 게이트 사이의 간격(spacing)이 더욱 좁아지면서 셀 트랜지스터의 윈도우(window) 확보 및 셀 리프레시 타임 마진(refress time margin) 확보를 위한 일환으로 트랜지스터의 유효 채널 길이를 증대시키기 위한 노력들이 활발히 진행 중에 있다. 그 중 하나가, 기판 내에 벌브(bulb) 형태로 홈을 제작한 후 그 벌브형 홈이 매립되도록 게이트 전극을 형성하는 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터 제조방법이다. As the gap between transistors becomes smaller due to the higher integration of semiconductor devices, that is, the spacing between gates becomes narrower, the transistor is effectively used as a part of securing a window of the cell transistor and securing a cell refresh time margin. Efforts to increase channel length are actively underway. One of them is a method of manufacturing a transistor having a bulb-type recess channel gate structure in which a groove is formed in a bulb in a substrate and a gate electrode is formed so that the bulb-shaped groove is buried.

이러한 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터는 유효 채널 길이를 증대시키기 위해 제안된 기존 리세스 채널 게이트 구조를 갖는 트랜지스터의 단점인 혼 효과(horn effect)에 기인한 문턱전압의 변동을 최소화할 수 있는 이점 때문에 현재 고집적화를 위한 소자에 구성되는 트랜지스터의 제조기술로 가장 주목받고 있다. Such a transistor having a bulb type recess channel gate structure can minimize the variation of the threshold voltage due to the horn effect, which is a disadvantage of the transistor having the conventional recess channel gate structure proposed to increase the effective channel length. Because of the advantages that are presently attracted the most attention as the manufacturing technology of the transistor is configured in the device for high integration.

하지만, 벌브형 리세스 채널 게이트 전극을 형성하기 위한 식각기술은 많이 제안되고 있으나, 게이트 간 거리, 즉 볼 스페이싱(ball spacing)의 충분한 마진을 형성시켜 줄 수가 없어서 인접한 게이트끼리 붙어 버리는 등의 소자에 치명적인 영향을 미치고 있다. However, many etching techniques for forming bulb-type recess channel gate electrodes have been proposed, but it is not possible to form a sufficient margin of gate spacing, that is, ball spacing, so that adjacent gates stick to each other. It has a devastating effect.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 인접한 게이트 간의 볼 스페이싱을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of increasing the ball spacing between adjacent gates, which has been proposed to solve the above problems of the prior art.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 내에 복수의 이온주입영역을 형성하는 단계와, 상기 이온주입영역과 일부가 중첩되도록 상기 기판을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 하고, 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a plurality of ion implantation regions in a substrate, and etching the substrate to partially overlap the ion implantation region to form a first trench. And forming spacers on the inner sidewalls of the first trenches, using the spacers as an etch barrier layer, and adjacent to each other at the bottom of the first trenches by using an etch rate difference between the ion implantation region and the other region. It provides a method for manufacturing a semiconductor device comprising the step of forming a second trench extended in the opposite direction.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, the same reference numerals throughout the specification represent the same components.

실시예Example

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 벌브형 리세스 채널 게이트 구조를 갖는 트랜지스터의 공정 단면도이다.1A to 1F are cross-sectional views illustrating a transistor having a bulb type recess channel gate structure, which is illustrated to explain a method of fabricating a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 내에 소자 분리막(11)을 형성한다. 이때, 소자 분리막(11)은 STI(Shallow Trench Isolation) 공정을 이용하여 HDP(High Density Plasma) 또는 SOD(Spin On Dielectric)와의 적층 구조로 형성한다. First, as shown in FIG. 1A, the device isolation layer 11 is formed in the semiconductor substrate 10. In this case, the device isolation layer 11 is formed in a stacked structure with a high density plasma (HDP) or spin on dielectric (SOD) using a shallow trench isolation (STI) process.

이어서, 기판(10) 상에 완충 산화막(12)을 형성한다. 이때, 완충 산화막(12)은 실리콘산화막(SiO2) 또는 실리콘산화막 내에 질화층이 개재된 적층 구조로 형성할 수 있다. 예컨대, 실리콘 산화막은 습식산화, 건식산화 또는 라디컬(radical) 산화공정으로 형성한다. Subsequently, a buffer oxide film 12 is formed on the substrate 10. In this case, the buffer oxide film 12 may be formed in a stacked structure in which a nitride layer is interposed in the silicon oxide film (SiO 2 ) or the silicon oxide film. For example, the silicon oxide film is formed by a wet oxidation, a dry oxidation or a radical oxidation process.

이어서, 완충 산화막(12) 상에 이온주입마스크로 기능하는 감광막 패턴(13)을 형성한다. 이때, 감광막 패턴(13)은 후속 등방성 식각(isotropic etch)을 통해 형성될 리세스 트렌치 저부의 일측부-인접한 리세스 트렌치를 기준으로 하여 볼 때는 외측부로, 볼 스페이싱의 반대측 방향-와 대응되는 부위가 개방된 구조를 가지며, 이를 통해 후속 공정을 통해 형성될 벌브형 리세스가 인접한 것끼리 대칭적으로 형성되는 것이 아니라, 비대칭적으로 형성되어 게이트 간 형성되는 거리, 즉 볼 스페이싱을 확보할 수 있다.Subsequently, a photosensitive film pattern 13 functioning as an ion implantation mask is formed on the buffer oxide film 12. At this time, the photoresist pattern 13 is an outer side of the recess trench bottom to be formed through a subsequent isotropic etch-an adjacent recess trench, and a portion corresponding to the opposite direction of the ball spacing. Has an open structure so that bulb-shaped recesses to be formed through subsequent processes are not formed symmetrically between adjacent ones, but asymmetrically formed to secure distances between gates, that is, ball spacing. .

이어서, 감광막 패턴(13)을 이온주입마스크로 이용한 이온주입공정(14)을 실 시하여 기판(10)의 내부에 이온주입영역(15)을 형성한다. 이때, 이온주입공정(14)은 n-형 또는 p-형 불순물 이온을 이용하여 실시한다. 예컨대 n-형 불순물 이온으로는 인(P) 또는 비소(As)를 사용하고, p-형 불순물 이온으로는 보론(B)을 사용한다. Subsequently, an ion implantation process 14 using the photosensitive film pattern 13 as an ion implantation mask is performed to form an ion implantation region 15 inside the substrate 10. At this time, the ion implantation step 14 is performed using n-type or p-type impurity ions. For example, phosphorus (P) or arsenic (As) is used as the n-type impurity ion, and boron (B) is used as the p-type impurity ion.

이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(13, 도 1a참조)을 제거한다. Subsequently, as illustrated in FIG. 1B, the photoresist pattern 13 (see FIG. 1A) is removed.

이어서, 완충 산화막(12) 상에 하드 마스크(hard mask)로 아모르퍼스 카본막(amorphous carbon, 16)을 형성한다. Subsequently, an amorphous carbon film 16 is formed on the buffer oxide film 12 using a hard mask.

이어서, 아모르퍼스 카본막(16) 상에 반사 방지막으로 SiON막(17)을 형성한다. Subsequently, a SiON film 17 is formed as an antireflection film on the amorphous carbon film 16.

이어서, SiON막(17) 상에 리세스 게이트 형성용 감광막 패턴(18)을 형성한다. 한편, 도 1a에 도시된 감광막 패턴(13)의 개구부는 감광막 패턴(18)의 개구부를 기준으로 양쪽으로 일정 거리-리세스 트렌치 폭 범위 내-만큼 시프트(shift)된 것과 같다.Subsequently, a recess gate forming photosensitive film pattern 18 is formed on the SiON film 17. On the other hand, the openings of the photoresist pattern 13 shown in FIG. 1A are shifted by a predetermined distance—in the recess trench width range—to both sides relative to the openings of the photoresist pattern 18.

이어서, 도 1c에 도시된 바와 같이, 감광막 패턴(18, 도 1b참조)을 식각 마스크로 이용하여 SiON막(17), 아모르퍼스 카본막(16) 및 완충 산화막(12)을 식각한다. 이로써, SiON막 패턴(17A), 아모르퍼스 카본막 패턴(16A) 및 완충 산화막 패턴(12A)이 형성된다. Subsequently, as shown in FIG. 1C, the SiON film 17, the amorphous carbon film 16, and the buffer oxide film 12 are etched using the photoresist pattern 18 (see FIG. 1B) as an etching mask. Thereby, the SiON film pattern 17A, the amorphous carbon film pattern 16A, and the buffer oxide film pattern 12A are formed.

이어서, 감광막 패턴(18)을 제거한다. 이때, SiON막 패턴(17) 또한 제거된다. Next, the photosensitive film pattern 18 is removed. At this time, the SiON film pattern 17 is also removed.

이어서, 도 1d에 도시된 바와 같이, 아모르퍼스 카본막 패턴(16A)을 식각 마스크로 이용한 식각공정을 통해 기판(10)을 일정 깊이로 식각하여 리세스 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각방식을 이용한 등방성 식각공정으로 실시한다. Subsequently, as shown in FIG. 1D, the recess 10 (not shown) is formed by etching the substrate 10 to a predetermined depth through an etching process using the amorphous carbon film pattern 16A as an etching mask. At this time, the etching process is performed by an isotropic etching process using a dry etching method.

이어서, 아모르퍼스 카본막(16A)을 제거한다. Next, the amorphous carbon film 16A is removed.

이어서, 리세스 트렌치를 포함하는 기판(10) 상부의 단차를 따라 스페이서용 절연막(19)을 형성한다. 이때, 스페이서용 절연막(19)은 산화막 계열의 물질로 형성한다. Subsequently, an insulating film 19 for spacers is formed along the stepped portion of the substrate 10 including the recess trench. At this time, the spacer insulating film 19 is formed of an oxide film-based material.

이어서, 도 1e에 도시된 바와 같이, 에치백(etch back) 공정을 실시하여 리세스 트렌치 내측벽에 스페이서(19A)를 형성한다. Subsequently, as shown in FIG. 1E, an etch back process is performed to form the spacers 19A on the inner wall of the recess trench.

이어서, 도 1f에 도시된 바와 같이, 스페이서(19A, 도 1e참조)를 식각 장벽층으로 이용한 식각공정을 통해 선택적으로 리세스 트렌치 저부의 기판(10)을 식각하여 벌브형 트렌치(20)를 형성한다. 이때, 식각공정은 습식식각공정으로 실시하며, 이때, 이미 도 1a에서 실시되는 이온주입공정(14)에 의해 기판(10) 내에 형성된 이온주입영역(15)에서 식각율이 다른 영역(이온주입영역이 형성되지 않은 영역)에 비해 높아 벌브형 트렌치(20)는 대칭적으로 형성되는 것이 아니라, 비대칭적으로 형성되어 게이트 간 형성되는 볼 스페이싱(SP)을 충분히 확보할 수 있어 게이트 간 접촉을 방지할 수 있다. Subsequently, as shown in FIG. 1F, the substrate 10 of the recess trench bottom is selectively etched through an etching process using the spacers 19A (see FIG. 1E) as an etch barrier layer to form the bulb trench 20. do. In this case, the etching process is performed by a wet etching process, in which the etching rate is different from the ion implantation region 15 formed in the substrate 10 by the ion implantation process 14 illustrated in FIG. 1A (ion implantation region). Since the bulb type trench 20 is not formed symmetrically, it is possible to secure enough ball spacing (SP) formed asymmetrically and formed between gates, thereby preventing contact between gates. Can be.

이어서, 도시되지 않았지만, 스페이서(19A)를 제거한 후 게이트 절연막(미도시) 및 게이트 전극(미도시)을 형성한다. Subsequently, although not shown, a gate insulating film (not shown) and a gate electrode (not shown) are formed after the spacer 19A is removed.

상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.As described above, although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 벌브형 리세스 게이트가 형성될 영역에 선택적으로 이온주입공정을 통해 이온주입영역을 형성하고, 이를 통해 이온주입영역과 그 외 영역 간의 식각율 차를 이용하여 벌브형 리세스 트렌치를 비대칭적으로 형성함으로써 게이트 간 형성되는 거리, 즉 볼 스페이싱 충분히 확보할 수 있다. As described above, according to the present invention, the ion implantation region is selectively formed in the region where the bulb type recess gate is to be formed through the ion implantation process, and thereby the difference in etching rate between the ion implantation region and the other region is used. By asymmetrically forming the bulb-type recess trench, the distance formed between the gates, that is, the ball spacing can be sufficiently secured.

Claims (8)

기판 내에 복수의 이온주입영역을 형성하는 단계;Forming a plurality of ion implantation regions in the substrate; 상기 이온주입영역의 일부가 중첩되도록 상기 기판을 식각하여 제1트렌치를 형성하는 단계;Etching the substrate to partially overlap the ion implantation region to form a first trench; 상기 제1 트렌치 내측벽에 스페이서를 형성하는 단계; 및Forming a spacer on the inner sidewall of the first trench; And 상기 스페이서를 식각 장벽층으로 하고, 상기 제1트렌치 하부의 상기 기판을 식각하되 상기 이온주입영역과 그 외 영역 간의 식각율 차이를 이용하여 상기 제1 트렌치의 저부에서 인접한 것끼리 서로 반대 방향으로 확장된 제2 트렌치를 형성하는 단계The spacer is used as an etch barrier layer, and the substrate under the first trench is etched, and adjacent ones at the bottom of the first trench are expanded in opposite directions by using an etch rate difference between the ion implantation region and the other region. Forming an isolated second trench 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 이온주입영역을 형성하는 단계는, Forming the ion implantation region, 상기 기판 상에 완충 산화막을 형성하는 단계; Forming a buffer oxide film on the substrate; 상기 완충 산화막 상에 인접한 것끼리 서로 반대 방향으로 상기 제1 트렌치가 형성될 영역의 일측부가 개방된 이온주입마스크를 형성하는 단계; 및Forming an ion implantation mask in which one side of the region where the first trenches are to be formed is opened on the buffer oxide layer in opposite directions; And 상기 이온주입마스크를 이용하여 불순물 이온을 주입하되, 인접한 것끼리 서로 반대 방향으로 상기 제1 트렌치가 형성될 영역의 저부에 상기 불순물 이온을 주입하는 단계Implanting impurity ions using the ion implantation mask, and implanting impurity ions into a bottom of a region where the first trenches are to be formed in a direction opposite to each other; 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 2 항에 있어서, The method of claim 2, 상기 불순물 이온은 n-형 또는 p-형 불순물 이온인 반도체 소자의 제조방법.And the impurity ions are n-type or p-type impurity ions. 제 1 항에 있어서, The method of claim 1, 상기 제1 트렌치를 형성하는 단계는, Forming the first trench, 상기 기판 상에 하드 마스크를 형성하는 단계:Forming a hard mask on the substrate: 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 단계; 및Etching the hard mask to form a hard mask pattern; And 상기 하드 마스크 패턴을 식각 마스크로 하여 상기 기판을 식각하는 단계Etching the substrate using the hard mask pattern as an etching mask 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항 또는 제 4 항에 있어서, The method according to claim 1 or 4, 상기 제1 트렌치는 상기 이온주입영역 상부에 형성된 반도체 소자의 제조방법.And the first trench is formed on the ion implantation region. 제 4 항에 있어서, The method of claim 4, wherein 상기 하드 마스크는 아모르퍼스 카본막으로 형성하는 반도체 소자의 제조방법.The hard mask is a semiconductor device manufacturing method of forming an amorphous carbon film. 제 4 항에 있어서, The method of claim 4, wherein 상기 하드 마스크를 형성하는 단계 후, 상기 하드 마스크 상부에 반사 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.And forming an anti-reflection film over the hard mask after forming the hard mask. 제 4 항에 있어서, The method of claim 4, wherein 상기 제2 트렌치를 형성하는 단계는 습식식각공정으로 실시하는 반도체 소자의 제조방법. The forming of the second trench is a method of manufacturing a semiconductor device performed by a wet etching process.
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