KR100955928B1 - Method for forming via hole of semiconductor device - Google Patents

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Abstract

본 발명은 콘택 저항을 안정화 시키고, 후속 공정에서의 금속 매립 특성을 향상시키는 반도체 소자의 비아홀 형성방법을 개시한다. 개시된 본 발명의 방법은, 알루미늄과 TiN으로 이루어진 하부금속배선이 구비된 반도체 기판을 제공하고, 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상부의 비아홀 형성 영역을 노출시키는 실리콘 스텐실 마스크를 통해 상기 층간절연막을 SR로 식각하여 측면 프로파일이 수직인 비아홀을 형성하는 단계; 및 상기 결과물을 스테이지에 올려 놓고, 상기 스테이지를 기울여준 상태에서 회전 시켜주면서, 동시에, 3D FIB로 식각하여 상기 비아홀 상부의 직경을 증가시키는 단계를 포함한다.The present invention discloses a method for forming a via hole in a semiconductor device to stabilize contact resistance and improve metal buried characteristics in subsequent processes. The disclosed method comprises the steps of providing a semiconductor substrate having a lower metal interconnection consisting of aluminum and TiN, and forming an interlayer insulating film on the substrate; Etching the interlayer dielectric layer with an SR through a silicon stencil mask exposing a via hole formation region on the interlayer dielectric layer to form a via hole having a vertical side profile; And placing the resultant on the stage, rotating the stage in a tilted state, and simultaneously increasing the diameter of the upper portion of the via hole by etching with 3D FIB.

Description

반도체 소자의 비아홀 형성방법{METHOD FOR FORMING VIA HOLE OF SEMICONDUCTOR DEVICE}Via hole formation method of semiconductor device {METHOD FOR FORMING VIA HOLE OF SEMICONDUCTOR DEVICE}

도 1은 종래의 기술에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view illustrating a method of forming a via hole in a semiconductor device according to the related art.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 공정 단면도.2A through 2C are cross-sectional views illustrating a method of forming a via hole in a semiconductor device in accordance with an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

21 : 반도체 기판 23 : 알루미늄21: semiconductor substrate 23: aluminum

25 : TiN 27 : 하부금속배선25: TiN 27: lower metal wiring

29 : 층간절연막 31 : 실리콘 스텐실 마스크29 interlayer insulating film 31 silicon stencil mask

33 : 비아홀 35 : 스테이지33: via hole 35: stage

37 : 회전축37: rotating shaft

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 안정화 시키고, 후속 공정에서의 금속 매립 특성을 향상시키기 위한 반도체 소자의 비아홀 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a via hole in a semiconductor device for stabilizing contact resistance and improving metal buried characteristics in a subsequent step.

반도체 소자의 고집적화에 따라서, 반도체 소자의 제조시 금속층을 이중 또는 다중 구조로 형성한다. 또한, 금속층간에는 절연 및 평탄화를 위하여 층간절연막이 형성되며 금속층간의 콘택은 층간절연막에 형성되는 비아홀을 통해 이루어진다.In accordance with high integration of semiconductor devices, metal layers are formed in a double or multiple structure in the manufacture of semiconductor devices. In addition, an interlayer insulating film is formed between the metal layers for insulation and planarization, and contact between the metal layers is made through via holes formed in the interlayer insulating film.

종래의 반도체 소자의 비아홀 형성방법에 대하여 도 1을 참조하여 간략하게 설명하면 다음과 같다.A via hole forming method of a conventional semiconductor device will be briefly described with reference to FIG. 1 as follows.

종래의 반도체 소자의 비아홀 형성방법은, 도 1에 도시된 바와 같이, 먼저, 하부금속배선(7)이 구비된 반도체 기판(1)을 제공한다. 그리고, 상기 기판 상에 층간절연막(9)을 형성하고, 상기 층간절연막(9) 상에 감광막을 도포, 노광 및 현상을 통해 비아홀 형성 영역(미도시)을 노출시키는 감광막 패턴(11)을 형성한다. 이 때, 상기 하부금속배선(7)은 알루미늄(3)과 TiN(5)의 적층으로 이루어지고, 상기 층간절연막(9)으로서 SOG(Spin On Glass)를 사용한다. 이어, 상기 감광막 패턴(11)을 식각 장벽으로 하여 상기 층간절연막(9)을 식각함으로써, 상기 하부금속배선(7)의 일부를 노출시키는 비아홀(13)을 형성한다. In the conventional method of forming a via hole of a semiconductor device, as shown in FIG. 1, first, a semiconductor substrate 1 having a lower metal wiring 7 is provided. Then, an interlayer insulating film 9 is formed on the substrate, and a photosensitive film pattern 11 exposing a via hole forming region (not shown) is formed on the interlayer insulating film 9 by applying, exposing and developing a photosensitive film. . In this case, the lower metal wiring 7 is formed of a stack of aluminum 3 and TiN 5, and uses SOG (Spin On Glass) as the interlayer insulating film 9. Subsequently, the interlayer insulating layer 9 is etched using the photoresist pattern 11 as an etch barrier to form a via hole 13 exposing a portion of the lower metal wiring 7.

그리고, 도면에 도시되어 있지는 않지만, 후속 공정에서 상기 비아홀을 매립하는 텅스텐을 WF6 가스를 이용하여 증착시키는 단계를 거쳐서 텅스텐 플러그를 형성한다. 이 때, 차세대로 갈수록 홀 크기가 작아지는 문제와 플러그 손실에 대한 에스펙트 비(Aspect Ratio)의 증가를 감안해 보면, 금속 매립 특성의 향상이 보다 필요한 실정이다. 이러한 문제를 해결하기 위해 옥사이드 에치백(Oxide Etch Back) 하여 비아홀 상부의 직경을 증가시키기도 한다.Although not shown in the drawings, a tungsten plug is formed in a subsequent process by depositing tungsten for embedding the via hole using a WF6 gas. At this time, in view of the problem that the hole size decreases toward the next generation and the increase of the aspect ratio for plug loss, it is necessary to improve the metal buried characteristics. To solve this problem, oxide etch back may be used to increase the diameter of the upper portion of the via hole.

그러나, 종래의 기술에서는 상기 층간절연막의 식각시, 식각 선택비 부족으로 상기 TiN의 손실이 생겨서 상기 TiN의 균일성이 떨어지며, 상기 TiN의 일부 지역에는 과도 식각으로 인해 펀치(Punch)가 발생될 수도 있다. 이에, 후속 공정에서의 텅스텐 플러그 형성시 텅스텐 증착을 위해 사용하는 가스와 상기 TiN의 하부층인 알루미늄의 반응으로 AlxFy 라는 부산물이 형성되어 콘택 저항을 높이는 문제점이 발생된다. 또한, 비아홀 상부의 직경을 증가시키기 위한 에치백 공정을 실시할 때에도, 역시, TiN의 손실을 유발할 수 있는 문제점이 발생된다.However, in the related art, when the interlayer insulating layer is etched, the TiN is lost due to lack of an etching selectivity, and thus the uniformity of the TiN is reduced. In some regions of the TiN, a punch may be generated due to excessive etching. have. As a result, a by-product of AlxFy is formed by reacting a gas used for tungsten deposition and aluminum, which is a lower layer of TiN, in forming a tungsten plug in a subsequent process, thereby increasing a contact resistance. In addition, even when performing an etch back process for increasing the diameter of the upper portion of the via hole, there is a problem that may cause loss of TiN.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 소자의 비아홀 형성시, 상기 층간절연막을 감광막의 사용없이 식각하여 TiN의 손실을 최소화 시킴으로써, 콘택 저항을 안정화 시키고, 또한, TiN의 손실없이 비아홀 상부의 직경을 증가시킴으로써, 후속 공정에서의 금속 매립 특성을 향상시킬 수 있는 반도체 소자의 비아홀 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and when forming the via hole of the semiconductor device, by minimizing the loss of TiN by etching the interlayer insulating film without the use of a photosensitive film, to stabilize the contact resistance, and further, TiN It is an object of the present invention to provide a method for forming a via hole in a semiconductor device, by increasing the diameter of an upper portion of a via hole without loss of s, thereby improving the metal filling property in a subsequent process.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비아홀 형성방법은, 알루미늄과 TiN으로 이루어진 하부금속배선이 구비된 반도체 기판을 제공하고, 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상부의 비아홀 형성 영역을 노출시키는 실리콘 스텐실 마스크를 통해 상기 층간절연막을 SR로 식각하여 측면 프로파일이 수직인 비아홀을 형성하는 단계; 및 상기 결과물을 스테이 지에 올려 놓고, 상기 스테이지를 기울여준 상태에서 회전 시켜주면서, 동시에, 3D FIB로 식각하여 상기 비아홀 상부의 직경을 증가시키는 단계를 포함한다.A method of forming a via hole of a semiconductor device of the present invention for achieving the above object comprises the steps of: providing a semiconductor substrate having a lower metal wiring made of aluminum and TiN, and forming an interlayer insulating film on the substrate; Etching the interlayer dielectric layer with an SR through a silicon stencil mask exposing a via hole formation region on the interlayer dielectric layer to form a via hole having a vertical side profile; And placing the resultant on the stage, rotating the stage while tilting the stage, and simultaneously increasing the diameter of the upper portion of the via hole by etching with 3D FIB.

여기서, 상기 층간절연막을 형성하는 단계는, 상기 층간절연막으로 유기물질을 포함하는 SOG, 또는, 유기물질을 불포함하는 SOG를 사용하고, 저유전율 물질을 사용해도 된다. 그리고, 상기 층간절연막을 SR로 식각하는 단계는, 상온에서 연질X선 영역의 SR로 식각하고, 저장링 전자에너지는 1GeV로, 저장링 빔전류는 30 ~ 100 mA로, SR 빔의 포톤에너지 분포는 50 ~ 1000eV로 하며, SR의 도우즈량으로 층간절연막의 식각 깊이를 조절한다. 또한, 상기 스테이지는 40 ~ 60도 기울여준다.In the forming of the interlayer insulating film, SOG containing an organic material or SOG containing no organic material may be used as the interlayer insulating film, and a low dielectric constant material may be used. In the etching of the interlayer dielectric layer with SR, etching is performed with SR in the soft X-ray region at room temperature, the storage ring electron energy is 1GeV, the storage ring beam current is 30 to 100 mA, and the photon energy distribution of the SR beam. Is 50 ~ 1000eV, and the etching depth of the interlayer insulating film is controlled by the dose of SR. In addition, the stage tilts 40 to 60 degrees.

본 발명에 따르면, 상기 층간절연막을 감광막의 사용없이 SR로 식각하여 측면 프로파일이 수직인 비아홀을 형성하고, 이 때, TiN의 손실을 최소화 시킴으로써, 콘택 저항을 안정화 시킬 수 있다. 그리고, 상기 측면 프로파일이 수직인 비아홀을 올려 놓은 스테이지를 40 ~ 60도 기울여준 상태에서 회전 시켜주면서, 상기 비아홀 상부를 3D FIB로 식각하여 TiN의 손실없이 상기 비아홀 상부의 직경을 증가시킴으로써, 후속 공정에서의 금속 매립 특성을 향상시킬 수 있다.According to the present invention, the interlayer insulating layer is etched with SR without using a photosensitive layer to form a via hole having a vertical side profile, and at this time, the contact resistance can be stabilized by minimizing the loss of TiN. In addition, by rotating the stage on which the side profile is vertically mounted, the via hole is inclined at 40 to 60 degrees, and the upper part of the via hole is etched with 3D FIB to increase the diameter of the upper part of the via hole without losing TiN. It is possible to improve the metal embedding characteristics.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 각 공정별 단면도이다.2A to 2C are cross-sectional views of respective processes for describing a method of forming a via hole in a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 하부금속배선(27)이 구비된 반도체 기판(21)을 제공한다. 그리고, 상기 기판 상에 층간절연막(29)을 형성한다. 이 때, 상기 하부금속배선(27)은 알루미늄(23)과 TiN(25)의 적층으로 이루어지고, 상기 층간절연막(29)으로서 SOG를 사용한다. 상기 SOG에는 유기물질이 불포함된 SOG(SOG Without Organic Content)와 유기물질이 포함된 SOG(SOG With Organic Content)가 있는데, 둘 중 어느쪽을 도포해도 상관은 없다. 다만, 후속 공정에서 SR(Synchrotron Radiation)로 상기 층간절연막(27)을 식각하는데, 이 때, 유기물질이 불포함된 SOG에 비해 유기물질이 포함된 SOG의 식각 속도가 더 빠르다. 여기서, 유기물질이 불포함된 SOG의 사용시에는 SR의 도우즈량을 높이면 식각 속도를 증가시킬 수 있다. 또한, 상기 층간절연막(27)으로서 저유전율 물질을 사용하면 더 좋은 특성을 얻을 수 있다.In the method of forming a via hole of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a semiconductor substrate 21 having a lower metal wiring 27 is provided. Then, an interlayer insulating film 29 is formed on the substrate. At this time, the lower metal wiring 27 is made of a lamination of aluminum 23 and TiN 25, and SOG is used as the interlayer insulating film 29. The SOG includes SOG Without Organic Content (SOG) and SOG With Organic Content (SOG) including organic material, which may be applied to either of them. However, in the subsequent process, the interlayer insulating layer 27 is etched by SR (Synchrotron Radiation), where the etching speed of the SOG containing the organic material is faster than that of the SOG containing the organic material. In this case, when using the SOG containing no organic substance, the etching rate may be increased by increasing the dose of SR. Further, when a low dielectric constant material is used as the interlayer insulating film 27, better characteristics can be obtained.

다음으로, 도 2b에 도시된 바와 같이, 상기 층간절연막(29) 상부의 비아홀 형성 영역(미도시)을 노출시키는 실리콘 스텐실 마스크(Silicon Stencil Mask)(31)를 통해 상온에서 연질X선(Soft X-Ray) 영역의 SR로 직접적으로 식각한다. 상기 SR 이용시, 저장링 전자에너지(Storage Ring Electron Energy)는 1GeV로, 저장링 빔전류(Storage Ring Beam Current)는 30 ~ 100 mA로, SR 빔의 포톤에너지 분포(Photon Energy Distribution)는 50 ~ 1000eV로 한다. 여기서, 상기 층간절연막의 식각 메카니즘은 상기 유기물질이 포함된 SOG의 사용시 주로 SiO와 산소 탈착(Desorption)이고, 상기 유기물질이 불포함된 SOG의 사용시 주로 SiO 탈착이다. 또한, 식각 깊이는 SR의 도우즈량을 높이면 증가하기 때문에 SR의 도우즈량으로 식각 깊이를 조절한다. 이로써, 측면 프로파일(Profile)이 수직인 비아홀(33)을 형성한다. Next, as shown in FIG. 2B, a soft X-ray (Soft X) at room temperature through a silicon stencil mask 31 exposing a via hole forming region (not shown) on the interlayer insulating layer 29. -Ray) is directly etched into the SR of the region. When using the SR, the storage ring electron energy is 1GeV, the storage ring beam current is 30 to 100 mA, and the photon energy distribution of the SR beam is 50 to 1000 eV. Shall be. Here, the etching mechanism of the interlayer insulating film is mainly desorption of SiO and oxygen when the SOG containing the organic material is used, and mainly SiO desorption when the SOG containing the organic material is used. In addition, since the etching depth is increased by increasing the dose of SR, the etching depth is controlled by the dose of SR. As a result, a via hole 33 having a vertical profile is formed.                     

그리고 나서, 도 2c에 도시된 바와 같이, 상기 하부금속배선(27)과 측면 프로파일이 수직인 비아홀(33)을 갖는 층간절연막(29)을 포함한 기판(21)을 스테이지(35)에 올려놓고, 상기 스테이지(35)를 40 ~ 60도 기울여준 상태에서, 상기 스테이지(35)를 회전시켜주는 회전축(37)을 가동시키면서, 동시에, 상기 비아홀(33) 상부 주변의 층간절연막(29)을 이온빔의 직진성이 뛰어난 3D FIB(Focused Ion Beam)로 식각한다. 그러면, 상기 비아홀(33) 상부 주변의 층간절연막(29)이 균일하게 손실되어 상기 비아홀(33) 상부의 직경이 증가한다. 이 때, 스테이지 틸트(Stage Tilt) 효과로 상기 TiN(25)에는 이온빔의 영향이 미치지 않기 때문에, 상기 TiN(25)의 손실은 생기지 않는다. Subsequently, as shown in FIG. 2C, the substrate 21 including the interlayer dielectric layer 29 having the via hole 33 perpendicular to the lower metal wiring 27 and the side profile is placed on the stage 35. While tilting the stage 35 to 40 to 60 degrees, while operating the rotary shaft 37 for rotating the stage 35, at the same time, the interlayer insulating film 29 around the upper portion of the via hole 33 of the ion beam It is etched with 3D Focused Ion Beam (FIB) with excellent straightness. As a result, the interlayer insulating layer 29 around the upper portion of the via hole 33 is uniformly lost to increase the diameter of the upper portion of the via hole 33. At this time, since the influence of the ion beam does not affect the TiN 25 due to the stage tilt effect, the loss of the TiN 25 does not occur.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 상기 층간절연막을 감광막의 사용없이, SR로 식각하여 측면 프로파일이 수직인 비아홀을 형성하고, 이 때, TiN의 손실을 최소화 시킴으로써, 콘택 저항을 안정화 시킬 수 있다. 그리고, 상기 측면 프로파일이 수직인 비아홀이 형성된 기판을 올려 놓은 스테이지를 40 ~ 60도 기울여준 상태에서 회전 시켜주면서, 상기 비아홀 상부를 3D FIB로 식각하여 TiN의 손실없이 상기 비아홀 상부의 직경을 증가시킴으로써, 후속 공정에서의 금속 매립 특성을 향상시킬 수 있다.In the semiconductor device manufactured according to the above process, the interlayer insulating film is etched with SR without using a photosensitive film to form a via hole having a vertical side profile, and at this time, by minimizing the loss of TiN, the contact resistance Can be stabilized. In addition, while rotating the stage on which the substrate having the via hole vertically formed with the side profile is inclined at 40 to 60 degrees, the upper part of the via hole is etched with 3D FIB to increase the diameter of the upper part of the via hole without losing TiN. In this case, the metal filling property in the subsequent step can be improved.

이상에서와 같이, 본 발명은 반도체 소자의 비아홀 형성시 층간절연막을 감광막의 사용없이, TiN에 대한 선택비가 높은 SR로 직접적으로 식각하여 측면 프로파일이 수직인 비아홀을 형성하고, 이 때, TiN의 손실을 최소화 시킨다. 이에, 종래에 감광막 선택비를 고려해야 하는 부담도 줄일 수 있고, 후속 공정에서의 플러 그 형성을 위한 텅스텐 증착시 사용하는 가스와 TiN의 하부층인 알루미늄과의 반응으로 형성되어 콘택 저항을 높이는 부산물의 생성을 방지함으로써, 콘택 저항을 안정화 시킬 수 있다. 또한, 상기 측면 프로파일이 수직인 비아홀이 형성된 기판을 올려 놓은 스테이지를 40 ~ 60도 기울여준 상태에서 상기 스테이지를 회전 시켜주는 회전축을 가동 시켜주면서, 상기 비아홀 상부를 3D FIB로 식각하여 TiN의 손실없이 비아홀 상부의 직경을 증가시킴으로써, 후속 공정에서의 금속 매립 특성을 향상시킬 수 있다.As described above, in the present invention, when the via hole of the semiconductor device is formed, the interlayer insulating film is directly etched with SR having a high selectivity to TiN without using a photoresist film to form a via hole having a vertical side profile. Minimize Therefore, the burden of considering the photoresist selectivity in the related art can be reduced, and a by-product formed by reacting a gas used in depositing tungsten for forming a plug in a subsequent process with aluminum, which is a lower layer of TiN, increases contact resistance. By preventing the contact resistance, the contact resistance can be stabilized. In addition, while operating the rotary shaft for rotating the stage while tilting the stage on which the substrate on which the via profile with the vertical side profile is formed is tilted 40 to 60 degrees, the upper portion of the via hole is etched with 3D FIB without loss of TiN. By increasing the diameter of the top of the via hole, it is possible to improve the metal embedding properties in subsequent processes.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (7)

알루미늄과 TiN의 적층으로 이루어진 하부금속배선이 구비된 반도체 기판을 제공하고, 상기 기판 상에 층간절연막을 형성하는 단계;Providing a semiconductor substrate having a lower metal interconnection formed of a stack of aluminum and TiN, and forming an interlayer insulating film on the substrate; 상기 층간절연막 상부의 비아홀 형성 영역을 노출시키는 실리콘 스텐실 마스크를 통해 상기 층간절연막을 SR로 식각하여 측면 프로파일이 수직인 비아홀을 형성하는 단계; 및Etching the interlayer dielectric layer with an SR through a silicon stencil mask exposing a via hole formation region on the interlayer dielectric layer to form a via hole having a vertical side profile; And 상기 하부금속배선과 비아홀을 갖는 층간절연막을 포함한 기판을 스테이지에 올려놓고, 상기 스테이지를 기울여준 상태에서 회전시켜주면서, 동시에, 3D FIB로 상기 비아홀 상부 주변의 층간절연막을 식각하여 상기 비아홀 상부의 직경을 증가시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The substrate including the interlayer insulating film having the lower metal wiring and the via hole is placed on the stage, rotated while the stage is tilted, and at the same time, the interlayer insulating film around the upper part of the via hole is etched by 3D FIB to diameter of the upper part of the via hole. Via hole forming method of a semiconductor device comprising the step of increasing. 제 1항에 있어서, 상기 층간절연막을 형성하는 단계는, 상기 층간절연막으로 유기물질을 포함하는 SOG, 또는, 유기물질을 불포함하는 SOG를 사용하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the forming of the interlayer insulating layer comprises using an SOG containing an organic material or an SOG containing no organic material as the interlayer insulating film. 제 1항에 있어서, 상기 층간절연막을 형성하는 단계는, 상기 층간절연막으로 저유전율 물질을 사용하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the forming of the interlayer dielectric layer comprises using a low dielectric constant material as the interlayer dielectric layer. 제 1항에 있어서, 상기 층간절연막을 SR로 식각하는 단계는, 상온에서 연질X선 영역의 SR로 식각하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the etching of the interlayer dielectric layer with an SR comprises etching the SR with a soft X-ray region at room temperature. 제 1항에 있어서, 상기 층간절연막을 SR로 식각하는 단계는, 저장링 전자에너지는 1GeV로, 저장링 빔전류는 30 ~ 100 mA로, SR 빔의 포톤에너지 분포는 50 ~ 1000eV로 하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the etching of the interlayer dielectric layer with an SR comprises a storage ring electron energy of 1 GeV, a storage ring beam current of 30 to 100 mA, and a photon energy distribution of an SR beam of 50 to 1000 eV. Via hole forming method of a semiconductor device. 제 1항에 있어서, 상기 층간절연막을 SR로 식각하는 단계는, SR의 도우즈량으로 층간절연막의 식각 깊이를 조절하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the etching of the interlayer dielectric layer with an SR comprises controlling an etching depth of the interlayer dielectric layer by an amount of SR dose. 제 1항에 있어서, 상기 스테이지는 40 ~ 60도 기울여주는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.The method of claim 1, wherein the stage is inclined 40 to 60 degrees.
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