KR100955832B1 - Method for manufacturing inter metal dielectric layer of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와, 패터닝한 금속 배선에 열을 가하여 팽창시키는 단계와, 팽창시킨 금속 배선 사이에 층간 절연막을 형성하는 단계를 포함하며, 층간 절연막의 형성이전에 예열을 통해 금속 배선을 팽창시킨 상태에서 절연막을 형성함으로써, 금속 배선의 팽창 및 수축에 의해 층간 절연막에 가해지는 스트레스의 감소를 통해 절연막의 손상을 방지하여 고순도의 필름에 의해 소자의 수율과 신뢰성이 향상되는 이점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, the method comprising: forming a metal wiring on a lower layer, and then patterning the same; And forming an insulating film in a state in which the metal wiring is expanded through preheating before formation of the interlayer insulating film, thereby preventing damage to the insulating film by reducing stress applied to the interlayer insulating film by expansion and contraction of the metal wiring. Therefore, there is an advantage that the yield and reliability of the device is improved by the high purity film.

층간 절연막, 금속 배선 팽창, 금속 배선 수축, 예열 Interlayer insulation film, metal wiring expansion, metal wiring shrinkage, preheating

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR MANUFACTURING INTER METAL DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING INTER METAL DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에 형성된 금속 배선 사이를 매립하는 층간 절연막을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming an interlayer insulating film of a semiconductor device, and more particularly, to a method of forming an interlayer insulating film filling a metal wiring formed in a semiconductor device.

반도체 장치가 고집적화됨에 따라 소자의 크기는 작아지고, 금속배선의 피치(pitch)는 감소하게 되었다. 이러한 금속배선 피치의 감소에 따라 배선저항이 증가하고 인접 배선사이에 형성되는 정전용량이 증가되어, 원하는 소자 동작 속도를 얻을 수 없는 문제가 발생하게 되었다. 이를 해결할 수 있는 방법으로서 2층 이상의 다층 배선의 적용이 필요하게 되었는데, 이와 같은 다층 배선은 배선층과 절연층(층간 절연막)을 반도체 웨이퍼 위에 번갈아 겹쳐 쌓는 구조를 가진다. 이러한 다층 배선은 교차 배선을 가능하게 하여 회로설계의 자유도, 집적도 그리고 배선 길이를 단축하여 배선이 수반하는 속도의 지연 시간을 짧게 하여 소자 동작 속도를 향상시키는 장점을 가진다.As semiconductor devices have been highly integrated, the size of devices has become smaller and the pitch of metal wirings is reduced. As the metal wiring pitch decreases, wiring resistance increases and capacitances formed between adjacent wirings increase, resulting in a problem in that a desired device operation speed cannot be obtained. As a method to solve this problem, application of two or more multilayer wirings is required, and such multilayer wiring has a structure in which a wiring layer and an insulating layer (interlayer insulating film) are alternately stacked on a semiconductor wafer. Such multi-layered wiring has the advantage of improving the device operation speed by shortening the delay time of the speed of wiring by shortening the degree of freedom of circuit design, integration degree and wiring length by enabling cross wiring.

이와 같은 다층 배선 구조는 앞서 설명한 바와 같이 배선층과 절연층을 번갈 아 쌓아 올리는 것으로 층간 절연막 등의 절연막은 우수한 스텝 커버리지(step coverage), 저유전율, 일정 영역의 스트레스(stress)(-70 ∼ -170 Mpa), 평탄화 공정의 마진(margin)을 확보하기 위한 일정 두께 등의 여러 조건을 만족하여야 한다.As described above, the multilayer wiring structure alternately stacks the wiring layer and the insulating layer. The insulating film such as the interlayer insulating film has excellent step coverage, low dielectric constant, and stress in a certain region (-70 to -170). Mpa), a certain thickness to ensure a margin of the planarization process, such as to satisfy several conditions.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도이다.1A to 1D are process diagrams illustrating a method for forming an interlayer insulating film of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판 또는 산화막 등의 하부층(11) 위에 금속 배선(12, 13, 14)을 형성한다. 금속 배선(12, 13, 14)은 알루미늄(Al)으로 형성된 금속층(13)과 티타늄막(Ti)/티타늄질화막(TiN)으로 형성된 하부 장벽금속층(12) 및 상부 장벽금속층(14)으로 구성한다. 이후, 금속층(13) 및 장벽금속층(12, 14)을 감광막 패턴을 이용하여 식각하여 금속 배선(12, 13, 14)을 패터닝한다.Referring to FIG. 1A, metal wirings 12, 13, and 14 are formed on a lower layer 11, such as a semiconductor substrate or an oxide film. The metal wires 12, 13, and 14 are composed of a metal layer 13 formed of aluminum (Al), a lower barrier metal layer 12 formed of a titanium film (Ti) / titanium nitride film (TiN), and an upper barrier metal layer 14. . Thereafter, the metal layers 13 and the barrier metal layers 12 and 14 are etched using the photoresist pattern to pattern the metal lines 12, 13 and 14.

도 1b를 참조하면, 패터닝에 의해 노출된 하부층(11)과 금속속배선(12, 13, 14) 상에 예로서 질화막을 증착하여 버퍼막(15)을 형성한다.Referring to FIG. 1B, a nitride film is deposited as an example on the lower layer 11 and metal flux wirings 12, 13, and 14 exposed by patterning to form a buffer film 15.

도 1c를 참조하면, 증착과 식각을 인시츄(in-situ)로 진행하는 고밀도 플라즈마 화학기상증착(High Density Plasma - CVD) 공정을 진행하여 층간 절연막(16)을 형성한다. 층간 절연막(16)은 예컨대 산화물(SiO2)로 이루어진다. 층간 절연막(16)의 형성을 위한 반응 가스는 수소화규소(SiH4), 산소(O2) 및 아르곤(Ar)을 포함하는 혼합가스를 사용한다.Referring to FIG. 1C, an interlayer insulating layer 16 is formed by performing a high density plasma chemical vapor deposition (CVD) process in which deposition and etching are performed in-situ. The interlayer insulating film 16 is made of, for example, oxide (SiO 2 ). The reaction gas for forming the interlayer insulating film 16 uses a mixed gas containing silicon hydride (SiH 4 ), oxygen (O 2 ), and argon (Ar).

도 2d를 참조하면, 층간 절연막(16)을 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화시킨다.Referring to FIG. 2D, the interlayer insulating film 16 is planarized by a chemical mechanical polishing (CMP) process.

금속 배선으로 주로 사용되는 알루미늄과 층간 절연막은 열팽창력이 5배 이상 차이가 난다. 즉 후속 공정에서 발생되는 열에 의해 금속 배선이 팽창과 수축되는 정도가 층간 절연막보다 훨씬 높다. 따라서 금속 배선 사이에 증착되어 있는 층간 절연막이 금속 배선의 움직임에 영향을 주게 된다. 즉 금속 배선이 팽창할 때에 층간 절연막에 의해 움직임이 제한되고, 이는 층간 절연막에게 스트레스(stress)로 작용한다. 이러한 팽창과 수축이 반복되면 결국 층간 절연막은 스트레스를 극복하지 못하고 손상되어 반도체 소자의 불량을 초래하는 문제점이 있었다.Aluminum and the interlayer insulating film, which are mainly used as metal wirings, differ in thermal expansion by more than five times. That is, the degree of expansion and contraction of the metal wiring by the heat generated in the subsequent process is much higher than that of the interlayer insulating film. Therefore, the interlayer insulating film deposited between the metal wires affects the movement of the metal wires. That is, when the metal wiring is expanded, the movement is limited by the interlayer insulating film, which acts as a stress to the interlayer insulating film. When such expansion and contraction are repeated, the interlayer insulating film may be damaged without overcoming stress, resulting in a defect of the semiconductor device.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 층간 절연막의 형성이전에 예열을 통해 금속 배선을 팽창시킨 상태에서 절연막을 형성함으로써, 금속 배선의 팽창 및 수축에 의해 층간 절연막에 가해지는 스트레스를 감소시킨다.The present invention has been proposed to solve such a problem of the prior art, by forming an insulating film in a state in which the metal wiring is inflated by preheating prior to the formation of the interlayer insulating film, which is applied to the interlayer insulating film by expansion and contraction of the metal wiring. Reduces stress

본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와, 상기 패터닝한 금속 배선에 열을 가하여 팽창시키는 단계와, 상기 팽창시킨 금속 배선 사이에 층간 절연막을 형성하는 단계를 포함한다.In the method for forming an interlayer insulating film of a semiconductor device according to the present invention, the method comprises: patterning a metal wiring on a lower layer, and then patterning, expanding and applying the heat to the patterned metal wiring, and forming an interlayer insulating film between the expanded metal wiring. Forming a step.

본 발명에 의하면, 층간 절연막의 형성이전에 예열을 통해 금속 배선을 팽창시킨 상태에서 절연막을 형성함으로써, 금속 배선의 팽창 및 수축에 의해 층간 절연막에 가해지는 스트레스를 감소시켜 절연막의 손상을 방지함으로써, 고순도의 필름을 형성하여 소자의 수율과 신뢰성이 향상되는 효과가 있다.According to the present invention, by forming the insulating film in a state in which the metal wiring is expanded by preheating before the formation of the interlayer insulating film, the stress applied to the interlayer insulating film by the expansion and contraction of the metal wiring is reduced to prevent damage to the insulating film, Forming a high purity film has the effect of improving the yield and reliability of the device.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 흐름도이다.2 is a flowchart illustrating a method of forming an interlayer insulating film of a semiconductor device according to the present invention.

도 2를 참조하면 본 발명에 의한 층간 절연막 형성 방법은, 반도체 기판 또는 산화막 등의 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계(S101)와, 패터닝한 금속 배선에 열을 가하여 1차로 팽창시키는 단계(S103)와, 1차로 팽창시킨 금속 배선 사이에 층간 절연막을 1차로 형성하는 단계(S104)와, 금속 배선을 냉각시켜 1차로 수축시키는 단계(S105)와, 1차로 수축시킨 금속 배선에 열을 가하여 2차로 팽창시키는 단계(S106)와, 2차로 팽창시킨 금속 배선 사이에 층간 절연막을 2차로 형성하는 단계(S107)와, 금속 배선을 냉각시켜 2차로 수축시키는 단계(S108)와, 2차로 수축시킨 금속 배선에 열을 가하여 3차로 팽창시키는 단계(S109)와, 3차 로 팽창시킨 금속 배선 사이에 층간 절연막을 3차로 형성하는 단계(S110)와, 1차 내지 3차에 걸쳐 형성한 층간 절연막을 평탄화하는 단계(S111)를 포함한다.Referring to FIG. 2, in the method of forming an interlayer insulating film according to the present invention, a step of forming a metal wiring on a lower layer such as a semiconductor substrate or an oxide film and patterning (S101) and expanding the patterned metal wiring by first applying heat to the patterned metal wiring (S103), forming an interlayer insulating film primarily between the first expanded metal wiring (S104), cooling the metal wiring to shrink first (S105), and heat to the first shrinked metal wiring Adding a second expansion step (S106), forming a second interlayer insulating film between the second expanded metal wiring (S107), cooling the metal wiring to shrink second (S108), and the second shrink Step (S109) of expanding the third metal wire by applying heat to the formed metal wire (S109), forming a third interlayer insulating film between the third expanded metal wire (S110), and forming the interlayer insulating film formed in the first to third order Flatten And a step (S111) to.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도이다.3A to 3F are process charts for explaining a method for forming an interlayer insulating film of a semiconductor device according to the present invention.

도 3a를 참조하면, 반도체 기판 또는 산화막 등의 하부층(201) 위에 금속 배선(202, 203, 204)을 형성한다. 금속 배선(202, 203, 204)은 알루미늄(Al)으로 형성된 금속층(203)과 티타늄막(Ti)/티타늄질화막(TiN)으로 형성된 하부 장벽금속층(202) 및 상부 장벽금속층(204)으로 구성한다. 이후, 금속층(203) 및 장벽금속층(202, 204)을 감광막 패턴을 이용하여 식각하여 금속 배선(202, 203, 204)을 패터닝한다.Referring to FIG. 3A, metal wirings 202, 203, and 204 are formed on a lower layer 201 such as a semiconductor substrate or an oxide film. The metal wires 202, 203, and 204 include a metal layer 203 formed of aluminum (Al), a lower barrier metal layer 202, and an upper barrier metal layer 204 formed of a titanium film (Ti) / titanium nitride film (TiN). . Thereafter, the metal layers 203 and the barrier metal layers 202 and 204 are etched using the photoresist pattern to pattern the metal lines 202, 203 and 204.

도 3b를 참조하면, 패터닝에 의해 노출된 하부층(201)과 금속 배선(202, 203, 204) 상에 예로서 질화막을 증착하여 버퍼막(205)을 형성한다. 버퍼막(205)은 후속의 열공정으로부터 금속 배선(202, 203, 204)을 보호하기 위한 것으로서, 설계에 따라서는 생략될 수도 있다.Referring to FIG. 3B, a nitride film is deposited as an example on the lower layer 201 and the metal wires 202, 203, and 204 exposed by patterning to form a buffer film 205. The buffer film 205 is for protecting the metal wirings 202, 203, and 204 from subsequent thermal processes, and may be omitted depending on the design.

도 3c를 참조하면, 증착과 식각을 인시츄로 진행하는 HDP-CVD 챔버 내에 버퍼막(205)까지 형성된 구조물을 인입하며, 챔버 내에 불활성 가스(예로서, 아르곤(Ar) 또는 헬륨(He) 등)를 투입하는 분위기에서 예열(preheating)을 실시한다. 이러한 예열 과정에 의해 금속 배선(202, 203, 204)은 팽창된 상태에 놓이며, 금속 배선(202, 203, 204)이 팽창된 상태에서 챔버 내에 반응 가스(예로서, 수소화규소(SiH4), 산소(O2) 및 아르곤(Ar)을 포함하는 혼합가스)를 투입하여 금속 배선(202, 203, 204) 사이에 절연막을 1차로 증착함으로써 층간 절연막 하부영역(206)을 형성한다. 물론 층간 절연막 하부영역(206)의 형성 이후에는 반응 가스의 투입을 중지한다. 여기서 1차로 증착하는 절연막의 두께는 후속의 증착 과정을 포함하여 증착하고자 하는 목표 두께의 약 1/3의 두께로 증착한다.Referring to FIG. 3C, a structure formed up to a buffer layer 205 is introduced into an HDP-CVD chamber in which deposition and etching are performed in situ, and an inert gas (eg, argon (Ar) or helium (He), etc.) is introduced into the chamber. Preheating is carried out in the atmosphere in which) is added. By this preheating process, the metal wires 202, 203, and 204 are in an expanded state, and the reaction gas (for example, silicon hydride (SiH 4 )) is placed in the chamber while the metal wires 202, 203, and 204 are expanded. , A mixed gas containing oxygen (O 2 ) and argon (Ar)) is added to form an interlayer insulating film lower region 206 by first depositing an insulating film between the metal wires 202, 203, and 204. Of course, the reaction gas is stopped after the formation of the interlayer insulating layer lower region 206. The thickness of the insulating film to be deposited first is deposited to a thickness of about one third of the target thickness to be deposited, including the subsequent deposition process.

도 3d를 참조하면, HDP-CVD 챔버에 투입하는 냉각 가스인 헬륨(He)의 양을 선행의 절연막 1차 증착 공정 조건을 기준으로 약 20% 증가시켜 챔버 내의 온도를 낮추어 선행 공정에서 팽창되었던 금속 배선(202, 203, 204)을 수축시킨다. 그리고 챔버 내에 불활성 가스(예로서, 아르곤(Ar) 또는 헬륨(He) 등)를 투입하는 분위기에서 온도를 상승시켜 예열을 실시한다. 이러한 예열 과정에 의해 금속 배선(202, 203, 204)은 팽창된 상태에 놓이며, 금속 배선(202, 203, 204)이 팽창된 상태에서 챔버 내에 반응 가스(예로서, 수소화규소(SiH4), 산소(O2) 및 아르곤(Ar)을 포함하는 혼합가스)를 투입하여 금속 배선(202, 203, 204) 사이에 절연막을 2차로 증착함으로써 층간 절연막 중간영역(207)을 형성한다. 물론 층간 절연막 중간영역(207)의 형성 이후에는 반응 가스의 투입을 중지한다. 여기서 2차로 증착하는 절연막의 두께는 선행의 1차 증착 과정을 포함하여 증착하고자 하는 목표 두께의 약 2/3의 두께로 증착한다.Referring to FIG. 3D, the amount of helium (He), a cooling gas injected into the HDP-CVD chamber, is increased by about 20% based on the conditions of the first insulating film primary deposition process to lower the temperature in the chamber, thereby expanding the metal in the preceding process. The wirings 202, 203, and 204 are contracted. The preheating is performed by raising the temperature in an atmosphere in which an inert gas (eg, argon (Ar) or helium (He), etc.) is introduced into the chamber. By this preheating process, the metal wires 202, 203, and 204 are in an expanded state, and the reaction gas (for example, silicon hydride (SiH 4 )) is placed in the chamber while the metal wires 202, 203, and 204 are expanded. , A mixed gas containing oxygen (O 2 ) and argon (Ar)) is added to form an interlayer insulating film intermediate region 207 between the metal wirings 202, 203, and 204 by secondary deposition. Of course, after the formation of the interlayer insulating film intermediate region 207, the injection of the reaction gas is stopped. Here, the thickness of the insulating film to be deposited secondly is deposited to a thickness of about 2/3 of the target thickness to be deposited, including the first primary deposition process.

도 3e를 참조하면, HDP-CVD 챔버에 투입하는 냉각 가스인 헬륨(He)의 양을 선행의 절연막 1차 증착 공정 조건을 기준으로 약 20% 증가시켜 챔버 내의 온도를 낮추어 선행 공정에서 팽창되었던 금속 배선(202, 203, 204)을 수축시킨다. 그리고 챔버 내에 불활성 가스(예로서, 아르곤(Ar) 또는 헬륨(He) 등)를 투입하는 분위기에서 예열을 실시한다. 이러한 예열 과정에 의해 금속 배선(202, 203, 204)은 팽창된 상태에 놓이며, 금속 배선(202, 203, 204)이 팽창된 상태에서 챔버 내에 반응 가스(예로서, 수소화규소(SiH4), 산소(O2) 및 아르곤(Ar)을 포함하는 혼합가스)를 투입하여 금속 배선(202, 203, 204) 사이에 절연막을 목표 두께까지 3차로 증착함으로써 층간 절연막 상부영역(208)을 형성한다. 물론 층간 절연막 상부영역(208)의 형성 이후에는 반응 가스의 투입을 중지한다. 이로써, 목표하는 두께의 층간 절연막(206, 207, 208)의 증착 공정이 완료된다.Referring to FIG. 3E, the amount of helium (He) that is a cooling gas introduced into the HDP-CVD chamber is increased by about 20% based on the conditions of the first insulating film primary deposition process to lower the temperature in the chamber to expand the metal in the previous process. The wirings 202, 203, and 204 are contracted. And preheating is performed in the atmosphere which injects inert gas (for example, argon (Ar), helium (He), etc.) into a chamber. By this preheating process, the metal wires 202, 203, and 204 are in an expanded state, and the reaction gas (for example, silicon hydride (SiH 4 )) is placed in the chamber while the metal wires 202, 203, and 204 are expanded. , A mixed gas containing oxygen (O 2 ) and argon (Ar)) is deposited to form an insulating film in the third order between the metal lines 202, 203, and 204 to a target thickness, thereby forming the interlayer insulating film upper region 208. . Of course, after the formation of the interlayer insulating film upper region 208, the injection of the reaction gas is stopped. As a result, the deposition process of the interlayer insulating films 206, 207, and 208 having a desired thickness is completed.

도 3f를 참조하면, 층간 절연막(206, 207, 208)을 화학기계적 연마(CMP) 공정으로 평탄화한다.Referring to FIG. 3F, the interlayer insulating films 206, 207, and 208 are planarized by a chemical mechanical polishing (CMP) process.

이와 같이 본 발명에 의하면 절연막 증착 과정에서 금속 배선의 팽창 및 수축을 반복하여 이러한 금속 배선 사이에 형성되는 절연막이 후속 열공정에 의한 금속 배선의 열팽창 및 수축력을 극복할 수 있는 적응적 특성을 가지며, 이로써 종래 기술과는 달리 열공정에 의해 절연막이 손상되지 않는다.As described above, according to the present invention, the insulating film formed between the metal wires by repeatedly expanding and contracting the metal wires in the insulating film deposition process has an adaptive characteristic to overcome the thermal expansion and contraction force of the metal wires by the subsequent thermal process. Thus, unlike the prior art, the insulating film is not damaged by the thermal process.

한편, 앞서 설명한 실시예에서는 바람직한 실시예에 따라 절연막을 총 3차에 걸쳐 증착하는 경우를 예로서 설명하였으나, 그 이상의 횟수로 세분하여 실시하거 나 줄여서 총 2차에 걸쳐 증착하거나 단 1회에 증착을 수행할 수도 있다. 즉 절연막의 증착이전에 예열을 통해 금속 배선을 팽창시킨 상태에서 절연막을 증착하면 금속 배선의 팽창 및 수축에 의해 절연막에 가해지는 스트레스가 감소되며, 이로써 열공정에 의한 절연막의 손상이 최소화된다.Meanwhile, in the above-described embodiment, the case in which the insulating film is deposited three times in accordance with a preferred embodiment is described as an example, but it can be carried out by subdividing the number of times more or less, or depositing the second time in total, or only once. You can also do That is, if the insulating film is deposited while the metal wiring is inflated by preheating before the deposition of the insulating film, the stress applied to the insulating film due to the expansion and contraction of the metal wiring is reduced, thereby minimizing damage to the insulating film due to the thermal process.

지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.It has been described so far limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 층간 절연막 형성 공정을 설명하기 위한 공정도,1A to 1D are process diagrams for explaining an interlayer insulating film forming process of a semiconductor device according to the prior art;

도 2는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 흐름도,2 is a flowchart illustrating a method of forming an interlayer insulating film of a semiconductor device according to the present invention;

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도.3A to 3F are process drawings for explaining a method for forming an interlayer insulating film of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

202 : 하부 장벽금속층 203 : 금속층202: lower barrier metal layer 203: metal layer

204 : 상부 장벽금속층 206 : 층간 절연막 하부영역204: upper barrier metal layer 206: lower region of interlayer insulating film

207 : 층간 절연막 중간영역 208 : 층간 절연막 상부영역207: interlayer insulating film intermediate region 208: interlayer insulating film upper region

Claims (7)

삭제delete 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와,Patterning after forming the metal wiring on the lower layer, 패터닝한 상기 금속 배선에 열을 가하여 팽창시키는 단계와,Applying heat to the patterned metal wires to expand them; 팽창시킨 상기 금속 배선의 사이에 일부 두께까지 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film to a partial thickness between the expanded metal wires; 상기 층간 절연막을 형성한 상기 금속 배선을 냉각하여 수축시키는 단계와,Cooling and shrinking the metal wiring on which the interlayer insulating film is formed; 수축시킨 상기 금속 배선에 열을 가하여 다시 팽창시키는 단계와,Applying heat to the shrunk metal wiring to expand it again; 다시 팽창시킨 상기 금속 배선의 사이에 나머지 두께까지 상기 층간 절연막을 형성하는 단계Forming the interlayer insulating film to the remaining thickness between the expanded metal wires again 를 포함하는 반도체 소자의 층간 절연막 형성 방법.Method for forming an interlayer insulating film of a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 나머지 두께까지 형성하는 단계는,Forming to the remaining thickness, 상기 나머지 두께 중에서 일부 두께의 상기 층간 절연막을 형성하는 단계와,Forming the interlayer insulating film having a partial thickness among the remaining thicknesses; 상기 수축시키는 단계와 상기 다시 팽창시키는 단계 및 상기 일부 두께까지 층간 절연막을 형성하는 단계를 설정 횟수만큼 반복하여 상기 층간 절연막을 목표 두께까지 형성하는 단계Forming the interlayer insulating film to a target thickness by repeating the contracting step, the expanding step again, and forming the interlayer insulating film up to the partial thickness by a predetermined number of times. 를 포함하는 반도체 소자의 층간 절연막 형성 방법.Method for forming an interlayer insulating film of a semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 금속 배선의 팽창과 상기 층간 절연막의 형성을 동일한 챔버 내에서 실시하는Expansion of the metal wiring and formation of the interlayer insulating film are carried out in the same chamber. 반도체 소자의 층간 절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device. 제 2 항 또는 제 3 항에 있어서,The method according to claim 2 or 3, 상기 금속 배선의 팽창 및 수축과 상기 층간 절연막의 형성을 동일한 챔버 내에서 실시하는Expansion and contraction of the metal wiring and formation of the interlayer insulating film are carried out in the same chamber. 반도체 소자의 층간 절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device. 제 2 항 또는 제 3 항에 있어서,The method according to claim 2 or 3, 상기 금속 배선의 팽창은, 증착 챔버 내에 불활성 가스를 투입하는 분위기에서 예열을 통해 실시하는Expansion of the metal wiring is carried out by preheating in an atmosphere in which an inert gas is introduced into the deposition chamber. 반도체 소자의 층간 절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device. 제 2 항 또는 제 3 항에 있어서,The method according to claim 2 or 3, 상기 금속 배선의 수축은, 증착 챔버 내에 냉각 가스를 투입하여 실시하는The contraction of the metal wiring is performed by injecting a cooling gas into the deposition chamber. 반도체 소자의 층간 절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20030043446A (en) * 2001-11-28 2003-06-02 동부전자 주식회사 Semiconductor and Manufacturing Method For The Same
KR20060038623A (en) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 Method for forming passivation film of semicondutor device
KR20060073289A (en) * 2004-12-24 2006-06-28 동부일렉트로닉스 주식회사 Method for preventing cracking in spin on glass process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030043446A (en) * 2001-11-28 2003-06-02 동부전자 주식회사 Semiconductor and Manufacturing Method For The Same
KR20060038623A (en) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 Method for forming passivation film of semicondutor device
KR100625790B1 (en) 2004-10-30 2006-09-20 주식회사 하이닉스반도체 Method for forming passivation film of semicondutor device
KR20060073289A (en) * 2004-12-24 2006-06-28 동부일렉트로닉스 주식회사 Method for preventing cracking in spin on glass process

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