KR100953054B1 - Method of forming a micro pattern in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 목표 패턴의 피치보다 2배 큰 피치의 제1 식각 마스크 패턴들 사이에 제1 식각 마스크 패턴들의 간격보다 폭이 좁은 트렌치를 형성하고, 제1 식각 마스크 패턴들 사이의 트렌치 상에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 두껍게 형성한 후 제1 및 제2 식각 마스크 패턴들로 하드 마스크막을 식각함으로써, 정렬 오차가 발생하는 것을 방지하면서 노광 장비의 해상도보다 미세한 하드 마스크 패턴을 형성할 수 있다. 또한, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 하부의 하드 마스막을 일부 식각하여 제1 식각 마스크 패턴을 형성하기 위해 사용된 반사 방지막과 포토레지스트 패턴을 제거함으로써 패턴 붕괴를 방지할 수 있다. 뿐만 아니라, 제1 식각 마스크 패턴들 사이에 트렌치를 형성함으로써 트렌치 상부에서 제2 식각 마스크 패턴들을 보다 더 두껍게 형성할 수 있다. 따라서, 식각 마스크로 사용하기에 충분한 두께로 제2 식각 마스크 패턴들을 형성할 수 있다.The present invention relates to a method of forming a fine pattern of a semiconductor device, and to form a trench having a width narrower than an interval of first etching mask patterns between first etching mask patterns having a pitch twice as large as that of a target pattern. By forming the second etch mask patterns thickly on the trench between the etch mask patterns in an automatic alignment manner, and then etching the hard mask layer with the first and second etch mask patterns, the alignment error of the exposure apparatus is prevented from occurring. The hard mask pattern finer than the resolution may be formed. In addition, during the etching process for forming the first etching mask pattern, pattern collapse may be prevented by partially etching the lower hard mask layer to remove the anti-reflection film and the photoresist pattern used to form the first etching mask pattern. In addition, by forming trenches between the first etching mask patterns, the second etching mask patterns may be formed thicker on the trench. Thus, the second etching mask patterns may be formed to a thickness sufficient to be used as the etching mask.

포토레지스트 패턴, 실리콘 함유 포토레지스트 패턴, 카본폴리머, 실리콘 함유 Barc막, 식각 공정, 미세 패턴, 플래시, 패턴 붕괴 Photoresist pattern, silicon-containing photoresist pattern, carbon polymer, silicon-containing barc film, etching process, fine pattern, flash, pattern collapse

Description

반도체 소자의 미세 패턴 형성방법{Method of forming a micro pattern in a semiconductor device}Method of forming a micro pattern in a semiconductor device

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히, 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다. The present invention relates to a method for forming a fine pattern of a semiconductor device, and more particularly to a method for forming a fine pattern of a semiconductor device capable of forming a pattern finer than the resolution of an exposure process.

소자가 고집적화 되어감에 따라 구현해야 하는 최소 선 폭의 크기는 축소화되어 가고 있다. 그러나 이러한 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다. As devices become more integrated, the minimum line width that must be implemented is shrinking. However, the development of exposure equipment for realizing the required fine line width due to the high integration of the device is not satisfied with the development of technology. In particular, when a photoresist pattern containing silicon is formed by exposing and developing a photoresist film containing silicon using existing exposure equipment, there is a limit to the resolution capability of the exposure equipment.

또한, 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위해서는 여러 가지 공정 단계가 필요하다. 구체적으로 설명하면, 미세 패턴 형성을 위한 하드 마스크 패턴을 형성하기 위해서는 여러 단계로 이루어진 마스크 형성 공정과 DEET(Double Exposure Etch Tech) 방법 또는 스페이서(spacer) 형성 공정 등을 실시해야 한다. 이와 같은 공정 방법은 전체적인 공정 단계를 증가시킬 뿐만 아니라, 소자 양산 비용을 증가시키는 원인이 된다. 또한, 패턴 사이즈가 미세해짐에 따라 패턴(예를 들어, 포토레지스트 패턴)이 기울어지거나 붕괴될 수 있다.In addition, various process steps are required to realize the fine line width required due to the high integration of the device. Specifically, in order to form a hard mask pattern for forming a fine pattern, a mask forming process consisting of several steps, a double exposure etching technique (DEET) method, or a spacer forming process should be performed. This process method not only increases the overall process step, but also causes an increase in device mass production cost. In addition, as the pattern size becomes finer, the pattern (eg, a photoresist pattern) may be inclined or collapsed.

본 발명은 목표 패턴의 피치보다 2배 큰 피치의 제1 식각 마스크 패턴들 사이에 제1 식각 마스크 패턴들의 간격보다 폭이 좁은 트렌치를 형성하고, 제1 식각 마스크 패턴들 사이의 트렌치 상에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 두껍게 형성한 후 제1 및 제2 식각 마스크 패턴들로 하드 마스크막을 식각함으로써, 정렬 오차가 발생하는 것을 방지하면서 노광 장비의 해상도보다 미세한 하드 마스크 패턴을 형성할 수 있다. 또한, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 하부의 하드 마스막을 일부 식각하여 제1 식각 마스크 패턴을 형성하기 위해 사용된 반사 방지막과 포토레지스트 패턴을 제거함으로써 패턴 붕괴를 방지할 수 있다. 뿐만 아니라, 제1 식각 마스크 패턴들 사이에 트렌치를 형성함으로써 트렌치 상부에서 제2 식각 마스크 패턴들을 보다 더 두껍게 형성할 수 있다. 따라서, 식각 마스크로 사용하기에 충분한 두께로 제2 식각 마스크 패턴들을 형성할 수 있다.According to an embodiment of the present invention, a trench having a width narrower than an interval of first etching mask patterns is formed between first etching mask patterns having a pitch twice as large as a pitch of a target pattern, and a second trench is formed on the trench between the first etching mask patterns. By etching the hard mask layer with the first and second etching mask patterns after the etching mask patterns are thickly formed by the automatic alignment method, a hard mask pattern finer than the resolution of the exposure apparatus may be formed while preventing an alignment error from occurring. . In addition, during the etching process for forming the first etching mask pattern, pattern collapse may be prevented by partially etching the lower hard mask layer to remove the anti-reflection film and the photoresist pattern used to form the first etching mask pattern. In addition, by forming trenches between the first etching mask patterns, the second etching mask patterns may be formed thicker on the trench. Thus, the second etching mask patterns may be formed to a thickness sufficient to be used as the etching mask.

본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 하드 마스크막 및 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 상부 표면 및 측벽 표면에 보조막을 형성하는 단계와, 보조막들 사이에 노출된 하드 마스크막을 식각하여 트렌치를 형성하는 단계와, 트렌치를 포함한 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다. The method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention comprises the steps of forming a first etching mask film containing a hard mask film and silicon on the semiconductor substrate, and etching the first etching mask film to form a first etching mask patterns Forming an auxiliary layer on the top and sidewall surfaces of the first etching mask patterns, etching the hard mask layer exposed between the auxiliary layers to form a trench, and forming a trench between the auxiliary layers including the trench; Forming second etching mask patterns containing silicon on the substrate; and removing an auxiliary layer between the first and second etching mask patterns.

본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 하드 마스크막 및 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 상부 표면 및 측벽 표면에 보조막을 형성하는 단계와, 보조막들 사이에 노출된 하드 마스크막을 식각하여 트렌치를 형성하는 단계와, 셀 영역에서 트렌치를 포함한 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다. According to another exemplary embodiment of the present inventive concept, a method of forming a fine pattern of a semiconductor device may include forming a first etching mask layer including a hard mask layer and silicon on a semiconductor substrate including a cell region, a select line region, and a peripheral circuit region; Etching the first etching mask layer to form first etching mask patterns, forming an auxiliary layer on the top surface and the sidewall surfaces of the first etching mask patterns, and etching the hard mask layer exposed between the auxiliary layers. Forming a trench, forming second etching mask patterns containing silicon between the auxiliary layers including the trench in the cell region, and removing the auxiliary layer between the first and second etching mask patterns. Include.

상기의 실시예에서, 제1 식각 마스크 패턴들의 피치와 제2 식각 마스크 패턴 들의 피치가 목표 패턴들의 피치보다 2배 크다. In the above embodiment, the pitch of the first etching mask patterns and the pitch of the second etching mask patterns are two times larger than the pitch of the target patterns.

상기의 실시예에서, 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께에 의해 제1 및 제2 식각 마스크 패턴의 간격이 결정된다. In the above embodiment, the gap between the first and second etching mask patterns is determined by the thickness of the auxiliary layer formed on the sidewall of the first etching mask pattern.

상기의 실시예에서, 제1 식각 마스크 패턴을 형성하기 위해 사용되는 반사 방지막 및 포토레지스트 패턴은 하드 마스크막에 트렌치를 형성하는 식각 공정 시 함께 제거될 수 있다. In the above embodiment, the anti-reflection film and the photoresist pattern used to form the first etching mask pattern may be removed together in the etching process of forming the trench in the hard mask film.

상기의 실시예에서, 제1 식각 마스크 패턴들의 피치와 제2 식각 마스크 패턴들의 피치가 셀 영역에 형성될 워드라인들의 피치보다 2배 크다. In the above embodiment, the pitch of the first etching mask patterns and the pitch of the second etching mask patterns are two times larger than the pitch of the word lines to be formed in the cell region.

상기의 실시예에서, 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께에 의해 셀 영역에 형성될 워드라인들의 간격이 결정된다. In the above embodiment, the thickness of the word lines to be formed in the cell region is determined by the thickness of the auxiliary layer formed on the sidewall of the first etching mask pattern.

상기의 실시예에서, 보조막을 형성하는 단계는, 제1 식각 마스크 패턴에 의한 단차가 유지될 수 있을 정도의 두께로 제1 식각 마스크 패턴의 표면 및 하드 마스크막의 표면에 카본 폴리머막을 형성하는 단계, 및 카본 폴리머막이 제1 식각 마스크 패턴의 상부 표면 및 측벽 표면에 잔류되도록 식각 공정을 실시하는 단계를 포함한다. In the above embodiment, the forming of the auxiliary layer may include forming a carbon polymer layer on the surface of the first etching mask pattern and the surface of the hard mask layer to a thickness such that a level difference due to the first etching mask pattern may be maintained; And performing an etching process such that the carbon polymer film remains on the top surface and the sidewall surface of the first etching mask pattern.

상기의 실시예에서, 제2 식각 마스크 패턴들을 형성하는 단계는, 제1 식각 마스크 패턴들의 측벽에 형성된 트렌치 및 보조막들 사이가 채워지도록 반도체 기판 상에 제2 식각 마스크막을 형성하는 단계와, 주변 회로 영역의 제2 식각 마스크막과 셀렉트 라인 영역에 형성될 셀렉트 라인들 사이의 제2 식각 마스크막을 제거하는 단계, 및 셀 영역의 제2 식각 마스크막이 제1 식각 마스크 패턴들 및 트렌치 의 측벽에 형성된 보조막들 사이에 잔류되도록 식각 공정을 실시하여 제2 식각 마스크 패턴을 형성하는 단계를 포함한다. In the above embodiment, the forming of the second etching mask patterns may include forming a second etching mask layer on the semiconductor substrate to fill the gaps between the trenches and the auxiliary layers formed on the sidewalls of the first etching mask patterns. Removing the second etching mask layer between the second etching mask layer in the circuit region and the select lines to be formed in the select line region, and the second etching mask layer in the cell region is formed on the sidewalls of the first etching mask patterns and the trench. And forming a second etching mask pattern by performing an etching process so as to remain between the auxiliary layers.

상기의 실시예에서, 제1 식각 마스크 패턴은 Si 함유 Barc막으로 형성되는 것이 바람직하다. In the above embodiment, the first etching mask pattern is preferably formed of a Si-containing Barc film.

상기의 실시예에서, 제2 식각 마스크 패턴은 Si 함유 Barc막 또는 Si 함유 감광막으로 형성되는 것이 바람직하다. In the above embodiment, the second etching mask pattern is preferably formed of a Si-containing Barc film or a Si-containing photosensitive film.

상기의 실시예에서, 보조막은 카본 폴리머막으로 형성할 수 있다. In the above embodiment, the auxiliary film may be formed of a carbon polymer film.

상기의 실시예에서, 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거될 수 있다. In the above embodiment, the auxiliary film may be removed by an etching process using an O 2 plasma.

상기의 실시예에서, 하드 마스크막이 카본막으로 형성될 수 있다. In the above embodiment, the hard mask film may be formed of a carbon film.

상기의 실시예에서, 제1 및 제2 식각 마스크 패턴 사이에 노출된 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 더 포함한다. The method may further include etching the hard mask layer exposed between the first and second etching mask patterns to form a hard mask pattern.

상기의 실시예에서, 보조막을 제거하는 공정과 하드 마스크막을 식각하는 공정이 동일한 챔버 내에서 연속적으로 실시될 수 있다. In the above embodiment, the process of removing the auxiliary film and the process of etching the hard mask film may be continuously performed in the same chamber.

상기의 실시예에서, 제2 식각 마스크 패턴은 보조막들의 수직한 측벽 사이에만 형성되는 것이 바람직하다. In the above embodiment, the second etching mask pattern is preferably formed only between the vertical sidewalls of the auxiliary layers.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 제1 식각 마스크 패턴들을 형성하기 위하여 실시되는 노광 공정 시 목표 패턴보다 2배 큰 피치를 갖는 포토레지스트 패턴을 형성하므로, 노광 장비의 해상도보다 미세한 패턴을 형성할 수 있다. First, since the photoresist pattern having a pitch twice as large as the target pattern is formed in the exposure process performed to form the first etching mask patterns, a pattern finer than the resolution of the exposure apparatus may be formed.

둘째, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성함으로써 정렬 오차가 발생되는 것을 방지할 수 있다. Second, by forming the second etching mask patterns in an automatic alignment method between the first etching mask patterns, it is possible to prevent an alignment error from occurring.

셋째, 제1 및 제2 식각 마스크 패턴들의 간격을 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께로 제어할 수 있다. 따라서, 제1 및 제2 식각 마스크 패턴들의 간격을 보다 정확하게 제어할 수 있다. Third, the interval between the first and second etching mask patterns may be controlled by the thickness of the auxiliary layer formed on the sidewall of the first etching mask pattern. Thus, the spacing between the first and second etch mask patterns can be more accurately controlled.

넷째, 제1 식각 마스크 패턴, 보조막 및 제2 식각 마스크 패턴을 Si 함유 Barc막이나 카본 폴리머막과 같이 투명한 막으로 형성하는 경우, 후속 노광 공정 시 오버레이 버어니어와 같은 정렬 키를 노출시키기 위한 키 오픈 공정을 생략할 수 있다. Fourth, when the first etching mask pattern, the auxiliary layer and the second etching mask pattern are formed of a transparent film such as a Si-containing Barc film or a carbon polymer film, a key for exposing an alignment key such as an overlay vernier in a subsequent exposure process The open process can be omitted.

다섯째, Si 함유 Barc막의 식각 공정과 카본 폴리머막의 증착 공정을 동일한 장비 내에서 진공 상태를 유지하면 연속적인 인-시투(In-situ) 방식으로 실시할 수 있으므로, 공정 조건을 안정적으로 유지할 수 있으며 공정 시간을 줄일 수 있다.Fifth, the etching process of the Si-containing Barc film and the deposition process of the carbon polymer film can be carried out in a continuous in-situ manner if the vacuum state is maintained in the same equipment, so that the process conditions can be stably maintained. You can save time.

여섯째, Si 함유 Barc막을 스핀 코팅 방식으로 형성하면 매립 특성이 향상되므로, 종횡비가 큰 미세 패턴 사이의 공간에도 보이드 없이 Si 함유 Barc막을 용이하게 형성할 수 있다.Sixth, when the Si-containing Barc film is formed by spin coating, the buried property is improved, and thus the Si-containing Barc film can be easily formed without voids even in a space between fine patterns having a large aspect ratio.

일곱째, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 반사 방지막과 포토레지스트 패턴을 제거하면, 이들을 제거하기 위한 공정 단계를 줄일 수 있으며 후속 열공정에 의해 반사 방지막과 포토레지스트 패턴이 변성되어 패턴이 붕괴하는 것을 방지할 수 있다.Seventh, if the anti-reflection film and the photoresist pattern are removed during the etching process for forming the first etching mask pattern, the process steps for removing them may be reduced, and the anti-reflection film and the photoresist pattern may be deformed by a subsequent thermal process to form a pattern. It can prevent collapse.

여덟째, 제1 식각 마스크 패턴들 사이에 트렌치를 형성하고 트렌치 상에 제2 식각 마스크 패턴들을 형성함으로써 트렌치 상부에서 제2 식각 마스크 패턴들을 보다 더 두껍게 형성할 수 있다. 따라서, 식각 마스크로 사용하기에 충분한 두께로 제2 식각 마스크 패턴들을 형성할 수 있다. 즉, 식각 공정 마진을 충분히 가질 수 있다. Eighth, the second etch mask patterns may be formed thicker on the trench by forming trenches between the first etch mask patterns and forming second etch mask patterns on the trenches. Thus, the second etching mask patterns may be formed to a thickness sufficient to be used as the etching mask. That is, the etching process may sufficiently have a margin.

이하에서 설명되는 본 발명은 라인 형태의 패턴들을 노광 장비의 해상도보다 더 미세한 간격으로 형성할 수 있는 경우를 실시예로써 설명한다. 또한, 이하에서 설명되는 본 발명의 실시예는 라인 형태의 패턴들이 일렬로 형성되는 경우를 예로써 설명하고 있으며, 플래시 메모리 소자에서 워드라인을 형성하는 공정에 적용될 수 있다. 뿐만 아니라, 드레인 셀렉트 라인 및 소오스 셀렉트 라인들을 포함하는 셀렉트 라인들과 주변 회로 영역의 게이트 패턴을 동시에 형성하는 공정에도 적용될 수 있다. 편의상 본 발명이 플래시 메모리 소자의 워드라인들을 형성하는 공정에 적용되는 경우를 예로써 설명하기로 한다. 본 발명은 주변 회로 영역의 금속 배선과 패턴 밀도가 조밀한 비트라인을 동시에 형성하는 공정에도 적용할 수 있음은 당연하다. The present invention described below will be described as an example in which a line-shaped pattern can be formed at a finer interval than the resolution of an exposure apparatus. In addition, the embodiment of the present invention described below describes a case in which line-shaped patterns are formed in a line, and may be applied to a process of forming word lines in a flash memory device. In addition, the method may be applied to a process of simultaneously forming the gate lines of the peripheral circuit region and the select lines including the drain select line and the source select lines. For convenience, a case where the present invention is applied to a process of forming word lines of a flash memory device will be described as an example. It is a matter of course that the present invention can also be applied to a process of simultaneously forming a metal wiring in a peripheral circuit region and a bit line having a dense pattern density.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위해 도시한 단면도들이다. 1A to 1I are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(101) 상에 식각 대상막(etch target layer; 103)이 형성된다. 플래시 메모리 소자에서 식각 대상막(103)은 터널 절연막(또는 게이트 절연막), 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 포함하는 적층 구조로 형성될 수 있다. 또한, 비트라인을 포함하는 금속 배선을 형성하는 경우, 식각 대상막(103)은 단일 도전막 또는 단일 금속막이 될 수 있으며, 장벽 금속층을 더 포함할 수도 있다. 두 가지 경우 모두에 본 발명이 적용될 수 있으나, 셀 영역에 워드라인을 형성하고 셀렉트 라인 영역에 드레인 셀렉트 라인과 소오스 셀렉트 라인을 형성하고 주변 회로 영역에 게이트 패턴을 형성하는 경우를 예로써 설명하기로 한다. Referring to FIG. 1A, an etch target layer 103 is formed on the semiconductor substrate 101. In the flash memory device, the etching target layer 103 may have a stacked structure including a tunnel insulating layer (or a gate insulating layer), a charge storage layer for floating gates, a dielectric layer, and a conductive layer for a control gate. In addition, when the metal line including the bit line is formed, the etching target layer 103 may be a single conductive layer or a single metal layer, and may further include a barrier metal layer. The present invention can be applied to both cases, but the word line is formed in the cell region, the drain select line and the source select line are formed in the select line region, and the gate pattern is formed in the peripheral circuit region. do.

이어서, 식각 대상막(103) 상에 하드 마스크막(105), 제1 식각 마스크막(107), 반사 방지막(109) 및 포토레지스트 패턴(111)을 형성한다. 제1 식각 마스크막(107)과 후속 공정에서 형성될 제2 식각 마스크막은 하드 마스크막(105)을 패터닝하기 위한 식각 공정 시 식각 마스크 패턴으로 사용하기 위하여 형성된다. 하드 마스크막(105)은 질화막으로 형성할 수 있으며, 아몰포스 카본막으로 형성하는 것이 바람직하다. 제1 식각 마스크막(107)은 하드 마스크막(105)과 식각 선택비가 다른 물질로 형성하며, Si 함유 Barc막으로 형성하는 것이 바람직하다. Si 함유 Barc막은 스핀 코팅 방식으로 형성할 수 있으며, 이후 큐어링을 위해 베이킹 공정을 실시하는 것이 바람직하다. 하드 마스크막(105)의 아몰포스 카본막과 제1 식각 마스크막(107)의 Si 함유 Barc(Bottom AntiReflective Coating)막은 투명한 물질이 므로 포토레지스트 패턴(111)을 형성하기 위한 노광 공정 시 스크라이브 레인(scribe lane)에 형성되는 오버레이 버니어와 같은 정렬 키(미도시)를 노출시키기 위한 키 오픈 공정을 생략할 수 있다. 제1 식각 마스크막(107)이 포토레지스트의 노광 공정 시 반사 방지 기능을 수행할 수 있다면 반사 방지막(109)은 생략 가능하다. Next, the hard mask film 105, the first etching mask film 107, the antireflection film 109, and the photoresist pattern 111 are formed on the etching target film 103. The first etching mask layer 107 and the second etching mask layer to be formed in a subsequent process are formed to be used as an etching mask pattern during an etching process for patterning the hard mask layer 105. The hard mask film 105 may be formed of a nitride film, and preferably formed of an amorphous carbon film. The first etching mask layer 107 may be formed of a material having a different etching selectivity from that of the hard mask layer 105, and may be formed of a Si-containing Barc layer. The Si-containing Barc film may be formed by spin coating, and it is preferable to perform a baking process for curing. Since the amorphous carbon film of the hard mask film 105 and the Si-containing Barc (Bottom AntiReflective Coating) film of the first etching mask film 107 are transparent materials, a scribe lane may be used during the exposure process to form the photoresist pattern 111. The key opening process for exposing an alignment key (not shown) such as an overlay vernier formed on the scribe lane may be omitted. The anti-reflection film 109 may be omitted if the first etching mask layer 107 may perform an anti-reflection function during the exposure process of the photoresist.

포토레지스트 패턴(111)은 노광 장비에서 가장 미세하게 구현될 수 있는 피치(P1)를 갖도록 형성될 수 있으며, 포토레지스트 패턴(111)의 피치(P1)를 목표 패턴(즉, 워드라인들)의 피치보다 2배 넓은 피치로 설정한다. 즉, 포토레지스트 패턴(111)은 셀 영역에서 워드라인들의 피치보다 2배 넓은 피치(P1)로 형성된다. 한편, 셀렉트 라인 영역에서는 포토레지스트 패턴(111)의 간격(D)은 드레인 셀렉트 라인들 사이의 간격 또는 소오스 셀렉트 라인들 사이의 간격이 된다. 셀렉트 라인들의 간격은 워드라인들의 간격보다 넓기 때문에 노광 장비의 해상도에 구애받지 않는다. 또한, 주변 회로 영역에서도 포토레지스트 패턴(111)의 간격이 넓기 때문에 노광 공정에 문제가 발생하지 않는다. 특히, 게이트 패턴의 폭(W)이 워드라인의 폭보다 크기 때문에, 주변 회로 영역에서는 포토레지스트 패턴(111)의 피치가 게이트 패턴의 피치와 동일하다. The photoresist pattern 111 may be formed to have a pitch P1 that can be most finely implemented in the exposure apparatus, and the pitch P1 of the photoresist pattern 111 may be formed in the target pattern (ie, word lines). Set the pitch to twice the pitch. That is, the photoresist pattern 111 is formed with a pitch P1 that is twice as wide as the pitch of word lines in the cell region. Meanwhile, in the select line region, an interval D of the photoresist pattern 111 may be an interval between drain select lines or an interval between source select lines. Since the spacing of the select lines is wider than the spacing of the word lines, it is independent of the resolution of the exposure equipment. Further, even in the peripheral circuit region, the gap between the photoresist patterns 111 is wide, so that no problem occurs in the exposure process. In particular, since the width W of the gate pattern is larger than the width of the word line, the pitch of the photoresist pattern 111 is the same as the pitch of the gate pattern in the peripheral circuit region.

도 1b를 참조하면, 포토레지스트 패턴(111)을 이용한 식각 공정으로 반사 방지막(109) 및 제1 식각 마스크막(107)을 식각하여 제1 식각 마스크 패턴(107a)을 형성한다. 포토레지스트 패턴(111)과 마찬가지로, 셀 영역에서 제1 식각 마스크 패턴(107a)은 워드라인들의 피치보다 2배 넓은 피치로 형성된다. Referring to FIG. 1B, the anti-reflection film 109 and the first etching mask film 107 are etched by an etching process using the photoresist pattern 111 to form a first etching mask pattern 107a. Like the photoresist pattern 111, the first etching mask pattern 107a is formed to have a pitch twice as wide as that of word lines in the cell region.

한편, 제1 식각 마스크 패턴(107a)을 형성한 후 포토레지스트 패턴(111) 및 반사 방지막(109)을 잔류시킨 상태에서 후속 공정을 진행할 수 있으나, 후속 열공정에 의해 포토레지스트 패턴(111) 및 반사 방지막(109)이 변성되어 패턴이 붕괴될 수 있다. 따라서, 포토레지스트 패턴(111) 및 반사 방지막(109)을 제거하는 것이 바람직하다. Meanwhile, after the first etching mask pattern 107a is formed, the subsequent process may be performed while the photoresist pattern 111 and the anti-reflection film 109 remain, but the photoresist pattern 111 and The anti-reflection film 109 may be deformed to collapse the pattern. Therefore, it is preferable to remove the photoresist pattern 111 and the anti-reflection film 109.

도 1c를 참조하면, 제1 식각 마스크 패턴(107a)에 의해 발생된 단차가 유지될 수 있을 정도의 두께로 제1 식각 마스크 패턴(107a)의 표면을 포함한 하드 마스크막(105) 상에 보조막(113)을 형성한다. 보조막(113)은 카본 폴리머(Carbon Polymer)막으로 형성하는 것이 바람직하다. 셀 영역에서 제1 식각 마스크 패턴(107a)의 측벽에 형성되는 보조막(113)의 두께는 후속 공정에서 형성될 제2 식각 마스크 패턴(도 1f의 115a)과 제1 식각 마스크 패턴(113a) 사이의 간격, 즉 목표 패턴(예를 들어, 워드라인) 사이의 간격을 결정한다. 따라서, 제1 식각 마스크 패턴(107a)의 측벽에 형성되는 보조막(113)의 두께를 워드라인들의 간격에 대응하는 두께로 제어한다. Referring to FIG. 1C, the auxiliary layer on the hard mask layer 105 including the surface of the first etching mask pattern 107a to a thickness such that the level difference generated by the first etching mask pattern 107a can be maintained. And form 113. The auxiliary film 113 is preferably formed of a carbon polymer film. The thickness of the auxiliary layer 113 formed on the sidewall of the first etching mask pattern 107a in the cell region is between the second etching mask pattern 115a of FIG. 1F and the first etching mask pattern 113a to be formed in a subsequent process. Is determined, that is, the interval between the target patterns (eg, word lines). Therefore, the thickness of the auxiliary layer 113 formed on the sidewall of the first etching mask pattern 107a is controlled to a thickness corresponding to the spacing of the word lines.

도 1d를 참조하면, 보조막(113)이 제1 식각 마스크 패턴(107a)의 측벽 및 상부 표면에만 잔류되도록 식각 공정을 실시한다. 그 결과, 제1 식각 마스크 패턴(107a)의 측벽에 형성된 보조막(113) 사이에서 하드 마스크막(105) 상에 형성된 보조막(113)의 수평부가 제거되고, 하드 마스크막(105)이 노출된다. 이때, 제1 식각 마스크 패턴(107a)의 측벽에 형성된 보조막(113)의 두께가 유지되도록 식각 공정을 실시하는 것이 바람직하다. Referring to FIG. 1D, an etching process is performed such that the auxiliary layer 113 remains only on the sidewalls and the upper surface of the first etching mask pattern 107a. As a result, the horizontal portions of the auxiliary layer 113 formed on the hard mask layer 105 are removed between the auxiliary layers 113 formed on the sidewalls of the first etching mask pattern 107a, and the hard mask layer 105 is exposed. do. In this case, it is preferable to perform an etching process such that the thickness of the auxiliary layer 113 formed on the sidewall of the first etching mask pattern 107a is maintained.

이어서, 보조막(113) 사이에서 하드 마스크막(105)의 노출된 부분을 식각하여 트렌치(T1, T2, T3)를 형성한다. 트렌치(T1, T2, T3)를 형성함에 따라, 후속 공정에서 보조막(113) 사이의 트렌치(T1) 상에 형성될 제2 식각 마스크 패턴을 보다 더 두껍게 형성할 수 있다. 구체적인 것은 후술하기로 한다. Next, the exposed portions of the hard mask layer 105 are etched between the auxiliary layers 113 to form trenches T1, T2, and T3. As the trenches T1, T2, and T3 are formed, the second etching mask pattern to be formed on the trenches T1 between the auxiliary layers 113 may be formed thicker in a subsequent process. The details will be described later.

한편, 트렌치(T1, T2, T3)를 형성하는 과정에서 보조막(113)의 상부 모서리가 식각되어 둥글게 형성된다. 이로 인해, 서로 인접한 보조막(113)의 상부 폭(CD2)이 하부 폭(또는 트렌치의 폭; CD1)보다 넓어진다. Meanwhile, in the process of forming the trenches T1, T2, and T3, the upper edge of the auxiliary layer 113 is etched to form a round shape. As a result, the upper width CD2 of the auxiliary films 113 adjacent to each other becomes wider than the lower width (or the width of the trench CD1).

도 1e를 참조하면, 트렌치(T1, T2, T3)와 보조막(113) 사이의 공간이 완전히 채워지도록 반도체 기판(101)의 전체 구조 상부에 제2 식각 마스크막(115)을 형성한다. 제2 식각 마스크막(115)은 제1 식각 마스크 패턴(107a)과 동일한 Si 함유 Barc막이나 Si 함유 감광막으로 형성할 수 있다. Si 함유 감광막은 스핀 코팅 방식으로 형성할 수 있으며, 이후 큐어링을 위해 베이킹 공정을 실시하는 것이 바람직하다. Si 함유 Barc막 뿐만 아니라 Si 함유 감광막을 스핀 코팅 방식으로 형성하면 셀 영역에서 종횡비가 큰 공간을 보이드 없이 Si 함유 감광막으로 채울 수 있다. Referring to FIG. 1E, the second etching mask layer 115 is formed on the entire structure of the semiconductor substrate 101 so that the space between the trenches T1, T2, and T3 and the auxiliary layer 113 is completely filled. The second etching mask film 115 may be formed of the same Si-containing Barc film or Si-containing photosensitive film as the first etching mask pattern 107a. The Si-containing photosensitive film may be formed by spin coating, and then, a baking process is preferably performed for curing. If not only the Si-containing Barc film but also the Si-containing photosensitive film is formed by spin coating, a space having a large aspect ratio in the cell region can be filled with the Si-containing photosensitive film without voids.

도 1f를 참조하면, 셀렉트 라인 영역에서 셀렉트 라인들 사이(드레인 셀렉트 라인들 사이 및 소오스 셀렉트 라인들 사이)와, 주변 회로 영역에 형성된 제2 식각 마스크막(115)을 제거한다. 셀 영역에 형성된 제2 식각 마스크막(115)은 그대로 잔류된다. Referring to FIG. 1F, the second etching mask layer 115 formed between the select lines (between the drain select lines and the source select lines) and the peripheral circuit region is removed in the select line region. The second etching mask layer 115 formed in the cell region is left as it is.

도 1g를 참조하면, 제2 식각 마스크막(115)이 셀 영역에서 트렌치(T1) 상부의 보조막(113) 사이에만 잔류되도록 제2 식각 마스크막(115)을 식각하여 제2 식각 마스크 패턴(115a)을 형성한다. 만일, 제2 식각 마스크 패턴(115a)이 보조막(113) 사이의 전체 공간에 형성된다면, 보조막(113) 사이에서 상부 폭이 하부 폭보다 넓기 때문에 제2 식각 마스크 패턴(115a)도 하부보다 상부가 더 넓은 폭으로 형성된다. 따라서, 제2 식각 마스크 패턴(115a)의 상부 폭과 하부 폭이 동일하게 형성되도록 하기 위하여, 제2 식각 마스크 패턴(115a)이 보조막(113)의 수직한 측벽에만 잔류되도록 제2 식각 마스크막(115)의 상부를 충분히 제거하는 것이 바람직하다. 그 결과, 제2 식각 마스크 패턴(115a)의 폭(CD3)은 수직한 보조막(113) 사이의 간격(또는 트렌치의 폭; CD1)과 동일해진다. Referring to FIG. 1G, the second etching mask layer 115 is etched so that the second etching mask layer 115 remains only between the auxiliary layers 113 on the upper portion of the trench T1 in the cell region. 115a). If the second etching mask pattern 115a is formed in the entire space between the auxiliary layers 113, the second etching mask pattern 115a is also lower than the bottom portion because the upper width is wider than the lower width between the auxiliary layers 113. The upper part is formed in a wider width. Therefore, in order to make the upper width and the lower width of the second etch mask pattern 115a the same, the second etch mask layer is formed such that the second etch mask pattern 115a remains only on vertical sidewalls of the auxiliary layer 113. It is preferable to sufficiently remove the upper portion of the 115. As a result, the width CD3 of the second etching mask pattern 115a is equal to the gap (or the width of the trench CD1) between the vertical auxiliary layers 113.

상기의 공정을 통해, 제2 식각 마스크 패턴(115a)은 제1 식각 마스크 패턴(107a)의 사이에 자동 정렬되어 형성된다. 한편, 제2 식각 마스크 패턴(115a)이 트렌치(T1) 내부에도 형성되므로, 트렌치를 형성하지 않은 경우보다 트렌치(T1)의 깊이만큼 더 두껍게 형성된다. 따라서, 후속 식각 공정 시 식각 공정이 완료되기 전에 제2 식각 마스크 패턴(115a)이 제거되는 것을 방지할 수 있으며, 그에 따라 식각 공정 조건의 마진을 충분하게 설정할 수 있다. Through the above process, the second etching mask pattern 115a is automatically aligned between the first etching mask patterns 107a. On the other hand, since the second etching mask pattern 115a is formed in the trench T1, the second etching mask pattern 115a is formed thicker than the depth of the trench T1 than when the trench is not formed. Therefore, in the subsequent etching process, the second etching mask pattern 115a may be prevented from being removed before the etching process is completed, thereby sufficiently setting the margin of the etching process condition.

제2 식각 마스크 패턴(115a)은 제1 식각 마스크 패턴(113a)과 마찬가지로 목표 패턴의 피치보다 2배 큰 피치(P2)를 갖는다. 또한, 제1 식각 마스크 패턴(107a)과 제2 식각 마스크 패턴(115a)의 간격은 제1 식각 마스크 패턴(107a)의 측벽에 형성된 보조막(113)의 두께에 의해 자동적으로 정해진다. 특히, 제1 식각 마스크 패턴(107a)의 양측벽에 형성된 보조막(113)의 두께가 균일하다면 제1 식각 마스크 패턴(107a) 사이의 중앙에 제2 식각 마스크 패턴(115a)이 자동 정렬된다. Like the first etching mask pattern 113a, the second etching mask pattern 115a has a pitch P2 that is twice as large as the pitch of the target pattern. In addition, the interval between the first etching mask pattern 107a and the second etching mask pattern 115a is automatically determined by the thickness of the auxiliary layer 113 formed on the sidewall of the first etching mask pattern 107a. In particular, if the thickness of the auxiliary layer 113 formed on both side walls of the first etching mask pattern 107a is uniform, the second etching mask pattern 115a is automatically aligned at the center between the first etching mask patterns 107a.

한편, 셀 영역에 제2 식각 마스크 패턴(115a)을 형성하기 위한 식각 공정에 의해, 셀렉트 라인 영역과 주변 회로 영역에서 노출된 보조막(113)의 일부가 함께 식각될 수 있다. 하지만, 제2 식각 마스크 패턴(115a)과 보조막(113)의 식각 선택비가 크기 때문에 보조막(113)이 완전히 제거되지 않는다. Meanwhile, a portion of the auxiliary layer 113 exposed in the select line region and the peripheral circuit region may be etched together by an etching process for forming the second etching mask pattern 115a in the cell region. However, since the etching selectivity of the second etching mask pattern 115a and the auxiliary layer 113 is large, the auxiliary layer 113 may not be completely removed.

도 1h를 참조하면, 제1 및 제2 식각 마스크 패턴들(107a 및 115a) 사이의 보조막(113)을 제거한다. 이때, 제1 식각 마스크 패턴(107a) 상부의 보조막(113)도 함께 제거된다. 셀렉트 라인 영역과 주변 회로 영역에서는 보조막(113)이 완전히 제거된다. 이로써, 셀 영역에는 워드라인들이 형성될 영역에 제1 및 제2 식각 마스크 패턴들(107a 및 115a)이 잔류되고, 셀렉트 라인 영역에는 셀렉트 라인이 형성될 영역에 제1 식각 마스크 패턴(107a)이 잔류되고, 주변 회로 영역에는 게이트 패턴이 형성될 영역에 제1 식각 마스크 패턴(107a)이 잔류된다. Referring to FIG. 1H, the auxiliary layer 113 between the first and second etching mask patterns 107a and 115a is removed. In this case, the auxiliary layer 113 on the first etching mask pattern 107a is also removed. In the select line region and the peripheral circuit region, the auxiliary layer 113 is completely removed. As a result, the first and second etching mask patterns 107a and 115a remain in the region where the word lines are to be formed, and the first etching mask pattern 107a is formed in the region where the select line is to be formed in the select line region. The first etching mask pattern 107a remains in the region where the gate pattern is to be formed in the peripheral circuit region.

보조막(113)은 O2 플라즈마를 사용하는 식각 공정으로 제거하는 것이 바람직하다. 보조막(113) 식각 시 O2가 Si 함유 감광막을 포함하는 제2 식각 마스크 패턴(115a)의 Si 성분과 반응하여 실리콘 산화물이 형성된다. 실리콘 산화물은 보조막(113) 식각 시 식각 방해 물질로 작용하여 제2 식각 마스크 패턴(115a)이 식각되는 것을 최소화할 수 있다. 마찬가지로, 보조막(113) 식각 시 O2가 Si 함유 Barc막을 포함하는 제1 식각 마스크 패턴(107a)의 Si 성분과 반응하여 실리콘 산화물이 형성된다. 실리콘 산화물은 보조막(113) 식각 시 식각 방해 물질로 작용하여 제1 식각 마스크 패턴(107a)이 식각되는 것을 최소화할 수 있다. The auxiliary layer 113 is preferably removed by an etching process using O 2 plasma. When the auxiliary layer 113 is etched, silicon oxide is formed by reacting O 2 with the Si component of the second etching mask pattern 115a including the Si-containing photosensitive film. The silicon oxide may serve as an etch stopper when the auxiliary layer 113 is etched to minimize the etching of the second etch mask pattern 115a. Similarly, when the auxiliary layer 113 is etched, silicon oxide is formed by reacting O 2 with the Si component of the first etching mask pattern 107a including the Si-containing Barc layer. The silicon oxide may act as an etch barrier material when the auxiliary layer 113 is etched to minimize the etching of the first etch mask pattern 107a.

이어서, 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용한 식각 공정으로 하드 마스크막(105)의 노출된 영역을 제거하여 하드 마스크 패턴(105a)을 형성한다. 하드 마스크막(105)이 카본막으로 형성된 경우, 보조막(113)과 하드 마스크막(105)을 연속해서 인-시투(In-Situ) 방식으로 식각할 수 있다. Subsequently, an exposed region of the hard mask layer 105 is removed by an etching process using the first and second etching mask patterns 107a and 115a to form the hard mask pattern 105a. When the hard mask film 105 is formed of a carbon film, the auxiliary film 113 and the hard mask film 105 may be continuously etched in an in-situ method.

도 1i를 참조하면, 하드 마스크 패턴(105a)을 이용한 식각 공정으로 식각 대상막(103)을 식각한다. 이후, 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 제거한다. 식각 대상막(103)을 식각하기 전에 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 먼저 제거할 수도 있다. 이로써, 셀 영역에는 워드라인 패턴(103a)이 형성되고, 셀렉트 라인 영역에는 드레인 셀렉트 라인 및 소오스 셀렉트 라인을 포함하는 셀렉트 라인 패턴(103a)이 형성되고, 주변 회로 영역에는 게이트 패턴(103a)이 형성된다. Referring to FIG. 1I, the etching target layer 103 is etched by an etching process using the hard mask pattern 105a. Thereafter, the first and second etching mask patterns 107a and 115a are removed. The first and second etching mask patterns 107a and 115a may be first removed before the etching target layer 103 is etched. As a result, a word line pattern 103a is formed in the cell region, a select line pattern 103a including a drain select line and a source select line is formed in the select line region, and a gate pattern 103a is formed in the peripheral circuit region. do.

상기에서는 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용하는 식각 공정으로 하드 마스크막(105)을 패터닝하여 하드 마스크 패턴(105a)을 형성한 후, 하드 마스크 패턴(105a)을 이용하는 식각 공정으로 식각 대상막(103)을 패터닝하였다. 하지만, 하드 마스크막(105)을 사용하지 않고 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용한 식각 공정으로 식각 대상막(103)을 직접 패터닝할 수도 있다. 이 경우, 하드 마스크막(105)의 형성 공정과 식각 공정을 생략할 수 있다.In the above, the hard mask layer 105 is patterned by the etching process using the first and second etching mask patterns 107a and 115a to form the hard mask pattern 105a, and then the etching using the hard mask pattern 105a is performed. The etching target layer 103 is patterned by the process. However, the etching target layer 103 may be directly patterned by an etching process using the first and second etching mask patterns 107a and 115a without using the hard mask layer 105. In this case, the formation process and the etching process of the hard mask film 105 can be omitted.

본 발명은 상기에서 설명한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 상기에서 설명한 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식 을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the scope of the present invention is not limited to the above-described embodiments. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art the scope of the invention, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1i는 본 발명의 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도들이다.1A to 1I are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 식각 대상막101: semiconductor substrate 103: etching target film

103a : 워드라인 패턴 103b : 셀렉트 라인 패턴103a: word line pattern 103b: select line pattern

103c : 게이트 패턴 105 : 하드 마스크막103c: Gate pattern 105: Hard mask film

105a : 하드 마스크 패턴 107 : 제1 식각 마스크막105a: hard mask pattern 107: first etching mask film

107a : 제1 식각 마스크 패턴 109 : 반사 방지막107a: first etching mask pattern 109: antireflection film

111 : 포토레지스트 패턴 113 : 보조막111: photoresist pattern 113: auxiliary film

115 : 제2 식각 마스크막 115a : 제2 식각 마스크 패턴115: second etching mask film 115a: second etching mask pattern

P1 : 제1 식각 마스크 패턴의 피치 P1 : 제1 식각 마스크 패턴의 피치P1: pitch of first etching mask pattern P1: pitch of first etching mask pattern

P3 : 하드 마스크 패턴의 피치 D : 셀렉트 라인들 사이의 거리P3: Pitch of hard mask pattern D: Distance between select lines

W : 게이트 패턴의 폭 T1, T2, T3 : 트렌치W: width of gate pattern T1, T2, T3: trench

Claims (17)

반도체 기판 상에 하드 마스크막 및 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계;Forming a first etching mask film containing a hard mask film and silicon on the semiconductor substrate; 상기 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계;Etching the first etching mask layer to form first etching mask patterns; 상기 제1 식각 마스크 패턴들의 상부 표면 및 측벽 표면에 보조막을 형성하는 단계;Forming an auxiliary layer on upper and sidewall surfaces of the first etching mask patterns; 상기 보조막들 사이에 노출된 상기 하드 마스크막을 식각하여 트렌치를 형성하는 단계;Etching the hard mask layer exposed between the auxiliary layers to form a trench; 상기 트렌치를 포함한 상기 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계; 및Forming second etching mask patterns containing silicon between the auxiliary layers including the trench; And 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.And removing the auxiliary layer between the first and second etch mask patterns. 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 하드 마스크막 및 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계;Forming a first etching mask film containing a hard mask film and silicon on a semiconductor substrate including a cell region, a select line region, and a peripheral circuit region; 상기 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계;Etching the first etching mask layer to form first etching mask patterns; 상기 제1 식각 마스크 패턴들의 상부 표면 및 측벽 표면에 보조막을 형성하는 단계;Forming an auxiliary layer on upper and sidewall surfaces of the first etching mask patterns; 상기 보조막들 사이에 노출된 상기 하드 마스크막을 식각하여 트렌치를 형성하는 단계;Etching the hard mask layer exposed between the auxiliary layers to form a trench; 상기 셀 영역에서 상기 트렌치를 포함한 상기 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계; 및Forming second etching mask patterns containing silicon between the auxiliary layers including the trenches in the cell region; And 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.And removing the auxiliary layer between the first and second etch mask patterns. 제 1 항에 있어서,The method of claim 1, 상기 제1 식각 마스크 패턴들의 피치와 상기 제2 식각 마스크 패턴들의 피치가 목표 패턴들의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the pitch of the first etching mask patterns and the pitch of the second etching mask patterns are twice as large as the pitch of target patterns. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께에 의해 상기 제1 및 제2 식각 마스크 패턴의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.The method of forming a fine pattern of a semiconductor device, wherein an interval between the first and second etching mask patterns is determined by a thickness of the auxiliary layer formed on sidewalls of the first etching mask pattern. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 마스크 패턴을 형성하기 위해 사용되는 반사 방지막 및 포토레지스트 패턴은 상기 하드 마스크막에 상기 트렌치를 형성하는 식각 공정 시 함께 제거되는 반도체 소자의 미세 패턴 형성 방법.The anti-reflection film and the photoresist pattern used to form the first etching mask pattern are removed together during the etching process of forming the trench in the hard mask film. 제 2 항에 있어서,The method of claim 2, 상기 제1 식각 마스크 패턴들의 피치와 상기 제2 식각 마스크 패턴들의 피치가 상기 셀 영역에 형성될 워드라인들의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.The method of claim 1, wherein the pitch of the first etching mask patterns and the pitch of the second etching mask patterns are twice as large as the pitch of word lines to be formed in the cell region. 제 2 항에 있어서, The method of claim 2, 상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께에 의해 상기 셀 영역에 형성될 워드라인들의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.The method of forming a fine pattern of a semiconductor device in which the spacing of word lines to be formed in the cell region is determined by the thickness of the auxiliary layer formed on sidewalls of the first etch mask pattern. 제 1 항 또는 제 2 항에 있어서, 상기 보조막을 형성하는 단계는, The method of claim 1, wherein the forming of the auxiliary layer is performed by: 상기 제1 식각 마스크 패턴에 의한 단차가 유지될 수 있을 정도의 두께로 상기 제1 식각 마스크 패턴의 표면 및 상기 하드 마스크막의 표면에 카본 폴리머막을 형성하는 단계; 및Forming a carbon polymer layer on the surface of the first etching mask pattern and the surface of the hard mask layer to a thickness such that a level difference due to the first etching mask pattern can be maintained; And 상기 카본 폴리머막이 상기 제1 식각 마스크 패턴의 상부 표면 및 상기 측벽 표면에 잔류되도록 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.And etching the carbon polymer layer so as to remain on the upper surface and the sidewall surface of the first etching mask pattern. 제 2 항에 있어서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는, The method of claim 2, wherein the forming of the second etching mask patterns comprises: 상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 트렌치 및 보조막들 사이가 채워지도록 상기 반도체 기판 상에 제2 식각 마스크막을 형성하는 단계;Forming a second etching mask layer on the semiconductor substrate to fill the gaps between the trenches and the auxiliary layers formed on sidewalls of the first etching mask patterns; 상기 주변 회로 영역의 상기 제2 식각 마스크막과 상기 셀렉트 라인 영역에 형성될 셀렉트 라인들 사이의 상기 제2 식각 마스크막을 제거하는 단계; 및Removing the second etch mask layer between the second etch mask layer in the peripheral circuit region and the select lines to be formed in the select line region; And 상기 셀 영역의 상기 제2 식각 마스크막이 상기 제1 식각 마스크 패턴들 및 상기 트렌치의 측벽에 형성된 상기 보조막들 사이에 잔류되도록 식각 공정을 실시하여 상기 제2 식각 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.Performing an etching process such that the second etching mask layer in the cell region remains between the first etching mask patterns and the auxiliary layers formed on sidewalls of the trench to form the second etching mask pattern. Method of forming a fine pattern of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 식각 마스크 패턴은 Si 함유 Barc막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.The first etching mask pattern is a fine pattern forming method of a semiconductor device formed of a Si containing Barc film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 마스크 패턴은 Si 함유 Barc막 또는 Si 함유 감광막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.The second etching mask pattern is a fine pattern forming method of a semiconductor device formed of a Si-containing Barc film or a Si-containing photosensitive film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 보조막은 카본 폴리머막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.The auxiliary layer is a fine pattern forming method of a semiconductor device formed of a carbon polymer film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거되는 반도체 소자의 미세 패턴 형성 방법.The auxiliary layer is a method of forming a fine pattern of a semiconductor device is removed by an etching process using O 2 plasma. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 하드 마스크막이 카본막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.The method of forming a fine pattern of a semiconductor device, wherein the hard mask film is formed of a carbon film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 및 제2 식각 마스크 패턴 사이에 노출된 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성 방법.And forming a hard mask pattern by etching the hard mask layer exposed between the first and second etch mask patterns. 제 15 항에 있어서,The method of claim 15, 상기 보조막을 제거하는 공정과 상기 하드 마스크막을 식각하는 공정이 동일한 챔버 내에서 연속적으로 실시되는 반도체 소자의 미세 패턴 형성 방법.The method of forming a fine pattern of a semiconductor device, wherein the step of removing the auxiliary film and the step of etching the hard mask film are continuously performed in the same chamber. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 식각 마스크 패턴은 상기 보조막들의 수직한 측벽 사이에만 형성되는 반도체 소자의 미세 패턴 형성 방법.The second etch mask pattern is formed only between the vertical sidewall of the auxiliary layer fine pattern forming method of a semiconductor device.
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