KR100949276B1 - Termination tuning circuit and semiconductor memory device including the same - Google Patents

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Abstract

본 발명은 터미네이션 조절회로 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 터미네이션 조절회로는, 적어도 하나 이상의 제어신호에 의해 결정되는 지연값으로 내부클럭을 지연시켜 출력하는 클럭조절부; 및 상기 클럭조절부의 출력클럭에 내부 터미네이션 명령을 동기화시켜 터미네이션 제어신호로 출력하는 동기화부를 포함한다.

Figure R1020080088327

도메인 크로싱, 터미네이션, 내부클럭

The present invention relates to a termination control circuit and a semiconductor memory device including the same. The termination control circuit according to the present invention includes a clock control unit for delaying and outputting an internal clock to a delay value determined by at least one control signal; And a synchronization unit outputting a termination control signal by synchronizing an internal termination command to the output clock of the clock controller.

Figure R1020080088327

Domain Crossing, Termination, Internal Clock

Description

터미네이션 조절회로 및 이를 포함하는 반도체 메모리장치{TERMINATION TUNING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}Termination control circuit and semiconductor memory device including the same {TERMINATION TUNING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 터미네이션 동작이 정확히 온/오프되게 하기 위한 터미네이션 조절회로 및 이를 포함하는 반도체 메모리장치에 관한 것이다.The present invention relates to a termination control circuit and a semiconductor memory device including the same so that the termination operation is accurately turned on and off.

반도체 메모리장치의 용량/속도가 점점 증가하고 DDR SDRAM의 등장과 함께 메모리장치의 데이터 전송속도를 더욱 빠르게 제어하기 위해 여러가지 새로운 개념이 추가되었다. 이 중에서 터미네이션(termination)단의 저항은 소자간의 신호전송을 원활히 하기 위해 필요하다.With the increasing capacity / speed of semiconductor memory devices and the advent of DDR SDRAM, several new concepts have been added to control the data transfer speed of memory devices more quickly. Among them, the termination resistance is necessary to facilitate signal transmission between the devices.

여기서 저항이 적절히 매칭되지 않을 경우 전송되는 신호가 반사되어 신호전송의 에러가 발생할 가능성이 크다. 메모리장치의 입/출력 패드를 적절한 저항값으로 터미네이션하는 터미네이션 회로가 도입되어 사용되고 있다.In this case, if the resistance is not properly matched, the transmitted signal is reflected and a signal transmission error is likely to occur. Termination circuits that terminate the input / output pads of memory devices with appropriate resistance values have been introduced and used.

터미네이션 동작은 ODT핀을 통해 입력되는 터미네이션 명령에 응답하여 이루어진다. 따라서 메모리장치의 내부에는 외부로부터 입력되는 터미네이션 명령에 의 해 터미네이션 동작의 시작과 끝을 결정하기 위한 회로들이 사용되는데 이하 이에 대하여 알아보기로 한다.Termination operation is made in response to a termination command input through the ODT pin. Therefore, circuits for determining the start and end of the termination operation by the termination command input from the outside are used in the memory device.

도 1은 종래의 반도체 메모리장치에서 터미네이션 동작의 시작과 끝을 제어하기 위한 회로들을 도시한 도면이다.1 is a diagram illustrating circuits for controlling the start and end of a termination operation in a conventional semiconductor memory device.

종래의 반도체 메모리장치는 터미네이션 동작의 시작과 끝을 제어하기 위해, 버퍼부(110), 도메인 크로싱부(120), 정렬부(130), 조절부(140)를 구비했다.The conventional semiconductor memory device includes a buffer unit 110, a domain crossing unit 120, an alignment unit 130, and an adjusting unit 140 to control the start and end of the termination operation.

버퍼부(110)는, 메모리 콘트롤러(memory controller)로부터 ODT핀을 통해 입력되는 외부 터미네이션 명령(ODTCMD)을 버퍼링한다. 외부 터미네이션 명령(ODTCMD)은 입/출력 패드를 터미네이션 시키는 터미네이션 동작의 시작과 끝을 제어하기 위해 메모리 콘트롤러로부터 입력되는 명령을 말한다.The buffer unit 110 buffers an external termination command ODTCMD input through an ODT pin from a memory controller. The external termination command (ODTCMD) refers to a command input from the memory controller to control the start and end of the termination operation for terminating the input / output pads.

도메인 크로싱부(120)는, 외부클럭(EXTCLK)의 도메인에 있는 외부 터미네이션 명령을 내부클럭(DLLCLK) 도메인의 내부 터미네이션 명령(ODTLATCH)으로 도메인 크로싱한다. 외부 터미네이션 명령(ODTCMD)을 내부 터미네이션 명령(ODTLATCH)으로 변경하면서, 카스 라이트 레이턴시(CWL: Cas Write Latency)와 같은 메모리 내부의 타이밍 파라매터도 반영한다. 도메인 크로싱부(120)의 보다 자세한 구성 및 동작에 관해서는 도면과 함께 후술하기로 한다.The domain crossing unit 120 crosses the external termination command in the domain of the external clock EXTCLK with the internal termination command ODTLATCH of the internal clock DLLCLK domain. By changing the external termination command (ODTCMD) to an internal termination command (ODTLATCH), it also reflects timing parameters in memory, such as Cas Write Latency (CWL). More detailed configuration and operation of the domain crossing unit 120 will be described later with reference to the accompanying drawings.

정렬부(130)는, 도메인 크로싱부(120)로부터 출력되는 내부 터미네이션 명령(ODTLATCH)을 다시 한번 내부클럭(DLLCLK)으로 정렬하며, 이 과정에서 내부 터미네이션 명령(ODTLATCH)에 필요한 만큼의 마진을 확보시켜 터미네이션 제어신 호(ODTEN)를 생성한다. 또한, 터미네이션 제어신호(ODTEN)로부터 마진을 더욱 확보한 신호인 예비 터미네이션 제어신호(ODTENPRE)를 생성한다. 터미네이션 제어신호( ODTEN )는 터미네이션부(150)를 온/오프하는 타이밍을 결정하기 위한 신호이며, 예비 터미네이션 제어신호(ODTENPRE)는 터미네이션부(150)의 저항값(스펙 상의 RTT)을 셋팅해주기 위한 신호이다. 잘 알려진 바와 같이, 모드 레지스터 셋팅(MRS)에 의해 터미네이션부(150)의 터미네이션 저항값(RTT)이 셋팅되는데, 예비 터미네이션 제어신호(ODTENPRE)는 터미네이션부의 저항값이 셋팅되는 시기를 결정해주는 신호이다. 따라서 예비 터미네이션 제어신호(ODTENPRE)는 터미네이션 제어신호(ODTEN)보다 먼저 인에이블되고, 나중에 디스에이블된다. 터미네이션 동작 전에 저항값이 셋팅되고 터미네이션 동작이 종료되기 까지는 셋팅된 저항값이 유지되어야 하기 때문이다.The alignment unit 130 aligns the internal termination command ODTLATCH output from the domain crossing unit 120 to the internal clock DLLCLK, and secures the necessary margin for the internal termination command ODTLATCH in this process. To generate the termination control signal (ODTEN). Also, a preliminary termination control signal ODTENPRE is generated, which is a signal further securing a margin from the termination control signal ODTEN. Termination control signal (ODTEN) is a signal for determining the timing for turning on / off the termination unit 150, a pre-termination control signal (ODTENPRE) is for now setting a resistance value (RTT on the specification) of the termination unit 150 It is a signal. As is well known, the termination resistance value (RTT) of the termination unit 150 is set by the mode register setting (MRS), and the preliminary termination control signal (ODTENPRE) is a signal that determines when the resistance value of the termination unit is set. . Therefore, the preliminary termination control signal ODTENPRE is enabled before the termination control signal ODTEN and later disabled. This is because the resistance value is set before the termination operation and the set resistance value must be maintained until the termination operation is terminated.

조절부(140)는 터미네이션 제어신호(ODTEN)의 지연값을 조절한다. 도메인 크로싱부(120), 정렬부(130) 등을 거친 터미네이션 제어신호(ODTEN)와 예비 터미네이션 제어신호(ODTENPRE)를 최종적으로 튜닝하는 곳이다. 조절부(140)전까지는 터미네이션 제어신호(ODTEN)와 예비 터미네이션 제어신호(ODTENPRE)의 타이밍 조절이 클럭을 베이스로하여 이루어지는데, 클럭 베이스의 타이밍 조절만으로는 JEDEC 스펙상의 tAON/tAOF(터미네이션 동작의 온/오프 시간)를 맞추지 못하게 되는 경우가 발생하기 때문이다. 조절부(140)는 클럭 베이스로 터미네이션 제어신호(ODTEN)와 예비 터미네이션 제어신호(ODTENPRE)의 타이밍을 조절하는 것이 아니라 어싱크(asynchronous)하게 터미네이션 제어신호(ODTEN)와 예비 터미네이션 제어신 호(ODTENPRE)의 타이밍을 조절한다.The adjusting unit 140 adjusts the delay value of the termination control signal ODTEN. The terminal finally tunes the termination control signal ODTEN and the preliminary termination control signal ODTENPRE through the domain crossing unit 120 and the alignment unit 130. Until the control unit 140, the timing control of the termination control signal ODTEN and the preliminary termination control signal ODTENPRE is performed based on the clock. Only the timing of the clock base is adjusted to tAON / tAOF (termination operation on the JEDEC specification). The reason for this is that it is impossible to meet the on / off time. The controller 140 does not adjust the timing of the termination control signal ODTEN and the preliminary termination control signal ODTENPRE based on the clock base, but asynchronously terminates the termination control signal ODTEN and the preliminary termination control signal ODTENPRE. To adjust the timing.

도면의 터미네이션부(150)는 입/출력 패드를 터미네이션시키는 터미네이션회로를 의미한다. 이러한 터미네이션부(150)는 입/출력 패드인 DQ(데이터)패드, DQS(데이터 스트로브 신호)패드, DM(데이터 마스크) 패드 등에 구비된다.Termination unit 150 in the drawing refers to the termination circuit for terminating the input / output pad. The termination unit 150 is provided on an input / output pad, a DQ (data) pad, a DQS (data strobe signal) pad, a DM (data mask) pad, and the like.

도 2는 도 1의 도메인 크로싱부(120)의 구성을 도시한 도면이다.FIG. 2 is a diagram illustrating a configuration of the domain crossing unit 120 of FIG. 1.

도메인 크로싱부(120)는, 클럭분배부(201), 레플리카 지연부(202), 내부카운터(210), 외부카운터(220), 제어부(230)를 포함한다.The domain crossing unit 120 includes a clock divider 201, a replica delay unit 202, an internal counter 210, an external counter 220, and a controller 230.

클럭분배부(201)는 지연고정루프(DLL: Delay Locked Loop)를 통해 공급되는 내부클럭(DLLCLK)을 입력받으며, 리셋신호(RST)가 해제될 때까지 클럭(DLLCLK2)의 토글링(toggling)을 막는다. 그리고 리셋신호(RST)가 해제되면 토글링되는 내부클럭(DLLCLK2)을 출력한다. 즉, DLLCLK과 DLLCLK2는 동일한 내부클럭이지만 DLLCLK2는 리셋신호(RST)의 해제시까지는 토글링하지 않으며 일정한 레벨을 유지한다는 점만이 상이하다. 리셋신호(RST)란 도메인 크로싱부(120)가 동작하지 않을 때는 인에이블되어 있다가 도메인 크로싱부(120)가 동작을 할 때 디스에이블되는 신호를 말한다. 예를 들어, 비동기(asynchronous) 모드에서는 도메인 크로싱부가 동작할 필요가 없는데, 이때는 리셋신호(RST)가 인에이블되어 도메인 크로싱 회로가 동작을 멈추고 내부의 코드값(DLLCNT<2:0>, EXTCNT<2:0>) 등이 초기화 되도록 한다.The clock divider 201 receives an internal clock DLLCLK supplied through a delay locked loop (DLL) and toggles the clock DLLCLK2 until the reset signal RST is released. To prevent. When the reset signal RST is released, the internal clock DLLCLK2 that is toggled is output. In other words, the DLLCLK and the DLLCLK2 are the same internal clocks, but the DLLCLK2 is not toggled until the reset signal RST is released. The reset signal RST is a signal that is enabled when the domain crossing unit 120 does not operate and then disabled when the domain crossing unit 120 operates. For example, in the asynchronous mode, the domain crossing unit does not need to operate. In this case, the reset signal RST is enabled to stop the domain crossing circuit, and the internal code values DLLCNT <2: 0> and EXTCNT < 2: 0>) and so on.

레플리카 지연부(202)는 내부클럭(DLLCLK2)과 외부클럭(EXTCLK) 사이에 존재하는 시간 차이를 모델링(modeling)해 놓은 블록이며, 입력되는 내부클럭(DLLCLK2) 에 외부클럭(EXTCLK)과의 시간차이를 반영해 외부클럭(EXTCLK)을 출력한다.The replica delay unit 202 is a block modeling a time difference existing between the internal clock DLLCLK2 and the external clock EXTCLK, and the time with the external clock EXTCLK is input to the internal clock DLLCLK2. The external clock (EXTCLK) is output to reflect the difference.

내부카운터(210)는 리셋신호(RST)에 의해 초기화되어 있다가, 리셋신호(RST)의 해제시점으로부터 내부클럭(DLLCKL2)을 카운트해 내부코드(DLLCNT<2:0>)를 출력한다. 내부코드(DLLCNT<2:0>)의 초기값은 카스 라이트 레이턴시(CWL: Cas Write Latency)에 따라 결정되는 초기값을 가진다. 카스 라이트 레이턴시(CWL)에 따라 외부명령의 인가시점으로부터 내부 터미네이션 동작의 개시 시점이 변하기 때문이다. 카스 라이트 레이턴시(CWL)는 그 값 자체가 동작 주파수에 따라 제한된 값을 갖도록 스펙에 규정되어 있으므로, 카스 라이트 레이턴시(CWL)에 따라 초기값이 결정된다는 것은 동작 주파수에 따라 초기값이 결정된다는 것과 동일한 의미를 가진다.The internal counter 210 is initialized by the reset signal RST, and counts the internal clock DLLCKL2 from the time when the reset signal RST is released to output the internal code DLLCNT <2: 0>. The initial value of the internal code DLLCNT <2: 0> has an initial value determined according to Cas Write Latency (CWL). This is because the start time of the internal termination operation is changed from the time of applying the external command according to the cas light latency CWL. Since the caslight latency CWL is defined in the specification so that the value itself is limited to the operating frequency, the initial value is determined according to the caslight latency CWL, which is equivalent to the initial value determined according to the operating frequency. Has meaning.

외부카운터(220) 리셋신호(RST)에 의해 초기화되어 있다가, 리셋신호(RST)의 해제시점으로부터 외부클럭(EXTCLK)을 카운트해 외부코드(EXTCNT<2:0>)를 출력한다. 외부코드(EXTCNT<2:0>)의 초기값은 0으로 설정된다.The external clock 220 is initialized by the reset signal RST, and the external clock EXTCLK is counted from the time when the reset signal RST is released to output the external code EXTCNT <2: 0>. The initial value of the external code EXTCNT <2: 0> is set to zero.

제어부(230)는, 외부 메모리 컨트롤러(Memory Controller)로부터의 명령(ODT_startp, ODT_endp, 외부 커맨드(ODTCMD)에 의해 생성되는 신호들임)에 응답하여 내부 터미네이션 명령(ODTLATCH))을 생성한다.The controller 230 generates an internal termination command (ODTLATCH) in response to the commands (ODT_startp, ODT_endp, and signals generated by the external command (ODTCMD)) from an external memory controller.

도 3은 도 2의 도메인 크로싱부(120)의 동작을 설명하기 위한 도면이다.3 is a diagram for describing an operation of the domain crossing unit 120 of FIG. 2.

리셋신호(RST)의 해제 전에 내부카운터(210)는 동작하지 아니하며, 내부코드(DLLCNT<0:2>)는 5의 초기값(상술한 바와 같이, CWL에 따라 결정됨)을 갖는다. 마찬가지로 리셋신호(RST)의 해제 전에 외부카운터(220)도 동작하지 아니하며, 외 부코드(EXTCNT<2:0>)는 0의 초기값을 갖는다. 리셋신호(RST)가 해제되면 내부카운터(210)와 외부카운터(220)가 인에이블되며, 내부클럭(DLLCLK2)도 토글링하기 시작한다. 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)을 지연시켜 생성하기 때문에 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)보다 늦게 토글링된다. 따라서 내부코드(DLLCNT<2:0>)가 먼저 카운팅되기 시작하고, 레플리카 지연부(202)의 지연값 만큼의 시간이 지난 후에 외부코드(EXTCNT<2:0>)가 카운팅되기 시작한다.The internal counter 210 does not operate before the reset signal RST is released, and the internal code DLLCNT <0: 2> has an initial value of 5 (determined according to CWL, as described above). Likewise, the external counter 220 does not operate before the reset signal RST is released, and the external code EXTCNT <2: 0> has an initial value of zero. When the reset signal RST is released, the internal counter 210 and the external counter 220 are enabled, and the internal clock DLLCLK2 also starts to toggle. Since the external clock EXTCLK is generated by delaying the internal clock DLLCLK2, the external clock EXTCLK is toggled later than the internal clock DLLCLK2. Therefore, the inner code DLLCNT <2: 0> starts counting first, and after the time equal to the delay value of the replica delay unit 202, the outer code EXTCNT <2: 0> starts counting.

그러던 중 외부 메모리 컨트롤러의 명령(ODTCMD)에 의해 생성되는 ODT_STARTP신호가 인에이블 된다. 그리고 ODT_STARTP 펄스신호의 인에이블 시점의 외부코드(EXTCNT<2:0>)가 저장된다.(도면의 경우 1이 저장) 그리고 내부코드(DLLCNT<2:0>)가 저장된 외부코드(EXTCNT<2:0>, 1)의 값과 같아질 때 ODT_DLL_STARTBP 신호가 '로우'로 인에이블 되고, 이 신호는 내부 터미네이션 명령(ODTEN)을 인에이블시킨다.Meanwhile, the ODT_STARTP signal generated by the command ODTCMD of the external memory controller is enabled. The external code (EXTCNT <2: 0>) at the time of enabling the ODT_STARTP pulse signal is stored (1 in the drawing) and the external code (EXTCNT <2) in which the internal code (DLLCNT <2: 0>) is stored. When it is equal to the value of: 0>, 1), the ODT_DLL_STARTBP signal is 'low', which enables the internal termination command (ODTEN).

내부 터미네이션 명령(ODTLATCH)의 디스에이블도 인에이블과 동일한 방식으로 된다. 외부 컨트롤러의 명령(ODTCMD)에 의해 생성되는 ODT_ENDP 신호에 의해, 그 인에이블 시점의 외부코드(EXTCNT<2:0>)를 저장하고(도면의 경우 6이 저장), 내부코드(DLLCNT<2:0>)의 값이 저장된 외부코드(EXTCNT<2:0>, 6)의 값과 동일해지면, ODT_DLL_ENDBP 신호가 '로우'로 인에이블 되고, 이 신호는 내부 터미네이션 명령(ODTLATCH)을 디스에이블 시킨다.Disabling the internal termination command (ODTLATCH) is the same as enabling. The ODT_ENDP signal generated by the command of the external controller (ODTCMD) stores the external code (EXTCNT <2: 0>) at the time of enabling (storage 6 in the drawing), and the internal code (DLLCNT <2: If the value of 0>) is equal to the value of the stored external code (EXTCNT <2: 0>, 6), the ODT_DLL_ENDBP signal is enabled as 'low', which disables the internal termination command (ODTLATCH).

도 4는 도 3의 ODT_STARTP 신호와 ODT_ENDP 신호의 이해를 돕기 위한 도면이 다.FIG. 4 is a diagram to help understand the ODT_STARTP signal and the ODT_ENDP signal of FIG. 3.

ODT_STARTP 신호와 ODT_ENDP 신호는 기본적으로 외부 터미네이션 명령에 의해 생성된다. 외부 터미네이션 명령(ODTCMD)은 셋업 홀드 조건 등을 만족할 수 있도록 외부 메모리컨트롤러로부터 인가되는 신호이며, 이는 클럭에 동기된 후 애디티브(additive) 레이턴시가 반영되어 일정시간 지연된 ODT_COM 신호를 생성한다. 그리고 ODT_COM 신호의 인에이블 시점과 디스에이블 시점에 펄스 형태의 신호인 ODT_STARTP 신호와 ODT_ENDP 신호가 각각 인에이블 된다.ODT_STARTP and ODT_ENDP signals are basically generated by an external termination command. The external termination command (ODTCMD) is a signal applied from an external memory controller to satisfy a setup hold condition. The external termination command (ODTCMD) generates an ODT_COM signal delayed for a predetermined time by adding an additive latency after synchronizing with a clock. At the time of enabling and disabling the ODT_COM signal, the ODT_STARTP signal and the ODT_ENDP signal, which are pulse signals, are enabled.

도 5는 도 1의 정렬부(130)의 구성을 도시한 도면이다.FIG. 5 is a diagram illustrating a configuration of the alignment unit 130 of FIG. 1.

정렬부(130)는 쉬프트 레지스터단(510~540)을 포함하여 구성된다. 쉬프트 레지스터단(510~540)은 내부클럭(DLLCLK)에 동기되어 내부 터미네이션 명령(ODTLATCH)을 다음 단으로 쉬프트시킨다. 쉬프트 레지스터단(520)과 쉬프트 레지스터단(530)에 저장된 신호는 오아게이트(501)에 의해 논리합되어 터미네이션 제어신호(ODTEN)로 출력된다. 따라서 터미네이션 제어신호(ODTEN)는 내부 터미네이션 명령(ODTLATCH)이 내부클럭(DLLCLK)에 의해 다시 동기화되고, 반클럭 만큼의 마진을 확보한 신호가 된다.The alignment unit 130 includes shift register stages 510 to 540. The shift register stages 510 to 540 shift the internal termination instruction ODTLATCH to the next stage in synchronization with the internal clock DLLCLK. The signals stored in the shift register stage 520 and the shift register stage 530 are logically combined by the oragate 501 and output as the termination control signal ODTEN. Accordingly, the termination control signal ODTEN is a signal in which the internal termination command ODTLATCH is synchronized again by the internal clock DLLCLK, thereby securing a margin equal to half a clock.

쉬프트 레지스터단(510)과 쉬프트 레지스터단(540)에 저장된 신호는 오아게이트(501)에 의해 논리합되어 예비 터미네이션 제어신호(ODTENPRE)가 된다. 터미네이션 제어신호(ODTEN)를 생성하기 위한 신호를 제공하는 쉬프트 레지스터단(520, 530)보다 한단씩 앞단(510)과 뒷단(540)의 신호를 이용하여 생성되므로, 예비 터미 네이션 제어신호(ODTENPRE)는 터미네이션 제어신호(ODTEN)보다 앞뒤로 0.5CLK 만큼의 마진이 더 확보된 신호가 된다.The signals stored in the shift register stage 510 and the shift register stage 540 are logically combined by the oragate 501 to become a preliminary termination control signal ODTENPRE. Since the signal is generated by using the signals of the front end 510 and the rear end 540 step by step than the shift register stages 520 and 530 which provide a signal for generating the termination control signal ODTEN, the preliminary termination control signal ODTENPRE Is a signal with a margin of 0.5 CLK more secured forward and backward than the termination control signal ODTEN.

도면의 하단에는 터미네이션 제어신호(ODTEN)와 예비 터미네이션 제어신호(ODTENPRE)의 관계를 도시하였으므로, 이를 참조하면 두 신호 사이의 관계를 더욱 명확히 이해할 수 있다.Since the relationship between the termination control signal ODTEN and the preliminary termination control signal ODTENPRE is shown at the bottom of the figure, the relationship between the two signals can be more clearly understood.

도 6은 도 1의 조절부(140)의 구성을 도시한 도면이다.FIG. 6 is a diagram illustrating a configuration of the adjusting unit 140 of FIG. 1.

조절부(140)는 제어신호(TAONOF_INC, TAONOF_DEC)에 의해 캐패시터(610, 620, 630, 640)를 온/오프해 라인의 로딩을 조절하는 방법으로 터미네이션 제어신호(ODTEN)의 지연값을 조절한다. 도면에는 터미네이션 제어신호(ODTEN)의 지연값을 조절하는 부분만을 도시하였지만, 예비 터미네이션 제어신호(ODTENPRE)도 터미네이션 제어신호(ODTEN)와 동일한 방법으로 지연값이 조절될 수 있다.The adjusting unit 140 adjusts the delay value of the termination control signal ODTEN by turning on / off the capacitors 610, 620, 630, and 640 by the control signals TAONOF_INC and TAONOF_DEC to adjust the loading of the line. . Although only a portion of adjusting the delay value of the termination control signal ODTEN is shown in the drawing, the delay value may be adjusted in the same manner as the termination control signal ODTEN.

도 7은 마진의 부족으로 정렬부(130)의 동작이 잘못되는 것을 도시한 도면이다.7 is a view showing that the operation of the alignment unit 130 is wrong due to lack of margin.

쉬프트 레지스터단(510)의 패스게이트는 클럭(DCLK)이 '로우'일 때 열려있다. 따라서 정상적으로 셋업 마진(setup margin)이 확보되는 경우 N1 노드의 신호는 도면의 실선과 같은 타이밍에 '하이'레벨로 천이한다. 따라서 터미네이션 제어신호(ODTEN)도 실선과 같이 생성된다.The passgate of the shift register stage 510 is open when the clock DCLK is 'low'. Therefore, when the setup margin is normally secured, the signal of the N1 node transitions to the 'high' level at the same timing as the solid line in the figure. Accordingly, the termination control signal ODTEN is generated like a solid line.

그러나 전원전압(VDD) 등의 변동으로 인해 셋업 마진이 충분히 확보되지 못 하는 경우, N1 노드의 신호는 실선과 같은 타이밍에 '하이'로 천이하지 못하고, 쉬프트 레지스터단(510)의 패스게이트가 다시 열릴 때(클럭이 다시 '로우'레벨일 때) '하이'로 천이한다. 즉, N1노드의 전압은 도면의 점선과 같이 변한다. N1노드가 정상적인 경우와 비교할 때 반클럭 늦게 '하이'로 천이하는 것이다. 이에 따라 터미네이션 제어신호(ODTEN)도 점선과 같이 뒤로 밀리게 된다. 이러한 경우 터미네이션 제어신호(ODTEN)는 의도와는 다르게 인에이블 타이밍이 늦어지게 된다.However, if the setup margin is not sufficiently secured due to a change in the power supply voltage VDD, the N1 node's signal does not transition to 'high' at the same timing as the solid line, and the pass gate of the shift register stage 510 is again. When open (when the clock is at the 'low' level again) it transitions to 'high'. That is, the voltage of the N1 node changes as shown by the dotted line in the figure. Transitioning to 'high' is a half-clock late when the N1 node is normal. Accordingly, the termination control signal ODTEN is pushed back like the dotted line. In this case, the termination control signal ODTEN is delayed to enable timing differently than intended.

셋업 마진이 부족한 경우 터미네이션 제어신호(ODTEN)가 디스에이블되는 타이밍 역시 늦어진다. 즉, 도면의 실선과 같이 디스에이블되어야할 터미네이션 제어신호(ODTEN)가 도면의 점선과 같이 디스에이블되게 된다.If the setup margin is insufficient, the timing at which the termination control signal (ODTEN) is disabled is also delayed. That is, the termination control signal ODTEN to be disabled as shown in the solid line of the figure is disabled as shown by the dotted line in the figure.

앞서 살펴본 바와 같이, 클럭(DCLK)과 내부 터미네이션 명령(ODTLATCH) 사이의 타이밍이 조금만 틀어지더라도 터미네이션 제어신호(ODTEN)의 인에이블/디스에이블 타이밍은 클럭 단위로 변한다. 터미네이션 제어신호(ODTEN)의 인에이블/디스에이블 타이밍이 클럭 단위로 틀어진다면 터미네이션 동작의 시작과 끝이 제대로 제어될 수 없다. 따라서 스펙에서 규정하는 tAON/tAOF를 만족시키는 것이 불가능해 진다는 문제점이 있다.As described above, even when the timing between the clock DCLK and the internal termination command ODTLATCH is slightly changed, the enable / disable timing of the termination control signal ODTEN is changed in clock units. If the enable / disable timing of the termination control signal ODTEN is shifted in clock units, the start and end of the termination operation cannot be properly controlled. Therefore, there is a problem that it becomes impossible to satisfy tAON / tAOF specified in the specification.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 클럭과 내부 터미네이션 명령 사이의 타이밍 마진이 틀어져서 터미네이션 제어신호의 인에이블/디스에이블 타이밍이 크게 변하는 문제점을 해결하고자 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and aims to solve the problem that the enable / disable timing of the termination control signal is greatly changed due to the timing margin between the clock and the internal termination command being changed. have.

상기한 종래기술의 문제점을 해결하기 위한 본 발명에 따른 터미네이션 조절회로는, 적어도 하나 이상의 제어신호에 의해 결정되는 지연값으로 내부클럭을 지연시켜 출력하는 클럭조절부; 및 상기 클럭조절부의 출력클럭에 내부 터미네이션 명령을 동기화시켜 터미네이션 제어신호로 출력하는 동기화부를 포함한다.Termination control circuit according to the present invention for solving the problems of the prior art, the clock adjusting unit for delaying the internal clock to a delay value determined by at least one control signal; And a synchronization unit outputting a termination control signal by synchronizing an internal termination command to the output clock of the clock controller.

또한, 본 발명에 따른 반도체 메모리장치는, 외부로부터 입력되는 터미네이션 명령을 버퍼링하는 버퍼부; 상기 터미네이션 명령을 내부 터미네이션 명령으로 변환하는 도메인 크로싱부; 적어도 하나 이상의 제어신호에 의해 결정되는 지연값으로 내부클럭을 지연시켜 출력하는 클럭조절부; 상기 클럭조절부의 출력클럭에 상기 내부 터미네이션 명령을 동기화시켜 터미네이션 제어신호로 출력하는 동기화부; 및 상기 터미네이션 제어신호에 응답하여 터미네이션 동작을 온/오프하는 터미네이션부를 포함한다.In addition, the semiconductor memory device according to the present invention includes a buffer unit for buffering a termination command input from the outside; A domain crossing unit converting the termination command into an internal termination command; A clock adjusting unit which delays and outputs an internal clock with a delay value determined by at least one control signal; A synchronization unit for synchronizing the internal termination command to an output clock of the clock controller and outputting it as a termination control signal; And a termination unit for turning on / off a termination operation in response to the termination control signal.

본 발명에 따른 터미네이션 조절회로는, 내부 터미네이션 명령을 정렬시키는 클럭의 타이밍을 조절한다. 따라서 내부 터미네이션 명령과 클럭 사이의 타이밍을 틀어져서 터미네이션 제어신호의 타이밍이 클럭 단위로 변경되는 것을 막을 수 있다는 장점이 있다.The termination adjustment circuit according to the invention adjusts the timing of the clock to align the internal termination commands. Therefore, the timing between the internal termination command and the clock may be changed to prevent the timing of the termination control signal from changing in clock units.

또한, 내부 터미네이션 명령을 정렬시키기 위한 클럭의 타이밍을 변경시키기 때문에 터미네이션 제어신호의 미세한 타이밍 조절은 터미네이션 조절회로에서 동시에 이루어질 수 있으며, 이에 따라 종래와 같은 조절부를 제거하는 것이 가능하다는 장점이 있다.In addition, since the timing of the clock for aligning the internal termination command is changed, minute timing adjustment of the termination control signal may be simultaneously performed in the termination adjustment circuit, and thus, there is an advantage in that it is possible to remove the conventional control unit.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 8은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.8 is a configuration diagram of an embodiment of a semiconductor memory device according to the present invention.

본 발명에 따른 반도체 메모리장치는, 버퍼부(810), 도메인 크로싱부(820), 터미네이션 조절회로(830), 및 터미네이션부(840)를 포함하여 구성된다.The semiconductor memory device according to the present invention includes a buffer unit 810, a domain crossing unit 820, a termination adjustment circuit 830, and a termination unit 840.

버퍼부(810)는 메모리장치 외부로부터 입력되는 터미네이션 명령(ODTCMD)을 버퍼링한다. 그리고 도메인 크로싱부(820)는 터미네이션 명령(ODTCMD)을 내부 터미 네이션 명령(ODTLATCH)으로 변환한다. 버퍼부(810)와 도메인 크로싱부(820)는 배경기술에서 설명한 버퍼부(110)와 도메인 크로싱부(120)가 그대로 사용될 수 있으므로, 여기서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다.The buffer unit 810 buffers the termination command ODTCMD input from the outside of the memory device. The domain crossing unit 820 converts the termination command ODTCMD into an internal termination command ODTLATCH. The buffer unit 810 and the domain crossing unit 820 may be used as the buffer unit 110 and the domain crossing unit 120 described in the background art, and thus detailed description thereof will be omitted herein.

터미네이션 조절회로(830)는 본 발명에서 새롭게 바뀐 부분으로 터미네이션 조절회로(830)는 종래의 정렬부(130)와 조절부(140)를 대체한다. 터미네이션 조절회로(830)는 본 발명의 핵심적인 부분에 해당하므로, 이에 대한 보다 자세한 설명은 도 9와 함께하기로 한다.Termination control circuit 830 is a new change in the present invention, the termination control circuit 830 replaces the conventional alignment unit 130 and the control unit 140. Since the termination control circuit 830 corresponds to an essential part of the present invention, a more detailed description thereof will be provided with FIG. 9.

터미네이션부(840)는 입/출력 패드를 터미네이션 시키는 터미네이션 회로를 의미한다. 이러한 터미네이션부는 입/출력 패드인 DQ(데이터)패드, DQS(데이터 스트로브 신호)패드, DM(데이터 마스크) 패드 등에 구비된다.Termination unit 840 refers to a termination circuit for terminating the input / output pad. The termination part is provided in an input / output pad, a DQ (data) pad, a DQS (data strobe signal) pad, a DM (data mask) pad, and the like.

도 9는 본 발명에 따른 터미네이션 조절회로(830)의 일실시예 구성도이다.9 is a configuration diagram of an embodiment of a termination adjustment circuit 830 according to the present invention.

터미네이션 조절회로(830)는, 클럭조절부(910)와 정렬부(920)를 포함하여 구성된다. The termination adjustment circuit 830 includes a clock control unit 910 and an alignment unit 920.

클럭조절부(910)는 적어도 하나 이상의 제어신호(TAONOF_INC, tAONOF_DEC)에 의해 결정되는 지연값으로 내부클럭(DLLCLK)을 지연시켜 출력한다. 제어신호(TAON_INC, TAON_DEC)는 모드 레지스터 셋팅(MRS) 등으로 논리레벨이 결정되도록 생성할 수도 있으며, 퓨즈(fuse)의 컷팅 여부 등에 따라 논리레벨이 변하도록 생성하는 등 다양한 방법으로 생성하는 것이 가능하다.The clock controller 910 delays and outputs the internal clock DLLCLK with a delay value determined by at least one control signal TAONOF_INC or tAONOF_DEC. The control signals TAON_INC and TAON_DEC may be generated such that the logic level is determined by the mode register setting (MRS) or the like. The control signals TAON_INC and TAON_DEC may be generated by various methods such as changing the logic level according to whether or not the fuse is cut. Do.

정렬부(920)는 클럭조절부(910)로부터 출력되는 클럭(DCLK)에 응답하여 내부 터미네이션 명령(ODTLATCH)을 동기화시켜 터미네이션 제어신호(ODTEN)로 출력한다. 종래에는 내부 터미네이션 명령(ODTLATCH)과 클럭(DCLK)의 마진이 조금만 틀어지더라도 터미네이션 제어신호(ODTEN)가 클럭 단위로 타이밍이 변하는 문제가 발생했다. 그러나 본 발명에서는 클럭조절부(910)를 통해 클럭(DCLK)의 지연값을 조절하는 것이 가능하다. 따라서 클럭조절부(910)를 통해 내부 터미네이션 명령(ODTLATCH)과 클럭(DCLK)간의 셋업 마진(setup margin)을 조절하는 것이 가능하며, 셋업 마진의 조절을 통해 터미네이션 제어신호(ODTEN)의 타이밍이 클럭 단위로 틀어지는 것을 막을 수 있다는 장점이 있다.The alignment unit 920 synchronizes the internal termination command ODTLATCH in response to the clock DCLK output from the clock controller 910 and outputs the termination control signal ODTEN. Conventionally, even if the margins of the internal termination command ODTLATCH and the clock DCLK are slightly changed, the timing of the termination control signal ODTEN changes in clock units. However, in the present invention, it is possible to adjust the delay value of the clock DCLK through the clock controller 910. Therefore, it is possible to adjust the setup margin between the internal termination command (ODTLATCH) and the clock (DCLK) through the clock control unit 910, the timing of the termination control signal (ODTEN) is clocked by adjusting the setup margin It has the advantage of preventing the unit from being distorted.

클럭조절부(910)를 이용해 클럭(DCLK)의 타이밍을 조절하면 터미네이션 제어신호(DCLK)의 타이밍도 조절된다. 따라서 본 발명은 종래의 조절부(140) 없이도 실시될 수 있다. 터미네이션 제어신호(ODTEN)의 타이밍을 미세히 조절하는 것은 클럭조절부(910)에서 클럭(DCLK)의 타이밍을 조절함으로써 충분히 이루어질 수 있기 때문이다.When the timing of the clock DCLK is adjusted using the clock controller 910, the timing of the termination control signal DCLK is also adjusted. Therefore, the present invention can be practiced without the conventional control unit 140. This is because the fine adjustment of the timing of the termination control signal ODTEN can be achieved by adjusting the timing of the clock DCLK in the clock controller 910.

정렬부(920)는 클럭조절부(910)를 통해 지연값이 조절된 클럭(DCLK)을 사용한다는 점을 제외하고는 종래의 정렬부(130)와 동일하게 구성될 수 있다. 이러한 정렬부(920)에 대해서는 배경기술 부분(도 1 및 도 5에 관한 설명)에서 상세히 설명하였으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.The alignment unit 920 may be configured in the same manner as the conventional alignment unit 130 except for using a clock DCLK having a delay value adjusted through the clock control unit 910. Since the alignment unit 920 has been described in detail in the background part (the description of FIGS. 1 and 5), the detailed description thereof will be omitted.

도 10은 도 9의 클럭조절부(910)의 상세 실시예 도면이다.10 is a detailed exemplary view of the clock adjusting unit 910 of FIG. 9.

클럭조절부(910)는 내부클럭을 서로 다른 지연값으로 지연시켜 출력하는 지 연부(1010); 및 제어신호(TAONOF_INC, TAONOF_DEC)에 응답하여 지연부(1010)의 출력 중 하나를 선택하는 선택부(1020)를 포함하여 구성된다.The clock adjusting unit 910 includes a delay unit 1010 for delaying and outputting an internal clock with a different delay value; And a selector 1020 for selecting one of the outputs of the delay unit 1010 in response to the control signals TAONOF_INC and TAONOF_DEC.

도면에 도시된 바와 같이, 지연부(1010)는 내부클럭(DLLCLK)을 지연시키는 직렬 연결된 다수의 인버터를 포함하여 구성될 수 있으며, 선택부(1020)는 지연부(1010)의 출력(A, B, C) 중 하나를 선택하기 위한 다수의 논리게이트를 포함하여 구성될 수 있다.As shown in the figure, the delay unit 1010 may include a plurality of inverters connected in series to delay the internal clock DLLCLK, and the selector 1020 may include the outputs A, A, of the delay unit 1010. It can be configured to include a plurality of logic gates for selecting one of B, C).

제어신호(TAONOF_DEC)가 인에이블되고 제어신호(TAONOF_INC)가 디스에이블된 경우, 선택부(1020)는 지연부의 출력(A)을 선택한다. 따라서 지연부의 출력(A)이 클럭조절부(910)의 출력클럭(DCLK, DCLKb)으로서 출력된다. 즉, 내부클럭(DLLCLK)이 가장 조금 지연되어 출력클럭(DCLK, DCLKb)으로서 출력된다.When the control signal TAONOF_DEC is enabled and the control signal TAONOF_INC is disabled, the selector 1020 selects the output A of the delay unit. Therefore, the output A of the delay unit is output as the output clocks DCLK and DCLKb of the clock adjusting unit 910. That is, the internal clock DLLCLK is delayed the least and output as the output clocks DCLK and DCLKb.

제어신호(TAON_INC)가 인에이블되고 제어신호(TAONOF_DEC)가 디스에이블된 경우, 선택부(1020)는 지연부의 출력(C)을 선택한다. 따라서 지연부의 출력(C)이 클럭조절부(910)의 출력클럭(DCLK, DCLKb)으로서 출력된다. 즉, 내부클럭(DLLCLK)이 가장 많이 지연되어 출력클럭(DCLK, DCLKb)으로서 출력된다.When the control signal TAON_INC is enabled and the control signal TAONOF_DEC is disabled, the selector 1020 selects the output C of the delay unit. Therefore, the output C of the delay unit is output as the output clocks DCLK and DCLKb of the clock adjusting unit 910. That is, the internal clock DLLCLK is delayed most and output as the output clocks DCLK and DCLKb.

제어신호(TAONOF_INC, TAONOF_DEC)가 모두 디스에이블된 경우, 선택부(1020)는 지연부의 출력(B)을 선택한다. 따라서 지연부의 출력(B)이 클럭조절부(910)의 출력클럭(DCLK, DCLKb)으로서 출력된다. 즉, 내부클럭(DLLCLK)이 중간 정도로 지연되어 출력클럭(DCLK, DCLKb)으로서 출력된다.When the control signals TAONOF_INC and TAONOF_DEC are both disabled, the selector 1020 selects the output B of the delay unit. Therefore, the output B of the delay unit is output as the output clocks DCLK and DCLKb of the clock adjusting unit 910. That is, the internal clock DLLCLK is delayed to an intermediate degree and output as the output clocks DCLK and DCLKb.

비록, 도면에는 클럭제어부(910)가 제어신호(TAONOF_INC, TAONOF_DEC)를 두개 사용하여 클럭(DCLK, DCLKb)의 타이밍을 3단계로 조절하는 예가 도시되어 있지 만, 클럭제어부(910)가 사용하는 제어신호의 갯수를 하나로 줄여 클럭(DCLK, DCLKb)의 타이밍을 2단계로 조절하도록 설계하거나, 클럭제어부(910)가 사용하는 제어신호의 갯수를 더욱 늘려 클럭(DCLK, DCLKb)의 타이밍을 더욱 다단계로 조절가능하게 설계할 수 있음은 물론이다.Although the drawing shows an example in which the clock controller 910 adjusts the timing of the clocks DCLK and DCLKb in three steps by using two control signals TAONOF_INC and TAONOF_DEC, the control used by the clock controller 910 is shown. Reduce the number of signals to one to adjust the timing of the clocks DCLK and DCLKb in two stages, or increase the number of control signals used by the clock controller 910 to further increase the timing of the clocks DCLK and DCLKb. Of course, it can be designed to be adjustable.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 반도체 메모리장치에서 터미네이션 동작의 시작과 끝을 제어하기 위한 회로들을 도시한 도면.1 is a diagram illustrating circuits for controlling the start and end of a termination operation in a conventional semiconductor memory device.

도 2는 도 1의 도메인 크로싱부(120)의 구성을 도시한 도면.FIG. 2 is a diagram illustrating a configuration of the domain crossing unit 120 of FIG. 1.

도 3은 도 2의 도메인 크로싱부(120)의 동작을 설명하기 위한 도면.FIG. 3 is a diagram for describing an operation of the domain crossing unit 120 of FIG. 2.

도 5는 도 1의 정렬부(130)의 구성을 도시한 도면.5 is a diagram illustrating a configuration of the alignment unit 130 of FIG. 1.

도 6은 도 1의 조절부(140)의 구성을 도시한 도면.6 is a view showing the configuration of the adjusting unit 140 of FIG.

도 7은 마진의 부족으로 정렬부(130)의 동작이 잘못되는 것을 도시한 도면.7 is a view showing that the operation of the alignment unit 130 is wrong due to lack of margin.

도 8은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.8 is a configuration diagram of an embodiment of a semiconductor memory device according to the present invention.

도 9는 본 발명에 따른 터미네이션 조절회로(830)의 일실시예 구성도.9 is a configuration diagram of one embodiment of a termination adjustment circuit 830 according to the present invention.

도 10은 도 9의 클럭조절부(910)의 상세 실시예 도면.10 is a detailed embodiment view of the clock control unit 910 of FIG.

Claims (16)

적어도 하나 이상의 제어신호에 의해 결정되는 지연값으로 내부클럭을 지연시켜 출력하는 클럭조절부; 및A clock adjusting unit which delays and outputs an internal clock with a delay value determined by at least one control signal; And 상기 클럭조절부의 출력클럭에 내부 터미네이션 명령을 동기화시켜 터미네이션 제어신호로 출력하는 정렬부An alignment unit which outputs a termination control signal by synchronizing an internal termination command to an output clock of the clock controller; 를 포함하는 터미네이션 조절회로.Termination control circuit comprising a. 제 1항에 있어서,The method of claim 1, 상기 정렬부는,The alignment unit, 상기 내부 터미네이션 명령을 상기 출력클럭에 동기해 쉬프트하고, 소정 마진을 확보해 상기 터미네이션 제어신호로 출력하는 것을 특징으로 하는 터미네이션 조절회로.And shifting the internal termination command in synchronization with the output clock, securing a predetermined margin, and outputting the predetermined termination signal as the termination control signal. 제 2항에 있어서,The method of claim 2, 상기 정렬부는,The alignment unit, 상기 터미네이션 제어신호보다 더욱 마진을 확보한 신호를 터미네이션 저항값의 세팅을 준비시키기 위한 예비 터미네이션 제어신호로서 출력하는 것을 특징으 로 하는 터미네이션 조절회로.And a termination control signal for outputting a signal having a margin more secured than the termination control signal as a preliminary termination control signal for preparing a setting of the termination resistance value. 제 1항에 있어서,The method of claim 1, 상기 정렬부는,The alignment unit, 상기 출력클럭에 동기해 상기 내부 터미네이션 명령을 쉬프트시키는 적어도 하나 이상의 쉬프트 레지스터를 포함하는 것을 특징으로 하는 터미네이션 조절회로.And at least one shift register for shifting the internal termination command in synchronization with the output clock. 제 4항에 있어서,The method of claim 4, wherein 상기 정렬부는,The alignment unit, 서로 다른 두개의 쉬프트 레지스터의 출력신호를 논리조합해 상기 터미네이션 제어신호를 생성하는 것을 특징으로 하는 터미네이션 조절회로.And terminating control signals by logically combining the output signals of two different shift registers. 제 5항에 있어서,The method of claim 5, 상기 정렬부는,The alignment unit, 상기 서로 다른 두개의 쉬프트 레지스터보다 앞단에 있는 쉬프트 레지스터의 출력신호와, 상기 서로 다른 두개의 쉬프트 레지스터보다 후단에 있는 쉬프트 레지스터의 출력신호를 논리합해 상기 터미네이션 제어신호를 생성하는 것을 특징으로 하는 터미네이션 조절회로.Termination control, characterized in that to generate the termination control signal by combining the output signal of the shift register in front of the two different shift registers and the output signal of the shift register in the rear end of the two different shift registers Circuit. 외부로부터 입력되는 터미네이션 명령을 버퍼링하는 버퍼부;A buffer unit for buffering a termination command input from the outside; 상기 터미네이션 명령을 내부 터미네이션 명령으로 변환하는 도메인 크로싱부;A domain crossing unit converting the termination command into an internal termination command; 적어도 하나 이상의 제어신호에 의해 결정되는 지연값으로 내부클럭을 지연시켜 출력하는 클럭조절부;A clock adjusting unit which delays and outputs an internal clock with a delay value determined by at least one control signal; 상기 클럭조절부의 출력클럭에 상기 내부 터미네이션 명령을 동기화시켜 터미네이션 제어신호로 출력하는 정렬부; 및An alignment unit which outputs a termination control signal by synchronizing the internal termination command to an output clock of the clock controller; And 상기 터미네이션 제어신호에 응답하여 터미네이션 동작을 온/오프하는 터미네이션부Termination unit for turning on / off the termination operation in response to the termination control signal 를 포함하는 반도체 메모리장치.Semiconductor memory device comprising a. 제 7항에 있어서,The method of claim 7, wherein 상기 도메인 크로싱부는,The domain crossing unit, 외부클럭 도메인의 상기 터미네이션 명령을 내부클럭 도메인의 상기 내부 터미네이션 명령으로 변환하는 것을 특징으로 하는 반도체 메모리장치.And converting the termination command of the external clock domain into the internal termination command of the internal clock domain. 제 8항에 있어서,The method of claim 8, 상기 도메인 크로싱부는,The domain crossing unit, 상기 터미네이션 명령에 카스 라이트 레이턴시를 반영하는 것을 특징으로 하는 반도체 메모리장치.And a cas write latency in the termination command. 제 7항에 있어서,The method of claim 7, wherein 상기 클럭조절부는,The clock control unit, 상기 내부클럭을 서로 다른 값으로 지연시켜 출력하는 지연부; 및A delay unit for delaying and outputting the internal clocks to different values; And 상기 하나 이상의 제어신호에 응답하여 상기 지연부의 출력 중 하나를 선택하는 선택부A selection unit for selecting one of the outputs of the delay unit in response to the one or more control signals 를 포함하는 것을 특징으로 하는 반도체 메모리장치.Semiconductor memory device comprising a. 제 10항에 있어서,The method of claim 10, 상기 지연부는,The delay unit, 상기 내부클럭을 지연시키는 직렬 연결된 다수의 인버터를 포함하며,It includes a plurality of inverters connected in series to delay the internal clock, 상기 선택부는 상기 하나 이상의 제어신호에 응답하여 상기 다수의 인버터의 출력 중 하나를 선택하는 것을 특징으로 하는 반도체 메모리장치.And the selector selects one of the outputs of the plurality of inverters in response to the one or more control signals. 제 7항에 있어서,The method of claim 7, wherein 상기 정렬부는,The alignment unit, 상기 내부 터미네이션 명령을 상기 출력클럭에 동기해 쉬프트하고, 소정 마진을 확보해 상기 터미네이션 제어신호로 출력하는 것을 특징으로 하는 반도체 메모리장치.And shifting the internal termination command in synchronization with the output clock to secure a predetermined margin and output the predetermined termination control signal. 제 12항에 있어서,The method of claim 12, 상기 정렬부는,The alignment unit, 상기 터미네이션 제어신호보다 더욱 마진을 확보한 신호를 터미네이션 저항값의 세팅을 준비시키기 위한 예비 터미네이션 제어신호로서 출력하는 것을 특징으로 하는 반도체 메모리장치.And a signal having a margin more secured than the termination control signal as a preliminary termination control signal for preparing a setting of a termination resistance value. 제 7항에 있어서,The method of claim 7, wherein 상기 정렬부는,The alignment unit, 상기 출력클럭에 동기해 상기 내부 터미네이션 명령을 쉬프트시키는 적어도 하나 이상의 쉬프트 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.And at least one shift register for shifting the internal termination command in synchronization with the output clock. 제 14항에 있어서,The method of claim 14, 상기 정렬부는,The alignment unit, 서로 다른 두개의 쉬프트 레지스터의 출력신호를 논리합해 상기 터미네이션 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.And the output signal of two different shift registers is generated to generate the termination control signal. 제 15항에 있어서,The method of claim 15, 상기 정렬부는,The alignment unit, 상기 서로 다른 두개의 쉬프트 레지스터보다 앞단에 있는 쉬프트 레지스터의 출력신호와, 상기 서로 다른 두개의 쉬프트 레지스터보다 후단에 있는 쉬프트 레지스터의 출력신호를 논리합해 터미네이션 저항값의 세팅을 준비시키기 위한 예비 터미네이션 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.A preliminary termination control signal for preparing the setting of the termination resistance value by logically combining the output signal of the shift register at the front end of the two different shift registers and the output signal of the shift register at the rear end of the two different shift registers. A semiconductor memory device, characterized in that for generating.
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* Cited by examiner, † Cited by third party
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KR20070036635A (en) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 Method for controlling on-die termination and control circuit therefore
KR20080065794A (en) * 2007-01-10 2008-07-15 주식회사 하이닉스반도체 Semiconductor memory device with ability to effectively adjust operation time for on die termination

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