KR100948065B1 - Method for fabricating non-volatile random access memory - Google Patents

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Abstract

본 발명은 SPT 공정에 적용되는 스페이서를 완전히 제거하여, 감광막패터닝시 감광막의 스컴을 방지할 수 있고, 안정된 하드마스크를 형성할 수 있으며, 공정 단가를 낮출 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 메모리 셀 영역과 선택 트랜지스터 영역이 구비된 도전막 상에 폴리실리콘막 및 하드마스크산화막을 형성하는 단계; 상기 메모리 셀 영역의 상기 하드마스크산화막 상에 스페이서패턴을 형성하는 단계; 상기 스페이서패턴을 식각배리어로 상기 하드마스크산화막을 식각하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 선택 트랜지스터 영역의 상기 폴리실리콘막 상에 감광막패턴을 형성하는 단계; 상기 하드마스크산화막 및 감광막패턴을 식각배리어로 상기 폴리실리콘막을 식각하는 단계; 상기 식각된 폴리실리콘을 식각배리어로 상기 도전막을 식각하는 단계를 포함하여, 도전막을 식각하기 위한 마스크패턴에 비정질카본막을 한번만 사용함으로써 공정단가를 낮추고, 인산에 녹지 않는 폴리실리콘막을 형성함으로써 스페이서패턴을 완전히 제거하여, 감광막의 스컴을 방지하고 이에 따른 패턴 간의 브릿지를 방지할 수 있는 효과가 있다.The present invention provides a method for manufacturing a nonvolatile memory device capable of completely removing a spacer applied to an SPT process to prevent scum of the photoresist film during patterning, to form a stable hard mask, and to reduce process cost. The present invention is to provide a polysilicon film and a hard mask oxide film on a conductive film having a memory cell region and a selection transistor region; Forming a spacer pattern on the hard mask oxide layer in the memory cell region; Etching the hard mask oxide layer using the spacer pattern as an etching barrier; Removing the spacer pattern; Forming a photoresist pattern on the polysilicon film in the selection transistor region; Etching the polysilicon film using the hard mask oxide film and the photoresist pattern as an etching barrier; Etching the conductive film using the etched polysilicon as an etching barrier, thereby lowering the process cost by using an amorphous carbon film only once in the mask pattern for etching the conductive film, and forming a polysilicon film insoluble in phosphoric acid to form a spacer pattern. By removing it completely, there is an effect of preventing scum of the photosensitive film and thus preventing bridges between patterns.

폴리실리콘, 감광막, 스컴 Polysilicon, photoresist, scum

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR FABRICATING NON-VOLATILE RANDOM ACCESS MEMORY}Manufacturing method of nonvolatile memory device {METHOD FOR FABRICATING NON-VOLATILE RANDOM ACCESS MEMORY}

본 발명은 메모리 소자 제조기술에 관한 것으로, 특히 SPT(Spacer Patterning Technology) 공정을 이용한 비휘발성 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device manufacturing technology, and more particularly, to a method of manufacturing a nonvolatile memory device using a SPT (Spacer Patterning Technology) process.

일반적으로, 정보 통신 분야에서 데이터 메모리 소자인 반도체 메모리 소자는 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류된다. 먼저, 휘발성 메모리 소자는 전원을 끊으면 기억하고 있던 데이터(data)가 없어지는 특성을 갖는 메모리 소자로 RAM(Random Access Memory) 등이 있다. 이에 반해, 비휘발성 메모리 소자는 전원을 끊어도 기억하고 있는 데이터를 잃지 않는 특성을 갖는 메모리 소자로 ROM(Read Only Memory) 등이 있다. In general, semiconductor memory devices which are data memory devices in the information and communication field are classified into volatile memory devices and non-volatile memory devices. First, a volatile memory device is a memory device having a characteristic that data stored therein is lost when a power supply is cut off, such as RAM (Random Access Memory). On the other hand, nonvolatile memory devices include ROM (Read Only Memory) and the like that have a characteristic of not losing data stored even when the power supply is turned off.

비휘발성 메모리 소자는 메모리 셀과 선택 트랜지스터로 구성된다. 메모리 셀과 선택 트랜지스터의 경우 서로 다른 선폭을 갖고 있으며, 따라서 각각의 패터닝이 필요하다. 소자의 고집적화에 따라 메모리 셀 및 선택 트랜지스터 역시 선폭이 좁아지고 있으며, 특히 좁은 선폭을 갖는 메모리 셀의 경우 감광막패턴으로는 패터닝하기가 어려워 스페이서를 이용한 SPT(Spacer Patterning Technology) 공정을 이용하여 패터닝하고 있다.The nonvolatile memory device is composed of a memory cell and a selection transistor. Memory cells and select transistors have different line widths, and therefore, each patterning is required. Due to the high integration of devices, memory cells and select transistors also have narrow line widths, and in particular, memory cells having narrow line widths are difficult to pattern with photoresist patterns, and are patterned using a spacer patterning technology (SPT) process using spacers. .

도 1a 및 도 1b는 종래 기술에 따른 SPT 공정을 설명하기 위한 공정 단면도이다.1A and 1B are cross-sectional views illustrating a SPT process according to the prior art.

도 1a에 도시된 바와 같이, 도전막(11) 상에 하드마스크층(12)을 형성한다. 하드마스크층(12)은 도전막(11)을 식각하기 위한 것으로, 제1실리콘산화질화막, TEOS, 비정질카본막 및 제2실리콘산화질화막의 적층구조로 형성하거나, 실리콘산화질화막, 제1TEOS, 비정질카본막 및 제2TEOS의 적층구조로 형성할 수 있다.As shown in FIG. 1A, a hard mask layer 12 is formed on the conductive film 11. The hard mask layer 12 is used to etch the conductive film 11, and may be formed as a stacked structure of a first silicon oxynitride film, a TEOS, an amorphous carbon film, and a second silicon oxynitride film, or may be a silicon oxynitride film, a first TEOS, or an amorphous film. It can be formed in a laminated structure of a carbon film and a second TEOS.

이어서, 하드마스크층(12) 상에 하드마스크산화막(13)을 형성하고, 하드마스크산화막(13) 상에 스페이서패턴(14)을 형성한 후, 스페이서패턴(14)을 식각배리어로 하드마스크산화막(13)을 식각한다. 스페이서패턴(14)을 형성하기 위해 먼저 하드마스크산화막(13) 상에 비정질카본막을 형성하고, 비정질카본막 상에 감광막패턴을 형성한 후, 비정질카본막을 식각하여 비정질카본패턴을 형성한다. 그리고, 비정질카본패턴을 포함하는 전체 구조 상에 질화막을 형성한 후, 전면식각을 실시하여 비정질카본패턴의 측벽에 질화막을 잔류시켜 스페이서패턴(14)을 형성하고, 비정질카본패턴을 제거한다.Subsequently, the hard mask oxide film 13 is formed on the hard mask layer 12, the spacer pattern 14 is formed on the hard mask oxide film 13, and the spacer pattern 14 is etched on the hard mask oxide film. Etch (13). In order to form the spacer pattern 14, first, an amorphous carbon film is formed on the hard mask oxide film 13, a photoresist film pattern is formed on the amorphous carbon film, and the amorphous carbon film is etched to form an amorphous carbon pattern. After the nitride film is formed on the entire structure including the amorphous carbon pattern, the entire surface is etched to leave the nitride film on the sidewall of the amorphous carbon pattern to form the spacer pattern 14, thereby removing the amorphous carbon pattern.

도 1b에 도시된 바와 같이, 스페이서패턴(14)을 제거하고, 하드마스크층(12) 상에 선택 트랜지스터 영역을 정의하는 감광막패턴(15)을 형성한다. 감광막패턴(15)을 형성하기 위해, 하드마스크산화막(13)을 포함하는 전체 구조 상에 감광막을 코팅하고 노광 및 현상으로 선택 트랜지스터 영역이 정의되도록 패터닝할 수 있다.As shown in FIG. 1B, the spacer pattern 14 is removed, and the photoresist pattern 15 defining the selection transistor region is formed on the hard mask layer 12. In order to form the photoresist pattern 15, the photoresist may be coated on the entire structure including the hard mask oxide layer 13 and may be patterned so that the selection transistor region is defined by exposure and development.

위와 같이, 종래 기술은 하드마스크층(12)을 제1실리콘산화질화막, TEOS, 비정질카본막 및 제2실리콘산화질화막의 적층구조로 형성하거나, 실리콘산화질화막, 제1TEOS, 비정질카본막 및 제2TEOS의 적층구조로 형성하고, 스페이서패턴(14)으로 하드마스크산화막(13)을 식각한 후, 선택 트랜지스터를 위한 감광막패턴(15)을 형성하고 있다.As described above, the prior art forms the hard mask layer 12 in a stacked structure of a first silicon oxynitride film, TEOS, an amorphous carbon film and a second silicon oxynitride film, or a silicon oxynitride film, a first TEOS, an amorphous carbon film, and a second TEOS. After forming the stacked structure, the hard mask oxide film 13 is etched with the spacer pattern 14, and then the photosensitive film pattern 15 for the selection transistor is formed.

그러나, 종래 기술은 스페이서패턴(14)이 완전히 제거되지 않아 감광막패턴(15) 형성시 스컴(Scum, 100)이 발생하는 문제점이 있다. 이는 질화막질의 스페이서패턴(14)은 인산으로 제거하는데, 이때 하드마스크층(12)에 포함된 실리콘산화질화막이 인산에 녹아서, 스페이서패턴(14)을 완벽하게 제거하지 못하기 때문이다. 따라서, 후속 패터닝 공정을 진행하는 경우 스컴에 의해 완전한 패터닝이 이루어지지 못해 패턴 간에 브릿지(Bridge)가 발생하는 문제점이 있다.However, the prior art has a problem in that the scum 100 occurs when the photosensitive film pattern 15 is formed because the spacer pattern 14 is not completely removed. This is because the spacer pattern 14 of the nitride film quality is removed by phosphoric acid, since the silicon oxynitride film included in the hard mask layer 12 is dissolved in phosphoric acid, and thus the spacer pattern 14 is not completely removed. Therefore, when the subsequent patterning process is performed, there is a problem in that a bridge is generated between patterns because full patterning is not performed by scum.

또한, 실리콘산화질화막 대신 제2TEOS를 사용하는 경우, 비정질카본막과 제2TEOS의 접착력이 나빠서 서로간의 리프팅이 발생하기 때문에 적용하기 어렵다. In addition, when the second TEOS is used instead of the silicon oxynitride film, the adhesion between the amorphous carbon film and the second TEOS is poor, and thus it is difficult to apply the lifting.

더욱이, 단가가 높은 비정질카본막이 공정에 2회 사용됨으로써 제조단가가 높아지는 문제점이 있다.Furthermore, there is a problem that the manufacturing cost increases because the amorphous carbon film having a high unit cost is used twice in the process.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPT 공정에 적용되는 스페이서를 완전히 제거할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a nonvolatile memory device capable of completely removing a spacer applied to an SPT process.

또 다른 목적으로는, 감광막패터닝시 감광막의 스컴을 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of preventing scum of a photoresist film during photoresist patterning.

또 다른 목적으로는, 공정 단가를 낮출 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of reducing the process cost.

또 다른 목적으로는, 도전막을 식각하기 위한 하드마스크 형성시 안정된 하드마스크를 형성할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device capable of forming a stable hard mask when forming a hard mask for etching a conductive film.

상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자의 제조방법은 메모리 셀 영역과 선택 트랜지스터 영역이 구비된 도전막 상에 폴리실리콘막 및 하드마스크산화막을 형성하는 단계; 상기 메모리 셀 영역의 상기 하드마스크산화막 상에 스페이서패턴을 형성하는 단계; 상기 스페이서패턴을 식각배리어로 상기 하드마스크산화막을 식각하는 단계; 상기 스페이서패턴을 제거하는 단계; 상기 선택 트랜지스터 영역의 상기 폴리실리콘막 상에 감광막패턴을 형성하는 단계; 상기 하드마스크산화막 및 감광막패턴을 식각배리어로 상기 폴리실리콘막을 식각하는 단계; 상기 식각된 폴리실리콘을 식각배리어로 상기 도전막을 식각하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a nonvolatile memory device of the present invention for achieving the above object comprises the steps of forming a polysilicon film and a hard mask oxide film on a conductive film having a memory cell region and a selection transistor region; Forming a spacer pattern on the hard mask oxide layer in the memory cell region; Etching the hard mask oxide layer using the spacer pattern as an etching barrier; Removing the spacer pattern; Forming a photoresist pattern on the polysilicon film in the selection transistor region; Etching the polysilicon film using the hard mask oxide film and the photoresist pattern as an etching barrier; And etching the conductive layer using the etched polysilicon as an etching barrier.

특히, 상기 스페이서패턴을 형성하는 단계는, 상기 하드마스크산화막 상에 비정질카본패턴을 형성하는 단계; 상기 비정질카본패턴을 포함하는 전체구조 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 비정질카본패턴의 측벽에 잔류하는 스페이서패턴을 형성하는 단계; 상기 비정질카본패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.In particular, the forming of the spacer pattern may include forming an amorphous carbon pattern on the hard mask oxide film; Forming an insulating film on the entire structure including the amorphous carbon pattern; Etching the insulating layer to form a spacer pattern remaining on sidewalls of the amorphous carbon pattern; It characterized in that it comprises the step of removing the amorphous carbon pattern.

또한, 절연막은 질화막이고, 스페이서패턴을 제거하는 단계는, 인산(H2PO4)을 사용하여 진행하는 것을 특징으로 한다.The insulating film may be a nitride film, and the removing of the spacer pattern may be performed using phosphoric acid (H 2 PO 4 ).

또한, 스페이서패턴의 선폭은 상기 비정질카본패턴의 선폭과 동일한 것을 특징으로 한다.In addition, the line width of the spacer pattern is the same as the line width of the amorphous carbon pattern.

또한, 도전막과 폴리실리콘막 사이에, 실리콘산화질화막 및 TEOS(Tetra Ethyle Ortho Silicate)산화막을 더 포함하고, 상기 도전막을 식각하는 단계에서, 상기 도전막을 식각하기 전에 상기 실리콘산화질화막 및 TEOS(Tetra Ethyle Ortho Silicate)산화막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.In addition, a silicon oxynitride layer and a TEOS (Tetra Ethyle Ortho Silicate) oxide layer may be further included between the conductive layer and the polysilicon layer, and in the etching of the conductive layer, the silicon oxynitride layer and TEOS (Tetra) are etched before etching the conductive layer. Ethyle Ortho Silicate) is characterized in that it further comprises the step of etching the oxide film.

또한, 비정질카본패턴을 제거하는 단계는, 산소플라즈마를 사용하여 진행하고, 비정질카본패턴을 제거하는 단계와 상기 하드마스크산화막을 식각하는 단계는 인시튜(In-Situ)로 진행하는 것을 특징으로 한다.The removing of the amorphous carbon pattern may be performed using oxygen plasma, and the removing of the amorphous carbon pattern and the etching of the hard mask oxide layer may be performed in-situ. .

상술한 본 발명의 비휘발성 메모리 소자의 제조방법은 도전막을 식각하기 위한 마스크패턴에 비정질카본막을 한번만 사용함으로써 공정단가를 낮출 수 있는 효과가 있다. The manufacturing method of the nonvolatile memory device of the present invention described above has the effect of lowering the process cost by using the amorphous carbon film only once in the mask pattern for etching the conductive film.

또한, 실리콘산화질화막 대신에 인산에 녹지 않는 폴리실리콘막을 형성함으로써 스페이서패턴을 완전히 제거할 수 있는 효과가 있다. 따라서, 감광막의 스컴을 방지하고 이에 따른 패턴 간의 브릿지를 방지할 수 있는 효과가 있다.In addition, by forming a polysilicon film that is insoluble in phosphoric acid instead of the silicon oxynitride film, there is an effect that the spacer pattern can be completely removed. Therefore, there is an effect that can prevent the scum of the photosensitive film and thereby prevent the bridge between the patterns.

또한, 비정질카본 및 실리콘산화질화막의 적층구조 또는 비정질카본 및 TEOS산화막의 적층구조를 폴리실리콘막으로 대체함으로써 안정된 마스크층을 형성할 수 있는 효과가 있다.In addition, there is an effect that a stable mask layer can be formed by replacing the laminated structure of the amorphous carbon and the silicon oxynitride film or the laminated structure of the amorphous carbon and the TEOS oxide film with a polysilicon film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지도 2g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 메모리 셀 영역과 선택 트랜지스터 영역이 구비된 도전막(21)을 형성한다. 도전막(21)은 비휘발성 메모리 소자의 메모리 셀(Memory Cell) 및 선택 트랜지스터를 형성하기 위한 것으로, 텅스텐 또는 텅스텐 실리사이드로 형성할 수 있다.As shown in FIG. 2A, a conductive film 21 having a memory cell region and a selection transistor region is formed. The conductive layer 21 is used to form a memory cell and a selection transistor of a nonvolatile memory device, and may be formed of tungsten or tungsten silicide.

이어서, 도전막(21) 상에 실리콘산화질화막(22) 및 TEOS(Tetra Ethyle Ortho Silicate)산화막(23)을 적층한다. Subsequently, a silicon oxynitride film 22 and a TEOS (Tetra Ethyle Ortho Silicate) oxide film 23 are laminated on the conductive film 21.

이어서, TEOS산화막(23) 상에 폴리실리콘막(24)을 형성한다. 폴리실리콘막(24)은 TEOS산화막(23)을 식각하기 위한 것이다. 이때, TEOS산화막(23) 상에 통상 사용되는 비정질카본 및 실리콘산화질화막의 적층구조 또는 비정질카본 및 TEOS산화막의 적층구조 대신에 폴리실리콘막(24)을 형성함으로써 안정된 마스크층을 형성할 수 있다. 즉, 비정질카본 및 실리콘산화질화막의 적층구조의 경우 후속 스페이서패턴 제거시 인산에 실리콘산화질화막이 녹아서 스페이서패턴의 충분한 제거가 어렵고, 비정질카본 및 TEOS산화막의 적층구조의 경우 접착력이 나빠서 리프팅이 발생하는 것을 방지할 수 있기 때문에 안정된 마스크층을 형성할 수 있다.Next, a polysilicon film 24 is formed on the TEOS oxide film 23. The polysilicon film 24 is for etching the TEOS oxide film 23. At this time, a stable mask layer can be formed by forming the polysilicon film 24 instead of the lamination structure of the amorphous carbon and silicon oxynitride film commonly used on the TEOS oxide film 23 or the lamination structure of the amorphous carbon and TEOS oxide film. That is, in the case of the lamination structure of the amorphous carbon and the silicon oxynitride film, when the spacer pattern is removed, the silicon oxynitride film is dissolved in phosphoric acid, so that the removal of the spacer pattern is difficult. Since it can prevent that, a stable mask layer can be formed.

또한, 비정질카본 및 실리콘산화질화막의 적층구조 또는 비정질카본 및 TEOS산화막의 적층구조를 사용하는 경우 후속 적용되는 비정질카본패턴까지 총 2번의 비정질카본 공정이 적용되지만, 폴리실리콘막(24)을 적용하는 경우 1번의 비정질카본 공정만이 적용되기 때문에 공정 단가를 감소시킬 수 있다.In addition, when the amorphous carbon and silicon oxynitride layered structure or the amorphous carbon and TEOS oxide layered structure are used, a total of two amorphous carbon processes are applied up to the subsequent amorphous carbon pattern, but the polysilicon film 24 is applied. In this case, since only one amorphous carbon process is applied, the process cost can be reduced.

이어서, 폴리실리콘막(24) 상에 하드마스크산화막(25)을 형성한다.Next, a hard mask oxide film 25 is formed on the polysilicon film 24.

이어서, 메모리 셀 영역의 하드마스크산화막(25) 상에 비정질카본패턴(26) 및 제1감광막패턴(27)을 형성한다. 비정질카본패턴(26)은 하드마스크산화막(25) 상에 비정질카본막을 형성하고, 비정질카본막 상에 감광막을 코팅한 후 노광 및 현상으로 패터닝하여 제1감광막패턴(27)을 형성하고, 제1감광막패턴(27)을 식각배리어 로 식각하여 형성할 수 있다. 비정질카본패턴(26)은 SPT(Spacer Patterning Technology) 공정에서 스페이서패턴을 형성하기 위한 것으로, 비정질카본패턴(26) 간의 간격이 넓기 때문에 감광막으로 충분한 패터닝이 가능하다.Subsequently, an amorphous carbon pattern 26 and a first photoresist layer pattern 27 are formed on the hard mask oxide layer 25 in the memory cell region. The amorphous carbon pattern 26 forms an amorphous carbon film on the hard mask oxide film 25, coats the photoresist film on the amorphous carbon film, and then patterns the exposure and development to form a first photoresist film pattern 27. The photoresist pattern 27 may be formed by etching the etching barrier. The amorphous carbon pattern 26 is for forming a spacer pattern in a SPT process, and since the gap between the amorphous carbon patterns 26 is wide, sufficient patterning is possible with the photosensitive film.

도 2b에 도시된 바와 같이, 제1감광막패턴(27)을 제거한다.As shown in FIG. 2B, the first photosensitive film pattern 27 is removed.

이어서, 비정질카본패턴(26)의 측벽에 스페이서패턴(28)을 형성한다. 스페이서패턴(28)은 비정질카본패턴(26)을 포함하는 전체 구조 상에 절연막을 형성하고, 전면식각으로 비정질카본패턴(26)의 측벽에만 절연막이 잔류하도록 식각하여 형성할 수 있으며, 스페이서패턴(28)에 의해 메모리 셀의 선폭이 정의된다.Subsequently, a spacer pattern 28 is formed on sidewalls of the amorphous carbon pattern 26. The spacer pattern 28 may be formed by forming an insulating film on the entire structure including the amorphous carbon pattern 26, and etching the insulating film so that the insulating film remains only on the sidewalls of the amorphous carbon pattern 26 by the front etching. 28, the line width of the memory cell is defined.

이때, 절연막은 질화막일 수 있으며, 스페이서패턴(28)의 선폭은 비정질카본패턴(26)의 선폭과 동일할 수 있다. 즉, 비정질카본패턴(26)의 선폭(Ｗ1), 스페이서패턴(28)의 선폭(Ｗ2) 및 스페이서패턴(28) 사이의 공간폭(Ｗ3)이 동일할 수 있다. In this case, the insulating film may be a nitride film, and the line width of the spacer pattern 28 may be the same as the line width of the amorphous carbon pattern 26. That is, the line width Ｗ 1 of the amorphous carbon pattern 26, the line width Ｗ 2 of the spacer pattern 28, and the space width Ｗ 3 between the spacer pattern 28 may be the same.

도 2c에 도시된 바와 같이, 비정질카본패턴(26)을 제거한다. 비정질카본패턴(26)은 산소플라즈마를 사용하여 제거할 수 있다. 비정질카본패턴(26)을 제거함으로써 하드마스크산화막(25) 상에는 스페이서패턴(28)만 잔류한다.As shown in FIG. 2C, the amorphous carbon pattern 26 is removed. The amorphous carbon pattern 26 can be removed using oxygen plasma. By removing the amorphous carbon pattern 26, only the spacer pattern 28 remains on the hard mask oxide film 25.

이어서, 스페이서패턴(28)을 식각배리어로 하드마스크산화막(25)을 식각하여 하드마스크산화막패턴(25A)을 형성한다. 특히, 하드마스크산화막(25)의 식각은 비정질카본패턴(26)의 제거와 인시튜(In-Situ)로 진행할 수 있다.Subsequently, the hard mask oxide film 25 is etched using the spacer pattern 28 as an etch barrier to form the hard mask oxide film pattern 25A. In particular, the etching of the hard mask oxide layer 25 may be performed by removing the amorphous carbon pattern 26 and in-situ.

도 2d에 도시된 바와 같이, 스페이서패턴(28)을 제거한다. 스페이서패턴(28)이 질화막인 경우 인산(H2PO4)으로 제거할 수 있으며, 이때 하부층에 폴리실리콘 막(24)이 존재하기 때문에 하부층의 손실없이 스페이서패턴(28)을 모두 제거할 수 있다.As shown in FIG. 2D, the spacer pattern 28 is removed. When the spacer pattern 28 is a nitride film, it may be removed by phosphoric acid (H 2 PO 4 ), and since the polysilicon film 24 is present in the lower layer, all of the spacer patterns 28 may be removed without losing the lower layer. .

이어서, 선택 트랜지스터 영역의 폴리실리콘막(24) 상에 제2감광막패턴(29)을 형성한다. 제2감광막패턴(29)은 선택 트랜지스터의 선폭을을 정의하기 위한 것으로, 하드마스크산화막패턴(25A)을 포함하는 전체 구조 상에 감광막을 코팅하고 노광 및 현상으로 선택 트랜지스터 영역에 선택 트랜지스터의 선폭이 정의되도록 패터닝하여 형성할 수 있다. 제2감광막패턴(29)의 형성시 스페이서패턴(28)이 모두 제거되고 하드마스크산화막패턴(25A)만 잔류하기 때문에 스컴(Scum)없이 패터닝이 가능하다. 즉, 스페이서패턴(28)이 잔류하게 되면 미세패턴 및 스페이서패턴(28)의 높이에 의한 종횡비 증가로 노광시 빛이 부족하여 제거되지 못하고 잔류하게 되나, 하드마스크산화막패턴(25A)만 잔류하는 경우 충분한 노광마진이 확보되어 스컴의 발생을 방지할 수 있다.Subsequently, a second photosensitive film pattern 29 is formed on the polysilicon film 24 in the selection transistor region. The second photoresist layer pattern 29 defines a line width of the selection transistor. The second photoresist layer pattern 29 defines a line width of the selection transistor. Patterned to be defined. When the second photoresist layer pattern 29 is formed, all of the spacer patterns 28 are removed and only the hard mask oxide layer pattern 25A remains, so that patterning is possible without a cum. That is, when the spacer pattern 28 remains, the aspect ratio due to the height of the micropattern and the spacer pattern 28 is increased and the light is not removed due to lack of light during exposure, but only the hard mask oxide layer pattern 25A remains. Sufficient exposure margin can be secured to prevent the occurrence of scum.

도 2e에 도시된 바와 같이, 하드마스크산화막패턴(25A) 및 제2감광막패턴(29)을 식각배리어로 폴리실리콘막(24)을 식각한다. As illustrated in FIG. 2E, the polysilicon layer 24 is etched using the hard mask oxide layer pattern 25A and the second photoresist layer pattern 29 as an etching barrier.

따라서, 하드마스크산화막패턴(25A)을 식각배리어로 식각된 부분은 메모리 셀을 위한 제1폴리실리콘패턴(24A)이 형성되고, 제2감광막패턴(29)을 식각배리어로 식각된 부분은 선택 트랜지스터를 위한 제2폴리실리콘패턴(24B)이 형성된다.Accordingly, a portion of the hard mask oxide layer pattern 25A etched into the etch barrier is formed on the first polysilicon pattern 24A for the memory cell, and a portion of the second photosensitive layer pattern 29 is etched into the etch barrier. The second polysilicon pattern 24B is formed.

이어서, 제2감광막패턴(29)을 제거한다. 제2감광막패턴(29)의 제거는 건식식각으로 제거할 수 있고, 건식식각은 산소스트립으로 진행할 수 있다. 이어서, 세정공정을 진행할 수 있다.Next, the second photosensitive film pattern 29 is removed. The second photoresist pattern 29 may be removed by dry etching, and the dry etching may be performed by an oxygen strip. Subsequently, the washing process can proceed.

도 2f에 도시된 바와 같이, 제1 및 제2폴리실리콘패턴(24A, 24B)을 식각배리어로 TEOS산화막(23) 및 실리콘산화질화막(22)을 식각하여 제1 및 제2TEOS산화막패턴(23A, 23B)과 제1 및 제2실리콘산화질화막패턴(22A, 22B)을 형성한다.As shown in FIG. 2F, the TEOS oxide layer 23 and the silicon oxynitride layer 22 are etched using the first and second polysilicon patterns 24A and 24B as an etching barrier, and the first and second TEOS oxide layer patterns 23A and 23B are etched. 23B) and first and second silicon oxynitride film patterns 22A and 22B are formed.

제1 및 제2폴리실리콘패턴(24, 24B)과 마찬가지로 제1TEOS산화막패턴(23A) 및 제1실리콘산화질화막패턴(22A)은 메모리 셀의 선폭을 정의하고 있고, 제2TEOS산화막패턴(23B) 및 제2실리콘산화질화막패턴(22B)은 선택 트랜지스터의 선폭을 정의하고 있다.Like the first and second polysilicon patterns 24 and 24B, the first TEOS oxide pattern 23A and the first silicon oxynitride pattern 22A define a line width of the memory cell, and the second TEOS oxide pattern 23B and The second silicon oxynitride film pattern 22B defines the line width of the selection transistor.

TEOS산화막(23) 및 실리콘산화질화막(22)의 식각이 완료되는 시점에서 하드마스크산화막패턴(25A)은 모두 제거될 수 있다.When the etching of the TEOS oxide layer 23 and the silicon oxynitride layer 22 is completed, both of the hard mask oxide layer patterns 25A may be removed.

도 2g에 도시된 바와 같이, 도전막(31)을 식각하여 메모리 셀 영역 및 선택 트랜지스터 영역에 메모리 셀(21A) 및 선택 트랜지스터(21B)를 형성한다. 특히, 본 발명에서는 메모리 셀(21A) 및 선택 트랜지스터(21B)를 형성하기 위한 텅스텐전극만 잔류하고 있으나, 실리콘산화질화막(22) 및 TEOS산화막(23)의 적층구조가 텅스텐전극 상에 잔류할 수 있다.As shown in FIG. 2G, the conductive film 31 is etched to form the memory cell 21A and the selection transistor 21B in the memory cell region and the selection transistor region. In particular, in the present invention, only the tungsten electrode for forming the memory cell 21A and the selection transistor 21B remains, but the stacked structure of the silicon oxynitride film 22 and the TEOS oxide film 23 may remain on the tungsten electrode. have.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래 기술에 따른 SPT 공정을 설명하기 위한 공정 단면도,Figure 1a and 1b is a cross-sectional view for explaining the SPT process according to the prior art,

도 2a 내지도 2g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 도전막 22 : 실리콘산화질화막21 conductive film 22 silicon oxynitride film

23 : TEOS산화막 24 : 폴리실리콘막23 TEOS oxide film 24 polysilicon film

25 : 하드마스크산화막 26 : 비정질카본패턴25 hard mask oxide film 26 amorphous carbon pattern

27 : 제1감광막패턴 28 : 스페이서패턴27: first photosensitive film pattern 28: spacer pattern

29 : 제2감광막패턴29: second photosensitive film pattern

Claims (8)

메모리 셀 영역과 선택 트랜지스터 영역이 구비된 도전막 상에 폴리실리콘막 및 하드마스크산화막을 형성하는 단계;Forming a polysilicon film and a hard mask oxide film on the conductive film including the memory cell region and the selection transistor region; 상기 메모리 셀 영역의 상기 하드마스크산화막 상에 스페이서패턴을 형성하는 단계;Forming a spacer pattern on the hard mask oxide layer in the memory cell region; 상기 스페이서패턴을 식각배리어로 상기 하드마스크산화막을 식각하는 단계;Etching the hard mask oxide layer using the spacer pattern as an etching barrier; 상기 스페이서패턴을 제거하는 단계;Removing the spacer pattern; 상기 선택 트랜지스터 영역의 상기 폴리실리콘막 상에 감광막패턴을 형성하는 단계;Forming a photoresist pattern on the polysilicon film in the selection transistor region; 상기 하드마스크산화막 및 감광막패턴을 식각배리어로 상기 폴리실리콘막을 식각하는 단계; 및Etching the polysilicon film using the hard mask oxide film and the photoresist pattern as an etching barrier; And 상기 식각된 폴리실리콘을 식각배리어로 상기 도전막을 식각하는 단계Etching the conductive layer using the etched polysilicon as an etching barrier 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 스페이서패턴을 형성하는 단계는,Forming the spacer pattern, 상기 하드마스크산화막 상에 비정질카본패턴을 형성하는 단계;Forming an amorphous carbon pattern on the hard mask oxide film; 상기 비정질카본패턴을 포함하는 전체구조 상에 절연막을 형성하는 단계; Forming an insulating film on the entire structure including the amorphous carbon pattern; 상기 절연막을 식각하여 상기 비정질카본패턴의 측벽에 잔류하는 스페이서패턴을 형성하는 단계; 및Etching the insulating layer to form a spacer pattern remaining on sidewalls of the amorphous carbon pattern; And 상기 비정질카본패턴을 제거하는 단계Removing the amorphous carbon pattern 를 포함하는 비휘발성 메모리 소자의 제조방법.Method of manufacturing a nonvolatile memory device comprising a. 제2항에 있어서,The method of claim 2, 상기 절연막은 질화막인 비휘발성 메모리 소자의 제조방법.And the insulating film is a nitride film. 제3항에 있어서,The method of claim 3, 상기 스페이서패턴을 제거하는 단계는,Removing the spacer pattern, 인산(H2PO4)을 사용하여 진행하는 비휘발성 메모리 소자의 제조방법.A method of manufacturing a nonvolatile memory device using phosphoric acid (H 2 PO 4 ). 제2항에 있어서,The method of claim 2, 상기 스페이서패턴의 선폭은 상기 비정질카본패턴의 선폭과 동일한 비휘발성 메모리 소자의 제조방법.And a line width of the spacer pattern is the same as a line width of the amorphous carbon pattern. 제1항에 있어서,The method of claim 1, 상기 도전막과 폴리실리콘막 사이에, 실리콘산화질화막 및 TEOS(Tetra Ethyle Ortho Silicate)산화막을 더 포함하고, Between the conductive film and the polysilicon film, further comprises a silicon oxynitride film and TEOS (Tetra Ethyle Ortho Silicate) oxide film, 상기 도전막을 식각하는 단계에서, 상기 도전막을 식각하기 전에 상기 실리콘산화질화막 및 TEOS(Tetra Ethyle Ortho Silicate)산화막을 식각하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.Etching the conductive layer, further comprising etching the silicon oxynitride layer and a tetra-ethoxy orthosilicate (TEOS) oxide layer before etching the conductive layer. 제2항에 있어서,The method of claim 2, 상기 비정질카본패턴을 제거하는 단계는,Removing the amorphous carbon pattern, 산소플라즈마를 사용하여 진행하는 비휘발성 메모리 소자의 제조방법.A method of manufacturing a nonvolatile memory device using oxygen plasma. 제2항에 있어서,The method of claim 2, 상기 비정질카본패턴을 제거하는 단계와 상기 하드마스크산화막을 식각하는 단계는 인시튜(In-Situ)로 진행하는 비휘발성 메모리 소자의 제조방법.The removing of the amorphous carbon pattern and the etching of the hard mask oxide layer may be performed in-situ.
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