KR100941855B1 - Thin film transistor, method of manufacturing the thin film transistor and flat panel display device having the thin film transistor - Google Patents

Thin film transistor, method of manufacturing the thin film transistor and flat panel display device having the thin film transistor Download PDF

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Abstract

본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 본 발명의 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 절연막에 의해 게이트 전극과 절연되며 채널 영역, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체층, 그리고 소스 영역 및 드레인 영역과 접촉되는 소스 전극 및 드레인 전극을 포함한다. 산화물 반도체층은 갈륨(Ga)의 농도가 서로 다른 이층 구조의 GaInZnO(GIZO)층으로 형성된다. 하부 GIZO층은 1e+13 내지 1e+18#/㎤ 정도의 케리어 농도를 가지며, 상부 GIZO층은 높은 Ga의 농도에 따른 강건한 구조를 갖는다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor including an oxide semiconductor as an active layer, a manufacturing method thereof, and a flat panel display device including the thin film transistor, wherein the thin film transistor is insulated from the gate electrode by a gate electrode and a gate insulating film formed on a substrate. An oxide semiconductor layer including a channel region, a source region and a drain region, and a source electrode and a drain electrode in contact with the source region and the drain region. The oxide semiconductor layer is formed of a GaInZnO (GIZO) layer having a bilayer structure having different concentrations of gallium (Ga). The lower GIZO layer has a carrier concentration of about 1e + 13 to 1e + 18 # / cm 3, and the upper GIZO layer has a robust structure according to the high Ga concentration.

산화물 반도체, GaInZnO(GIZO), 이층 구조, 갈륨(Ga) 농도 Oxide Semiconductors, GaInZnO (GIZO), Bilayer Structure, Gallium (Ga) Concentration

Description

박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치 {Thin film transistor, method of manufacturing the thin film transistor and flat panel display device having the thin film transistor}Thin film transistor, method of manufacturing the thin film transistor and flat panel display device having the thin film transistor}

본 발명은 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 보다 상세하게는 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, a method for manufacturing the same, and a flat panel display including a thin film transistor. More particularly, the present invention relates to a thin film transistor including an oxide semiconductor as an active layer, a method for manufacturing the same, and a flat panel display including the thin film transistor. .

일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.In general, a thin film transistor includes an active layer providing a channel region, a source region, and a drain region, and a gate electrode formed on the channel region and electrically insulated from the active layer by a gate insulating layer.

이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다. The active layer of the thin film transistor formed as described above is usually formed of a semiconductor material such as amorphous silicon or poly-silicon. When the active layer is formed of amorphous silicon, it is operated at high speed due to low mobility. It is difficult to implement the driving circuit, and when formed of polysilicon, there is a problem in that the mobility is high but the threshold voltage is uneven so that a separate compensation circuit must be added.

또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다.In addition, the conventional thin film transistor manufacturing method using low temperature poly-silicon (LTPS) has a problem that it is difficult to apply to a large-area substrate because expensive processes such as laser heat treatment and the like is difficult to control characteristics. .

이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.In order to solve this problem, researches using an oxide semiconductor as an active layer have recently been conducted.

일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 이용한 박막 트랜지스터가 개시되어 있다. Japanese Laid-Open Patent Publication No. 2004-273614 discloses a thin film transistor using an oxide semiconductor containing zinc oxide (ZnO) or zinc oxide (ZnO) as a main component.

산화아연(ZnO)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재로로서 평가되고 있으며, 이러한 산화물 반도체를 활성층으로 이용하면 기존의 저온 폴리 실리콘(LTPS) 공정으로 박막 트랜지스터를 제조할 수 있고, 300℃ 이하의 저온에서도 공정이 가능해진다.Oxide semiconductors containing zinc oxide (ZnO) as the main component are evaluated as amorphous and stable materials. By using such oxide semiconductors as active layers, thin film transistors can be manufactured by conventional low-temperature polysilicon (LTPS) processes, and 300 ° C. The process becomes possible even at the following low temperatures.

그러나 산화물 반도체를 소자에 적용하기 위해서는 전기적 특성을 만족시킬 수 있는 공정 개발 및 특성 개선이 요구되는 실정이다.However, in order to apply the oxide semiconductor to the device, it is required to develop a process and improve the characteristics to satisfy the electrical characteristics.

본 발명의 목적은 산화물 반도체층의 피해를 방지할 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor capable of preventing damage to an oxide semiconductor layer, a method for manufacturing the same, and a flat panel display device including the thin film transistor.

상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성된 게이트 전극; 게이트 절연막에 의해 상기 게이트 전극과 절연되며 채널 영역, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체층; 및 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 전극 및 드레인 전극을 포함하며, 상기 산화물 반도체층이 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 이루어진다.A thin film transistor according to an aspect of the present invention for achieving the above object is a substrate; A gate electrode formed on the substrate; An oxide semiconductor layer insulated from the gate electrode by a gate insulating layer and including a channel region, a source region and a drain region; And a source electrode and a drain electrode in contact with the source region and the drain region, wherein the oxide semiconductor layer includes a GIZO layer having a two-layer structure having different concentrations of Ga.

상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층을 형성하는 단계; 및 상기 소스 영역 및 드레인 영역과 접촉되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층 형성 단계는 타켓으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 상기 게이트 절연막 상에 하부 GIZO층이 형성되도록 하는 단계; 및 상기 하부 GIZO층 상에 Ga의 농도가 상기 하부 GIZO층보다 높은 상부 GIZO층이 형성되도록 하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, the method including: forming a gate electrode on a substrate; Forming a gate insulating layer on the gate including the gate electrode; Forming an oxide semiconductor layer on the gate insulating layer to provide a channel region, a source region, and a drain region; And forming a source electrode and a drain electrode in contact with the source region and the drain region, wherein the oxide semiconductor layer forming step includes depositing ions including In, Ga, and Zn from a target to form a lower portion on the gate insulating layer. Allowing a GIZO layer to be formed; And forming an upper GIZO layer having a higher concentration of Ga than the lower GIZO layer on the lower GIZO layer.

본 발명의 박막 트랜지스터는 갈륨(Ga)의 농도가 서로 다른 이층 구조의 GaInZnO(GIZO)층으로 이루어진 활성층을 구비한다. 하부 GIZO층은 1e+13 내지 1e+18#/㎤ 정도의 케리어 농도를 갖는 반도체 특성을 가지며, 상부 GIZO층은 높은 Ga의 농도에 따른 강건한 구조를 갖는다. 따라서 소자의 전기적 특성을 유지하며, 플라즈마 피해로 인한 전기적 특성 저하를 방지할 수 있다. 본 발명은 기존의 보호막을 그대로 적용할 수 있기 때문에 공정 및 장비의 호환성을 높여 제조 비용을 절감할 수 있다.The thin film transistor of the present invention includes an active layer made of a GaInZnO (GIZO) layer having a bilayer structure having different concentrations of gallium (Ga). The lower GIZO layer has semiconductor characteristics with a carrier concentration of about 1e + 13 to 1e + 18 # / cm 3, and the upper GIZO layer has a robust structure according to high Ga concentration. Therefore, it is possible to maintain the electrical characteristics of the device, and to prevent the electrical characteristics deterioration due to plasma damage. The present invention can apply the existing protective film as it is, it is possible to reduce the manufacturing cost by increasing the compatibility of the process and equipment.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. no.

도 1은 본 발명에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a thin film transistor according to the present invention.

절연물로 이루어진 기판(10) 상에 게이트 전극(11)이 형성된다. 기판(10)과 게이트 전극(11) 사이에는 버퍼층(도시안됨)이 형성될 수 있다.The gate electrode 11 is formed on the substrate 10 made of an insulator. A buffer layer (not shown) may be formed between the substrate 10 and the gate electrode 11.

게이트 전극(11)을 포함하는 상부에는 게이트 절연막(12)에 의해 게이트 전극(11)과 전기적으로 절연되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층(13)이 형성된다. 산화물 반도체층(13)은 갈륨(Ga)의 농도가 서로 다른 이층 구조의 GaInZnO(GIZO)층으로 형성되며, 이층 구조의 GIZO층에서 상부층의 Ga의 농도가 하부층보다 높게 조절된다.On the top including the gate electrode 11, an oxide semiconductor layer 13 is electrically insulated from the gate electrode 11 by the gate insulating layer 12 and provides a channel region, a source region, and a drain region. The oxide semiconductor layer 13 is formed of a GaInZnO (GIZO) layer having a bilayer structure having different concentrations of gallium (Ga). In the GIZO layer having a bilayer structure, the Ga concentration of the upper layer is controlled to be higher than that of the lower layer.

산화물 반도체층(13) 상에는 소스 영역 및 드레인 영역과 접촉되는 소스 전극 및 드레인 전극(14a 및 14b)이 형성되고, 소스 전극 및 드레인 전극(14a 및 14b)을 포함하는 상부에는 보호막(15)이 형성된다. Source and drain electrodes 14a and 14b in contact with the source and drain regions are formed on the oxide semiconductor layer 13, and a protective film 15 is formed on the top including the source and drain electrodes 14a and 14b. do.

도 2a 내지 도 2c는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도로서, 제조 공정을 통해 본 발명의 박막 트랜지스터를 보다 상세히 설명한다.2A to 2C are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention, and the thin film transistor of the present invention will be described in detail through a manufacturing process.

도 2a를 참조하면, 절연물로 이루어진 기판(10) 상에 게이트 전극(11)을 형성한 후 게이트 전극(11)을 포함하는 상부에 게이트 절연막(12)을 형성한다. 이 때 기판(10) 상에 버퍼층(도시안됨)을 형성한 후 버퍼층 상에 게이트 전극(11)을 형성할 수 있다. 게이트 전극(11)은 Mo, MoW, Al 등의 금속으로 형성하고, 게이트 절연막(12)은 실리콘 산화막(SiO2)이나 실리콘 질화막(SiNx)으로 형성한다.Referring to FIG. 2A, after forming the gate electrode 11 on the substrate 10 made of an insulator, a gate insulating layer 12 is formed on the gate electrode 11. In this case, after forming a buffer layer (not shown) on the substrate 10, the gate electrode 11 may be formed on the buffer layer. The gate electrode 11 is formed of a metal such as Mo, MoW, Al, and the gate insulating film 12 is formed of a silicon oxide film (SiO 2 ) or a silicon nitride film (SiNx).

도 2b를 참조하면, 게이트 전극(11)과 중첩되도록 게이트 절연막(12) 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층(13)을 형성한다. 산화물 반도체층(13)은 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 형성하며, 이층 구조의 GIZO층에서 상부층의 Ga의 농도를 하부층보다 높게 조절한다.Referring to FIG. 2B, an oxide semiconductor layer 13 is formed on the gate insulating layer 12 to provide a channel region, a source region, and a drain region to overlap the gate electrode 11. The oxide semiconductor layer 13 is formed of a GIZO layer having a bilayer structure having different Ga concentrations, and in the GIZO layer having a bilayer structure, the Ga concentration of the upper layer is adjusted higher than that of the lower layer.

Ga의 농도가 서로 다른 이층 구조의 GIZO층을 형성하기 위한 실시예로서, 타겟(target)으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 게이트 절연막(12) 상에 하부 GIZO층(13a)이 형성되도록 하고, 하부 GIZO층(13a) 상에 Ga의 농도가 하부 GIZO층(13a)보다 높은 상부 GIZO층(13b)이 형성되도록 한다. 상기 타겟으로는 예를 들어, GaInZnO(GIZO) 타겟 및 Ga2O3 타겟을 사용할 수 있으며, 타겟에 인가되는 바이어스 전력이나, 펄스 레이저, 또는 타겟의 몰비 등을 조절하여 Ga의 농도를 조절할 수 있다. 즉, 하부 GIZO층(13a)과 상부 GIZO층(13b)을 한 번의 공정으로 동시에 형성하되, 상부 GIZO층(13b)을 형성하는 과정에서 Ga의 농도를 하부 GIZO층(13a)의 Ga의 농도보다 높게 조절한다. As an embodiment for forming a GIZO layer having a bilayer structure having different Ga concentrations, ions including In, Ga, and Zn are deposited from a target to form a lower GIZO layer 13a on the gate insulating layer 12. The upper GIZO layer 13b having the Ga concentration higher than the lower GIZO layer 13a is formed on the lower GIZO layer 13a. For example, a GaInZnO (GIZO) target and a Ga 2 O 3 target may be used as the target, and the concentration of Ga may be adjusted by adjusting a bias power applied to the target, a pulse laser, or a molar ratio of the target. . That is, the lower GIZO layer 13a and the upper GIZO layer 13b are simultaneously formed in one process, but the concentration of Ga is lower than the concentration of Ga in the lower GIZO layer 13a in the process of forming the upper GIZO layer 13b. Adjust it high.

예를 들어, 코스퍼터링(co-sputtering) 방법의 경우 GIZO 타겟 및 Ga2O3 타겟에 각각 바이어스 전력을 인가하고, Ga2O3 타겟에 인가되는 바이어스 전력의 크기를 조절할 수 있으며, 펄스 레이저 증착(pulse laser deposition) 방법의 경우 GIZO 타겟 및 Ga2O3 타겟에 각각 펄스 레이저를 조사하고, Ga2O3 타겟에 조사되는 펄스 레이저의 세기를 조절하여 Ga의 농도를 증가시킬 수 있다. 또한, GIZO 타겟 및 Ga2O3 타겟의 몰비를 조절하여 Ga의 농도를 증가시킬 수 있다. For example, in the case of the co-sputtering method, the bias power may be applied to the GIZO target and the Ga 2 O 3 target, and the magnitude of the bias power applied to the Ga 2 O 3 target may be adjusted, and the pulse laser deposition may be performed. In the case of the pulse laser deposition method, the GIZO target and the Ga 2 O 3 target may be irradiated with a pulse laser, and the intensity of Ga may be increased by adjusting the intensity of the pulse laser irradiated on the Ga 2 O 3 target. In addition, the concentration of Ga may be increased by adjusting the molar ratio of the GIZO target and the Ga 2 O 3 target.

일 예로서, 하부 GIZO층(13a)의 Ga의 농도는 20 내지 40at%가 되도록 하고, 상부 GIZO층(13b)의 Ga의 농도는 30 내지 60at%가 되도록 할 수 있다. 이 경우 하부 GIZO층(13a)의 Ga의 농도가 20at% 이하 또는 40at% 이상이 되면 박막 트랜지스터로서의 반도체 특성을 얻기 어려울 수 있으므로 원하는 전기적 특성을 얻을 수 있도록 적절한 범위 내에서 조절하면 된다. As an example, the concentration of Ga in the lower GIZO layer 13a may be 20 to 40 at%, and the concentration of Ga in the upper GIZO layer 13b may be 30 to 60 at%. In this case, when the Ga concentration of the lower GIZO layer 13a is 20at% or less or 40at% or more, it may be difficult to obtain semiconductor characteristics as a thin film transistor, and thus, it may be adjusted within an appropriate range to obtain desired electrical characteristics.

도 2c를 참조하면, 산화물 반도체층(13)을 포함하는 상부에 도전층을 형성한 후 패터닝하여 산화물 반도체층(13)의 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극(14a 및 14b)을 형성하고, 소스 전극 및 드레인 전극(14a 및 14b)을 포함하는 상부에 보호막(15)을 형성한다. Referring to FIG. 2C, source and drain electrodes 14a and 14b connected to the source and drain regions of the oxide semiconductor layer 13 are formed by patterning a conductive layer on the top including the oxide semiconductor layer 13. And a passivation film 15 formed on the top including the source and drain electrodes 14a and 14b.

상기와 같이 본 발명의 박막 트랜지스터는 산화물 반도체층(13)이 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 형성된다. As described above, in the thin film transistor of the present invention, the oxide semiconductor layer 13 is formed of a GIZO layer having a two-layer structure having different concentrations of Ga.

GIZO와 같은 산화물 반도체에서 Ga의 농도가 증가하면 비저항이 증가하여 절연특성을 나타내는 것으로 보고된 바 있다(논문 Hideo Hosono, 'Ionic amorphous oxide semiconductors : Material design, Carrier transport, and device application', J. of Non-crystalline Solid, 352, 2006, 851p 참조).Increasing the concentration of Ga in oxide semiconductors such as GIZO has been reported to increase the resistivity and exhibit insulating properties. Non-crystalline Solid, 352, 2006, 851p).

도 3은 In2O3 - ZnO - Ga2O3의 3 성분계에서 홀(hall) 효과에 의한 이동도를 맵핑(mapping)한 그래프로서, Ga2O3의 농도 비율이 증가하면 GIZO층의 비저항이 증가하고, GIZO층의 비저항이 증가하면 절연특성을 가지며 구조적으로 강건해진다. 즉, Ga은 In이나 Zn에 비해 산소와의 결합력이 강하기 때문에 Ga이 증가하면 산소 유실에 의한 케리어 생성이 억제될 수 있다. 따라서 상대적으로 비저항이 높게 유지되기 때문에 공정 과정에서 외부 영향에 의해 케리어가 생성되더라도 반도체 특성을 유지할 수 있게 된다. 본 발명의 효과를 높이기 위하여 하부 GIZO층(13a)과 상부 GIZO층(13b)의 두께 비를 1 내지 2 : 1 정도가 되도록 하는 것이 바람직하다.3 is a graph mapping the mobility due to the hall effect in the three-component system of In 2 O 3 -ZnO-Ga 2 O 3 , wherein the resistivity of the GIZO layer increases when the Ga 2 O 3 concentration ratio is increased. This increases and the resistivity of the GIZO layer increases, resulting in insulation and structural strength. That is, since Ga has a stronger bonding force with oxygen than In or Zn, when Ga increases, carrier generation due to oxygen loss can be suppressed. Therefore, since the resistivity is relatively high, semiconductor characteristics can be maintained even when a carrier is generated by external influences in the process. In order to increase the effect of the present invention, it is preferable that the thickness ratio of the lower GIZO layer 13a and the upper GIZO layer 13b is about 1-2: 1.

본 발명은 이러한 원리에 기초하여, 산화물 반도체층(13)을 형성하는 과정에 서 하부 GIZO층(13a)의 Ga의 농도는 기존의 GIZO층과 같거나 유사하게 조절하고, 상부 GIZO층(13b)의 Ga의 농도는 하부 GIZO층(13a)보다 높게 조절한다. 상부 GIZO층(13b)의 Ga의 농도를 기존의 GIZO층 보다 증가시킴으로써 구조적으로 강건해진다.Based on this principle, the Ga concentration of the lower GIZO layer 13a in the process of forming the oxide semiconductor layer 13 is adjusted to be the same as or similar to the existing GIZO layer, and the upper GIZO layer 13b. The Ga concentration is controlled to be higher than that of the lower GIZO layer 13a. By increasing the concentration of Ga in the upper GIZO layer 13b than the existing GIZO layer, it is structurally robust.

상기와 같은 구조의 박막 트랜지스터는 제조 과정에서 도전층을 패터닝하여 소스 및 드레인 전극(14a 및 14b)을 형성하거나, 보호막(15)을 증착할 때 산화물 반도체층(13)의 표면부가 노출되기 때문에 플라즈마에 의해 피해를 입게 된다. 만일 산화물 반도체층(13)이 단일층 구조의 GIZO층으로 형성될 경우 플라즈마에 의한 피해로 인해 표면 격자가 파괴되어 산소 결함(deficiency)이 발생되고, 이와 같은 산소 결함에 따른 비저항 감소에 의해 반도체 특성이 저하되거나 상실될 수 있다. In the thin film transistor having the above structure, the conductive layer is patterned to form the source and drain electrodes 14a and 14b, or the surface portion of the oxide semiconductor layer 13 is exposed when the protective layer 15 is deposited. Will be damaged by If the oxide semiconductor layer 13 is formed of a GIZO layer having a single layer structure, the surface lattice is destroyed due to the damage caused by plasma, and oxygen deficiency is generated. This can be degraded or lost.

도 4는 플라즈마에 의해 피해를 입은 산화물 반도체층의 전기적 특성을 도시한 그래프로서, 게이트 전압에 따른 드레인 전류의 변화로 볼 때 스위칭(transfer on/off) 특성을 상실하고 누설전류 특성을 나타낸다.FIG. 4 is a graph illustrating the electrical characteristics of the oxide semiconductor layer damaged by the plasma. In FIG. 4, the switching current is lost and the leakage current characteristics are lost when the drain current is changed according to the gate voltage.

그러나 본 발명에 따라 산화물 반도체층(13)을 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 형성하면, 상부 GIZO층(13b)의 강건한 구조에 의해 플라즈마에 노출되더라도 피해가 발생되지 않으며, 높은 비저항에 의해 전류의 흐름 경로가 형성되지 않기 때문에 누설전류가 발생되지 않는다. 즉, 게이트 절연막(12)과의 계면에 위치되는 하부 GIZO층(13a)은 1e+13 내지 1e+17#/㎤ 정도의 케리어 농도를 갖는 반도체 특성을 가지며, 상부 GIZO층(13b)은 높은 Ga의 농도에 따른 강건한 구조를 갖게 됨으로써 소자의 전기적 특성을 유지할 수 있고, 플라즈마 피해로 인한 전기 적 특성 저하를 방지할 수 있다.However, when the oxide semiconductor layer 13 is formed of a GIZO layer having a bilayer structure having different Ga concentrations according to the present invention, no damage occurs even when exposed to plasma by the robust structure of the upper GIZO layer 13b, and has a high specific resistance. Since no current flow path is formed, no leakage current is generated. That is, the lower GIZO layer 13a positioned at the interface with the gate insulating film 12 has semiconductor characteristics having a carrier concentration of about 1e + 13 to 1e + 17 # / cm 3, and the upper GIZO layer 13b has a high Ga By having a robust structure according to the concentration of can maintain the electrical characteristics of the device, it is possible to prevent the electrical characteristics deterioration due to plasma damage.

도 5는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(100)을 중심으로 개략적으로 설명한다.FIG. 5 is a perspective view illustrating an exemplary embodiment of a flat panel display including a thin film transistor according to an exemplary embodiment of the present invention, and will be schematically described with reference to the display panel 100 displaying an image.

표시 패널(100)은 대향하도록 배치된 두 개의 기판(110 및 120)과, 두 개의 기판(110 및 120) 사이에 개재된 액정층(130)으로 이루어지며, 기판(110)에 매트릭스 형태로 배열된 다수의 게이트 선(111)과 데이터 선(112)에 의해 화소 영역(113)이 정의된다. 그리고 게이트 선(111)과 데이터 선(112)이 교차되는 부분의 기판(110)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(114) 및 박막 트랜지스터(114)와 연결된 화소 전극(115)이 형성된다.The display panel 100 includes two substrates 110 and 120 disposed to face each other, a liquid crystal layer 130 interposed between the two substrates 110 and 120, and is arranged in a matrix form on the substrate 110. The pixel region 113 is defined by the plurality of gate lines 111 and the data lines 112. In the substrate 110 where the gate line 111 and the data line 112 cross each other, a thin film transistor 114 that controls a signal supplied to each pixel and a pixel electrode 115 connected to the thin film transistor 114 are provided. Is formed.

박막 트랜지스터(114)는 도 1과 같은 구조를 가지며, 도 2a 내지 도 2c를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다. The thin film transistor 114 has a structure as shown in FIG. 1 and may be manufactured according to the manufacturing method of the present invention described with reference to FIGS. 2A to 2C.

또한, 기판(120)에는 컬러필터(121) 및 공통전극(122)이 형성된다. 그리고 기판(110 및 120)의 배면에는 편광판(116 및 123)이 각각 형성되며, 편광판(116)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.In addition, the color filter 121 and the common electrode 122 are formed on the substrate 120. Polarizers 116 and 123 are formed on the rear surfaces of the substrates 110 and 120, respectively, and a backlight (not shown) is disposed below the polarizer 116 as a light source.

한편, 표시 패널(100)의 화소 영역(113) 주변에는 표시 패널(100)을 구동시키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 선과 데이터 선으로 공급한다.Meanwhile, a driving unit (not shown) for driving the display panel 100 is mounted around the pixel region 113 of the display panel 100. The driver converts an electrical signal provided from the outside into a scan signal and a data signal, and supplies the same to the gate line and the data line.

도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장 치의 다른 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.6A and 6B are a plan view and a cross-sectional view for describing another embodiment of a flat panel display device having a thin film transistor according to the present invention, and will be schematically described with reference to the display panel 200 displaying an image.

도 6a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220)을 둘러싸는 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다. Referring to FIG. 6A, the substrate 210 is defined as a pixel region 220 and a non-pixel region 230 surrounding the pixel region 220. In the substrate 210 of the pixel region 220, a plurality of organic light emitting diodes 300 connected in a matrix manner are formed between the scan line 224 and the data line 226, and the substrate of the non-pixel region 230 is formed. In operation 210, a power supply line for operation of the scan line 224 and the data line 226 and the organic light emitting device 300 extending from the scan line 224 and the data line 226 of the pixel region 220 may be formed. Not shown) and a scan driver 234 and a data driver 236 for processing signals supplied from the outside through the pad 228 and supplying them to the scan line 224 and the data line 226 are formed.

도 7을 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 박막층(319)으로 이루어진다. 유기 박막층(319)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다. Referring to FIG. 7, the organic light emitting diode 300 includes an anode electrode 317 and a cathode electrode 320, and an organic thin film layer 319 formed between the anode electrode 317 and the cathode electrode 320. The organic thin film layer 319 may have a structure in which a hole transport layer, an organic light emitting layer, and an electron transport layer are stacked, and further include a hole injection layer and an electron injection layer. In addition, a thin film transistor for controlling the operation of the organic light emitting device 300 and a capacitor for holding a signal may be further included.

박막 트랜지스터는 도 1과 같은 구조를 가지며, 도 2a 내지 도 2c를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다. The thin film transistor has a structure as shown in FIG. 1 and may be manufactured according to the manufacturing method of the present invention described with reference to FIGS. 2A to 2C.

상기와 같이 구성된 박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 6a 및 도 7을 통해 보다 상세히 설명하면 다음과 같다.The organic electroluminescent device 300 including the thin film transistor configured as described above will be described in more detail with reference to FIGS. 6A and 7 as follows.

기판(210) 상에 게이트 전극(11)이 형성된다. 이 때 화소 영역(220)에는 게이트 전극(11)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다. The gate electrode 11 is formed on the substrate 210. In this case, the scan line 224 connected to the gate electrode 11 is formed in the pixel region 220, and the scan line 224 extends from the scan line 224 of the pixel region 220 in the non-pixel region 230. And a pad 228 for receiving a signal from the outside may be formed.

게이트 전극(11)을 포함하는 상부에는 게이트 절연막(12)에 의해 게이트 전극(11)과 전기적으로 절연되며, 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층(13)이 형성된다. 산화물 반도체층(13)은 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 형성되며, 이층 구조의 GIZO층에서 상부층의 Ga의 농도가 하부층보다 높게 조절된다.On the top including the gate electrode 11, an oxide semiconductor layer 13 is electrically insulated from the gate electrode 11 by the gate insulating layer 12 and provides a channel region, a source region, and a drain region. The oxide semiconductor layer 13 is formed of a GIZO layer having a bilayer structure having different Ga concentrations, and the Ga concentration of the upper layer is controlled to be higher than that of the lower layer in the GIZO layer having a bilayer structure.

산화물 반도체층(13) 상에는 소스 영역 및 드레인 영역과 접촉되는 소스 및 드레인 전극(14a 및 14b)이 형성된다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(14a 및 14b)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.On the oxide semiconductor layer 13, source and drain electrodes 14a and 14b are formed in contact with the source region and the drain region. In this case, data lines 226 connected to the source and drain electrodes 14a and 14b are formed in the pixel region 220, and non-pixel regions 230 extend from the data lines 226 of the pixel region 220. The data line 226 and a pad 228 for receiving a signal from the outside may be formed.

소스 및 드레인 전극(14a 및 14b)을 포함하는 상부에는 보호막(15)이 형성되고, 보호막(15)에는 소스 또는 드레인 전극(14a 또는 14b)이 노출되도록 비아홀이 형성된다. 보호막(15)은 절연 및 평탄화를 위해 다층 구조로도 형성될 수 있다.A passivation layer 15 is formed on the top including the source and drain electrodes 14a and 14b, and a via hole is formed in the passivation layer 15 to expose the source or drain electrodes 14a or 14b. The passivation layer 15 may also be formed in a multilayer structure for insulation and planarization.

비아홀을 통해 소스 또는 드레인 전극(14a 또는 14b)과 연결되는 애노드 전극(317)이 형성되고, 애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 보호막(15) 상에 화소 정의막(318)이 형성된다. 그리고 노출된 애노드 전극(317) 상에 유기 박막층(319)이 형성되고, 유기 박막층(319)을 포함하는 화소 정의막(318) 상에 캐소드 전극(320)이 형성된다. An anode electrode 317 connected to the source or drain electrode 14a or 14b is formed through the via hole, and the pixel defining layer 318 is disposed on the passivation layer 15 such that a portion of the anode electrode 317 (light emitting area) is exposed. ) Is formed. The organic thin film layer 319 is formed on the exposed anode electrode 317, and the cathode electrode 320 is formed on the pixel defining layer 318 including the organic thin film layer 319.

도 6b를 참조하면, 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.Referring to FIG. 6B, an encapsulation substrate 400 for encapsulating the pixel region 220 is disposed on the substrate 210 on which the organic light emitting diode 300 is formed, and the encapsulation substrate 400 is formed by the encapsulant 410. The display panel 200 is completed by bonding to the substrate 210.

이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the preferred embodiment of the present invention has been disclosed through the detailed description and the drawings. The terms are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명에 따른 박막 트랜지스터를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a thin film transistor according to the present invention.

도 2a 내지 도 2c는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a thin film transistor according to the present invention.

도 3은 In2O3 - ZnO - Ga2O3의 3 성분계에서 홀(hall) 효과에 의한 이동도를 맵핑한 그래프.3 is a graph mapping the mobility due to the hall effect in the three component system of In 2 O 3 -ZnO-Ga 2 O 3 .

도 4는 플라즈마에 의해 피해를 입은 산화물 반도체층의 전기적 특성을 도시한 그래프.4 is a graph showing the electrical characteristics of the oxide semiconductor layer damaged by the plasma.

도 5는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도.5 is a perspective view for explaining an exemplary embodiment of a flat panel display including a thin film transistor according to the present invention.

도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도.6A and 6B are a plan view and a sectional view for explaining another embodiment of a flat panel display device having a thin film transistor according to the present invention.

도 7은 도 6a의 유기전계발광 소자를 설명하기 위한 단면도.FIG. 7 is a cross-sectional view for describing the organic light emitting display device of FIG. 6A. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 110, 120, 210: 기판 11: 게이트 전극10, 110, 120, 210: substrate 11: gate electrode

12: 게이트 절연막 13: 산화물 반도체층12: gate insulating film 13: oxide semiconductor layer

13a, 13b: GIZO층 14a: 소스 전극13a, 13b: GIZO layer 14a: source electrode

14b: 드레인 전극 15: 보호막14b: drain electrode 15: protective film

100, 200: 표시 패널 111: 게이트 선100, 200: display panel 111: gate line

112: 데이터 선 113: 화소 영역112: data line 113: pixel area

114: 박막 트랜지스터 115: 화소 전극114: thin film transistor 115: pixel electrode

116, 123: 편광판 121: 컬러필터116, 123: polarizer 121: color filter

122: 공통전극 130: 액정층122: common electrode 130: liquid crystal layer

220: 화소 영역 224: 주사 라인220: pixel region 224: scan line

226: 데이터 라인 228: 패드226: data line 228: pad

230: 비화소 영역 234: 주사 구동부230: non-pixel region 234: scan driver

236: 데이터 구동부 300: 유기전계발광 소자236: data driver 300: organic light emitting device

317: 애노드 전극 318: 화소 정의막317: anode electrode 318: pixel defining film

319: 유기 박막층 320: 캐소드 전극319: organic thin film layer 320: cathode electrode

400: 봉지 기판 410: 밀봉재400: sealing substrate 410: sealing material

Claims (10)

기판;Board; 상기 기판 상에 형성된 게이트 전극;A gate electrode formed on the substrate; 게이트 절연막에 의해 상기 게이트 전극과 절연되며 채널 영역, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체층; 및An oxide semiconductor layer insulated from the gate electrode by a gate insulating layer and including a channel region, a source region and a drain region; And 상기 소스 영역 및 상기 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 포함하며,A source electrode and a drain electrode connected to the source region and the drain region, 상기 산화물 반도체층이 Ga의 농도가 서로 다른 이층 구조의 GIZO층으로 이루어지고, 상부 GIZO층의 Ga의 농도가 하부 GIZO층보다 높은 박막 트랜지스터.The thin film transistor of which the oxide semiconductor layer is formed of a GIZO layer having a bilayer structure having a different Ga concentration, and a Ga concentration of the upper GIZO layer is higher than that of the lower GIZO layer. 삭제delete 제 1 항에 있어서, 상기 하부층의 Ga의 농도는 20at% 내지 40at%이고, 상기 상부층의 Ga의 농도는 30at% 내지 60at%인 박막 트랜지스터.The thin film transistor of claim 1, wherein a concentration of Ga in the lower layer is 20 at% to 40 at%, and a concentration of Ga in the upper layer is 30 at% to 60 at%. 기판 상에 게이트 전극을 형성하는 단계;Forming a gate electrode on the substrate; 상기 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계;Forming a gate insulating layer on the gate including the gate electrode; 상기 게이트 절연막 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 산화물 반도체층을 형성하는 단계; 및 Forming an oxide semiconductor layer on the gate insulating layer to provide a channel region, a source region, and a drain region; And 상기 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,Forming a source electrode and a drain electrode connected to the source region and the drain region; 상기 산화물 반도체층 형성 단계는 타겟으로부터 In, Ga 및 Zn을 포함하는 이온이 증착되어 상기 게이트 절연막 상에 하부 GIZO층이 형성되도록 하는 단계; 및The forming of the oxide semiconductor layer may include depositing ions including In, Ga, and Zn from a target to form a lower GIZO layer on the gate insulating layer; And 상기 하부 GIZO층 상에 Ga의 농도가 상기 하부 GIZO층보다 높은 상부 GIZO층이 형성되도록 하는 단계를 포함하는 박막 트랜지스터의 제조 방법.And forming an upper GIZO layer having a Ga concentration higher than that of the lower GIZO layer on the lower GIZO layer. 제 4 항에 있어서, 상기 하부 GIZO층의 Ga의 농도는 20at% 내지 40at%가 되도록 하고, 상기 상부 GIZO층의 Ga의 농도는 30at% 내지 60at%가 되도록 하는 박막 트랜지스터의 제조 방법.The method of claim 4, wherein the concentration of Ga in the lower GIZO layer is 20 at% to 40 at%, and the concentration of Ga in the upper GIZO layer is 30 at% to 60 at%. 제 4 항에 있어서, 상기 타겟으로 InGaZnO 타겟 및 Ga2O3 타겟을 사용하는 박막 트랜지스터의 제조 방법.The method of claim 4, wherein an InGaZnO target and a Ga 2 O 3 target are used as the target. 제 6 항에 있어서, 상기 InGaZnO 타겟 및 상기 Ga2O3 타겟에 각각 바이어스 전력을 인가하고, 상기 Ga2O3 타겟에 인가되는 바이어스 전력의 크기를 조절하여 상기 Ga의 농도를 증가시키는 박막 트랜지스터의 제조 방법.The thin film transistor of claim 6, wherein a bias power is applied to the InGaZnO target and the Ga 2 O 3 target, respectively, and the concentration of the Ga is increased by adjusting the magnitude of the bias power applied to the Ga 2 O 3 target. Manufacturing method. 제 6 항에 있어서, 상기 InGaZnO 타겟 및 상기 Ga2O3 타겟에 각각 펄스 레이저를 조사하고, 상기 Ga2O3 타겟에 조사되는 펄스 레이저의 세기를 조절하여 상기 Ga의 농도를 증가시키는 박막 트랜지스터의 제조 방법.The method of claim 6, wherein the thin film transistor of the InGaZnO target and examine each of the pulse laser on the Ga 2 O 3 target, by adjusting the intensity of the pulse laser is irradiated to the Ga 2 O 3 target to increase the concentration of the Ga Manufacturing method. 제 6 항에 있어서, 상기 InGaZnO 타겟 및 상기 Ga2O3 타겟의 몰비를 조절하여 상기 Ga의 농도를 증가시키는 박막 트랜지스터의 제조 방법.The method of claim 6, wherein the concentration of Ga is increased by controlling the molar ratio of the InGaZnO target and the Ga 2 O 3 target. 청구항 1 및 청구항 3 중 어느 한 항의 박막 트랜지스터를 구비하는 평판 표시 장치.A flat panel display comprising the thin film transistor according to any one of claims 1 to 3.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
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KR20070035373A (en) * 2005-09-27 2007-03-30 삼성에스디아이 주식회사 Transparent thin film transistor and manufacturing method thereof
KR20070102939A (en) * 2006-04-17 2007-10-22 삼성전자주식회사 Amorphous zno based thin film transistor and method of manufacturing the same

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