KR100940337B1 - Method of manufacturing a semiconductor device - Google Patents

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권영수
최영철
임석규
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주식회사 아토
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Abstract

PURPOSE: A method of manufacturing a semiconductor device is provided to minimize the change of a chamber by performing second process before the first process is completely. CONSTITUTION: A wiring(210) is formed by using a copper on a semiconductor substrate(200). The semiconductor substrate having a native oxide is loaded at a reaction chamber. A nitrogen source(NH3) is flowed into a reaction chamber and the native oxide on the above semiconductor substrate is removed. A silicon source is increased in the reaction chamber and the silicon nitride layer(230) is formed on the above semiconductor substrate. The nitrogen source and silicon source is excited by using the plasma. The concentration of the silicon source increases at the top of the silicon nitride film.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신(damascene) 공정에서 자연 산화막 제거 공정부터 식각 정지막 증착 공정을 인시투(insitu)로 연속적으로 실시하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a etch stop film deposition process is continuously performed in situ from a natural oxide film removal process in a damascene process.

반도체 소자의 고속화 및 고집적화에 따라 근래에는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 또한, 신호 지연(RC Signal Delay)을 감소시키기 위하여 배선 재료로 구리를 이용하고, 절연층 재료로 유전 상수(k)가 낮은 물질을 이용하고 있다. 그리고, 디자인 룰(Design Rule) 감소에 따른 금속 패터닝(metal patterning)의 어려움 등으로 인하여 배선 형성 공정에서 금속 식각 및 절연층 갭 충전 공정을 실시하지 않는 다마신(Damascene) 공정이 개발되었다.BACKGROUND OF THE INVENTION In recent years, as the semiconductor devices become faster and have higher integration, metal wirings have been miniaturized and multilayered. In addition, in order to reduce the RC signal delay, copper is used as the wiring material, and a material having a low dielectric constant k is used as the insulating layer material. In addition, a damascene process, which does not perform metal etching and an insulating layer gap filling process, has been developed due to difficulty in metal patterning due to a reduction in design rule.

다마신 공정은 구리 등을 이용한 하부 배선이 형성된 기판 상에 식각 정지막 및 층간 절연막을 형성한 후 층간 절연막 및 식각 정지막의 소정 영역을 식각하여 홀 또는 트렌치를 형성하고, 홀 또는 트렌치에 금속층을 매립하여 금속 배선을 형 성하는 공정이다. 이때, 식각 정지막을 형성하기 이전에 하부 배선 상에는 자연 사화막이 형성되는데, 이는 배선의 저항을 높이는 역할을 하기 때문에 식각 정지막을 형성하기 이전에 제거해야 한다. 또한, 배선의 특성을 향상시키기 위해 자연 산화막을 제거한 후 하부 배선 상에 실리사이드막을 형성하고 식각 정지막을 형성하기도 한다.In the damascene process, an etch stop film and an interlayer insulating film are formed on a substrate on which a lower wiring using copper, etc. is formed, and then a predetermined area of the interlayer insulating film and the etch stop film is etched to form holes or trenches, and a metal layer is embedded in the holes or trenches. To form a metal wiring. At this time, before the etch stop layer is formed, a natural dead film is formed on the lower wiring, which serves to increase the resistance of the wire, and thus it must be removed before forming the etch stop layer. In addition, in order to improve the characteristics of the wiring, after removing the native oxide film, a silicide film is formed on the lower wiring and an etch stop film is formed.

그런데, 자연 산화막 제거 공정, 실리사이드막 형성 공정 및 식각 정지막 형성 공정은 주로 다른 공정 챔버를 이용하여 실시한다. 따라서, 공정 시간이 오래 소요되고 장비 효용성도 떨어지게 되므로 생산성이 저하된다. 또한, 플라즈마의 이용, 온도, 압력 및 공정 가스의 변화 등에 의해 소정의 구조가 형성된 반도체 기판이 플라즈마 데미지 및 파티클(particle) 등에 취약할 수 있다. 뿐만 아니라, 식각 정지막의 경우 증착 초기의 막질이 하부 막과의 접착 특성이 저하되어 식각 정지막이 들뜨는 문제점이 발생될 수 있다.By the way, a natural oxide film removal process, a silicide film formation process, and an etch stop film formation process are mainly performed using another process chamber. As a result, the process takes a long time and the equipment utility is also lowered, thereby lowering the productivity. In addition, semiconductor substrates having a predetermined structure may be vulnerable to plasma damage, particles, etc. due to the use of plasma, changes in temperature, pressure, process gas, and the like. In addition, in the case of the etch stop film, the film quality in the initial stage of deposition decreases the adhesion property with the lower film, which may cause a problem that the etch stop film is lifted.

본 발명은 이전 공정의 소오스가 유입되는 동안 다음 공정의 소오스를 점차적으로 증가시키면서 유입하여 동일 챔버에서 다수의 공정을 연속적으로 실시하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device in which a plurality of processes are continuously performed in the same chamber while gradually increasing the source of the next process while the source of the previous process is introduced.

본 발명은 제 1 소오스를 유입하는 동안 제 2 소오스를 점차적으로 증가시켜 유입하여 다마신 공정에서 자연 산화막 제거 공정부터 식각 정지막 증착 공정을 인시투로 연속적으로 실시하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method for manufacturing a semiconductor device in which the second source is gradually increased while the first source is introduced, and subsequently introduced thereto to continuously perform the etching stop film deposition process in situ from the removal of the natural oxide film in the damascene process. .

본 발명의 일 양태에 따른 반도체 소자의 제조 방법은 동일 챔버에서 다수의 공정을 연속적으로 실시하되, 제 1 소오스가 유입되어 제 1 공정을 실시하는 동안 제 2 소오스를 점차적으로 증가시켜 유입하여 제 1 공정이 종료되기 이전 또는 종료되는 시점부터 제 2 공정이 시작된다.In the method of manufacturing a semiconductor device according to an aspect of the present invention, a plurality of processes are continuously performed in the same chamber, and a first source is introduced to gradually increase and introduce a second source to perform the first process. The second process begins before or after the process ends.

본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은 반응 챔버에 반도체 기판을 로딩하는 단계; 상기 반도체 기판 상의 자연 산화막을 제거하기 위해 상기 반응 챔버에 제 1 소오스를 유입하는 단계; 및 상기 자연 산화막이 완전히 제거되기 이전 또는 완전히 제거되는 시점부터 상기 반응 챔버에 제 2 소오스를 점차적으로 증가시켜 유입하여 상기 반도체 기판 상에 박막을 형성하는 단계를 포함한다.According to another aspect of the present invention, a method of manufacturing a semiconductor device includes loading a semiconductor substrate into a reaction chamber; Introducing a first source into the reaction chamber to remove a native oxide film on the semiconductor substrate; And gradually increasing and introducing a second source into the reaction chamber before the natural oxide film is completely removed or when the natural oxide film is completely removed to form a thin film on the semiconductor substrate.

상기 제 1 및 제 2 소오스는 플라즈마를 이용하여 여기시킨다.The first and second sources are excited using plasma.

상기 박막은 상부로 갈수록 상기 제 2 소오스의 농도가 증가하여 형성된다.The thin film is formed by increasing the concentration of the second source toward the top.

상기 제 2 소오스는 점차적으로 증가시켜 유입하거나 설정된 시간 후 일정한 양으로 유입한다.The second source is gradually increased to flow in or in a constant amount after a set time.

본 발명의 또다른 양태에 따른 반도체 소자의 제조 방법은 반응 챔버에 반도체 기판을 로딩하는 단계; 상기 반도체 기판 상의 자연 산화막을 제거하기 위해 상기 반응 챔버에 제 1 소오스를 유입하는 단계; 상기 제 1 소오스를 유입한 후 상기 자연 산화막이 완전히 제거되기 이전부터 상기 반응 챔버에 퍼지 가스를 점차적으로 증가시켜 유입하는 단계; 상기 제 1 소오스 및 퍼지 가스의 유입을 중단시키고 상기 반응 챔버에 제 2 소오스를 유입하여 상기 반도체 기판에 실리사이드막을 형성하는 단계; 및 상기 제 2 소오스의 유입과 동시에 상기 제 1 소오스를 점차적으로 증가시켜 유입하여 상기 실리사이드막을 질화시키는 동시에 박막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: loading a semiconductor substrate into a reaction chamber; Introducing a first source into the reaction chamber to remove a native oxide film on the semiconductor substrate; Gradually increasing the purge gas into the reaction chamber after the first source is introduced and before the natural oxide film is completely removed; Stopping the flow of the first source and the purge gas and introducing a second source into the reaction chamber to form a silicide film on the semiconductor substrate; And gradually increasing the first source at the same time as the introduction of the second source to form the thin film at the same time as nitriding the silicide layer.

상기 자연 산화막 제거 및 박막 형성은 플라즈마를 인가하여 실시하고, 상기 실리사이드막 형성은 플라즈마를 인가하지 않고 실시한다.The removal of the natural oxide film and the formation of a thin film are performed by applying a plasma, and the silicide film is formed without applying a plasma.

본 발명은 이전 공정의 소오스가 유입되는 동안 다음 공정의 소오스를 점차적으로 증가시키면서 유입하여 동일 챔버에서 다수의 공정을 연속적으로 실시하는 반도체 소자의 제조 방법을 제공한다. 즉, 제 1 소오스의 분위기를 유지하여 제 1 공정을 실시하는 동안 제 2 소오스를 점차적으로 증가시켜 유입하여 제 1 공정이 종료되기 이전부터 제 2 공정이 시작되도록 한다. The present invention provides a method of manufacturing a semiconductor device in which a plurality of processes are continuously performed in the same chamber while gradually increasing the source of the next process while the source of the previous process is introduced. In other words, while maintaining the atmosphere of the first source, the second source is gradually increased while the first process is performed so that the second process starts before the first process is completed.

본 발명에 의하면, 제 1 공정이 완전히 종료되기 이전에 제 2 공정을 실시함으로써 공정 단계의 변화에 대하여 반응 챔버의 변화를 최소화하면서 공정을 수행할 수 있다. 따라서, 플라즈마, 온도, 압력 및 반응 가스의 변화 등에 의한 공정 데미지 및 파티클에 의한 데미지를 최소화할 수 있다. 또한, 증착 막의 초기 막질을 개선할 수 있어 하부 막과의 접착 특성을 향상시킬 수 있다.According to the present invention, the process can be performed while minimizing the change in the reaction chamber with respect to the change in the process step by performing the second process before the first process is completely terminated. Therefore, it is possible to minimize the damage caused by the process damage and particles caused by the plasma, temperature, pressure, and change of the reaction gas. In addition, it is possible to improve the initial film quality of the deposited film can improve the adhesion properties with the lower film.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the thickness of layers, films, panels, regions, etc., may be exaggerated for clarity, and like reference numerals designate like elements. In addition, if a part such as a layer, film, area, etc. is expressed as “upper” or “on” another part, each part is different from each part as well as being “right up” or “directly above” another part. This includes the case where there is another part between parts.

도 1은 본 발명에 따른 반도체 소자의 제조 방법에 이용되는 반응 장치의 개 략 단면도로서, 플라즈마를 이용하여 식각 및 증착을 동시에 실시하는 반응 장치의 개략 단면도이다.1 is a schematic cross-sectional view of a reaction apparatus used in the method of manufacturing a semiconductor device according to the present invention, which is a schematic cross-sectional view of a reaction apparatus that simultaneously performs etching and deposition using plasma.

도 1을 참조하면, 본 발명에 이용되는 반응 장치는 내부에 반응 공간이 마련된 반응 챔버(100)와, 반응 챔버(100) 내부의 하측에 마련되어 기판(10)을 지지하는 기판 지지대(110)와, 기판 지지대(110)와 대향하는 반응 챔버(100) 내부의 상측에 마련되어 반응 소오스를 분사하는 샤워헤드(120)와, 샤워헤드(120)에 제 1 소오스를 공급하는 제 1 소오스 공급부(130)와, 샤워헤드(120)에 제 2 소오스를 공급하는 제 2 소오스 공급부(140)와, 샤워헤드(120)로부터 분사된 제 1 및 제 2 소오스를 여기시키기 위한 플라즈마 발생부(150)를 포함한다.Referring to FIG. 1, a reaction apparatus used in the present invention includes a reaction chamber 100 having a reaction space therein, a substrate support 110 provided below the reaction chamber 100 to support the substrate 10, and A showerhead 120 disposed above the inside of the reaction chamber 100 facing the substrate support 110 to inject the reaction source, and a first source supply unit 130 to supply the first source to the showerhead 120. And a second source supply unit 140 for supplying a second source to the showerhead 120, and a plasma generator 150 for exciting the first and second sources injected from the showerhead 120. .

반응 챔버(100)는 소정의 반응 영역을 마련하고, 이를 기밀하게 유지시킨다. 반응 챔버(100)는 대략 원형의 평면부 및 평면부로부터 상향 연장된 측벽부를 포함하여 소정의 공간을 가지는 반응부와, 대략 원형으로 반응부 상에 위치하여 반응 챔버(100)를 기밀하게 유지하는 덮개를 포함할 수 있다. 물론, 반응부 및 덮개는 원형 이외에 다양한 형상으로 제작될 수 있는데, 예를들어 기판(10) 형상에 대응하는 형상으로 제작될 수 있다.The reaction chamber 100 provides a predetermined reaction zone and keeps it airtight. The reaction chamber 100 includes a reaction part having a predetermined space, including a substantially circular flat part and a side wall part extending upwardly from the planar part, and positioned on the reaction part in a substantially circular shape to keep the reaction chamber 100 airtight. It may include a cover. Of course, the reaction unit and the cover may be manufactured in various shapes other than a circle, for example, may be manufactured in a shape corresponding to the shape of the substrate 10.

기판 지지대(110)는 반응 챔버(100)의 하부에 마련되며, 샤워 헤드(120)와 대향하는 위치에 설치된다. 기판 지지대(110)는 반응 챔버(100) 내로 유입된 기판(10)이 안착될 수 있도록 예를들어 정전척 등이 마련될 수 있다. 또한, 기판 지지대(110)는 대략 원형으로 마련될 수 있으나, 기판(10) 형상과 대응되는 형상으로 마련될 수 있으며, 기판(10)보다 크게 제작될 수 있다. 기판 지지대(110) 하부에는 기판 지지대(110)를 승하강 이동시키는 기판 승강기(111)가 마련된다. 기판 승강기(111)는 기판 지지대(110) 상에 기판(10)이 안착되면 기판 지지대(110)를 샤워헤드(120)와 근접하도록 이동시킨다. 또한, 기판 지지대(110) 내부에는 히터(미도시)가 장착된다. 히터는 소정 온도로 발열하여 기판(10)을 가열함으로써 제 1 및 제 2 소오스를 이용하는 공정, 예를들어 자연 산화막 제거, 실리사이드막 형성 및 식각 정지막 증착이 기판(10) 상에 용이하게 증착되도록 한다. 한편, 기판 지지대(110) 내부에는 히터 이외에 냉각관(미도시)이 더 마련될 수 있다. 냉각관은 기판 지지대(110) 내부에 냉매가 순환되도록 함으로써 냉열이 기판 지지대(110)를 통해 기판(10)에 전달되어 기판(10)의 온도를 원하는 온도로 제어할 수 있다.The substrate support 110 is provided below the reaction chamber 100 and is installed at a position facing the shower head 120. The substrate support 110 may be provided with, for example, an electrostatic chuck so that the substrate 10 introduced into the reaction chamber 100 may be seated. In addition, the substrate support 110 may be provided in a substantially circular shape, but may be provided in a shape corresponding to the shape of the substrate 10 and may be made larger than the substrate 10. A substrate lift 111 is provided below the substrate support 110 to move the substrate support 110 up and down. When the substrate 10 is seated on the substrate support 110, the substrate lift 111 moves the substrate support 110 to approach the showerhead 120. In addition, a heater (not shown) is mounted in the substrate support 110. The heater generates heat to a predetermined temperature to heat the substrate 10 so that a process using the first and second sources, for example, removal of a natural oxide layer, formation of a silicide film, and deposition of an etch stop film may be easily deposited on the substrate 10. do. Meanwhile, a cooling tube (not shown) may be further provided in the substrate support 110 in addition to the heater. The cooling tube allows the coolant to circulate in the substrate support 110 so that the cooling heat is transferred to the substrate 10 through the substrate support 110 to control the temperature of the substrate 10 to a desired temperature.

샤워헤드(120)는 반응 챔버(100) 내의 상부에 기판 지지대(110)와 대향하는 위치에 설치되며, 제 1 및 제 2 소오스를 반응 챔버(100)의 하측으로 분사한다. 샤워헤드(120)는 상부가 제 1 소오스 공급부(130) 및 제 2 소오스 공급부(140)와 연결되고, 하부는 기판(10)에 제 1 및 제 2 소오스를 분사하기 위한 복수의 분사홀(122)이 형성된다. 샤워헤드(120)는 대략 원형으로 제작되지만, 기판(10) 형상으로 제작될 수도 있다. 또한, 샤워헤드(120)는 기판 지지대(110)와 동일 크기로 제작될 수 있다.The shower head 120 is installed at a position opposite to the substrate support 110 in the upper portion of the reaction chamber 100, and sprays the first and second sources to the lower side of the reaction chamber 100. The shower head 120 has an upper portion connected to the first source supply unit 130 and the second source supply unit 140, and the lower portion of the shower head 120 has a plurality of injection holes 122 for injecting the first and second sources onto the substrate 10. ) Is formed. The showerhead 120 may be manufactured in a substantially circular shape, but may be manufactured in the shape of the substrate 10. In addition, the shower head 120 may be manufactured to the same size as the substrate support (110).

제 1 소오스 공급부(130)는 샤워헤드(120)의 상부와 연결되어 제 1 소오스를 샤워헤드(120)에 공급하는 제 1 소오스 공급관(132)과, 제 1 소오스를 저장하는 제 1 소오스 저장부(134)를 포함한다. 제 1 소오스 저장부(134)는 자연 산화막을 제거하고, 예를들어 실리콘 질화막(SiN) 등의 식각 정지막을 형성하기 위한 소오스, 예 를들어 NH3 등의 질소 소오스를 저장한다. 또한, 제 1 소오스 저장부(134)는 자연 산화막을 제거하기 위해 H2 소오스를 저장할 수 있다. 따라서, 제 1 소오스 저장부(134)는 NH3 소오스 및 H2 소오스를 구분하여 저장할 수도 있다. 제 1 소오스 저장부(134)에 저장된 제 1 소오스는 제 1 소오스 공급관(132)을 통해 샤워헤드(120)에 공급된다. 또한, 제 1 소오스 저장부(134)와 제 1 소오스 공급관(134) 사이에는 제 1 소오스의 공급 및 공급량을 제어할 수 있도록 밸브(미도시) 등이 설치된다.The first source supply unit 130 is connected to an upper portion of the shower head 120 to supply a first source to the shower head 120, a first source supply pipe 132, and a first source storage unit to store the first source. 134. The first source storage unit 134 removes the native oxide layer and stores a source for forming an etch stop layer such as silicon nitride (SiN), for example, a nitrogen source such as NH 3 . In addition, the first source storage unit 134 may store the H 2 source to remove the native oxide layer. Accordingly, the first source storage unit 134 may store the NH 3 source and the H 2 source separately. The first source stored in the first source storage unit 134 is supplied to the showerhead 120 through the first source supply pipe 132. In addition, a valve (not shown) is installed between the first source storage unit 134 and the first source supply pipe 134 so as to control the supply and supply amount of the first source.

제 2 소오스 공급부(140)는 샤워헤드(120)의 상부와 연결되어 제 2 소오스를 샤워헤드(120)에 공급하는 제 2 소오스 공급관(142)과, 제 2 소오스를 저장하는 제 2 소오스 저장부(144)를 포함한다. 제 2 소오스 저장부(144)는 예를들어 실리콘 질화막 등의 식각 정지막을 형성하고, 실리사이드막을 형성하기 위한 소오스, 예를들어 SiH4 등의 실리콘 소오스를 저장한다. 제 2 소오스 저장부(144)에 저장된 제 2 소오스는 제 2 소오스 공급관(142)을 통해 샤워헤드(120)에 공급된다. 또한, 제 2 소오스 저장부(144)와 제 2 소오스 공급관(142) 사이에는 제 2 소오스의 공급 및 공급량을 제어할 수 있도록 밸브(미도시) 등이 설치된다.The second source supply unit 140 is connected to an upper portion of the showerhead 120 to supply a second source to the showerhead 120, a second source supply pipe 142, and a second source storage unit to store the second source. 144. The second source storage unit 144 forms an etch stop film such as, for example, a silicon nitride film, and stores a source for forming a silicide film, for example, a silicon source such as SiH 4 . The second source stored in the second source storage unit 144 is supplied to the showerhead 120 through the second source supply pipe 142. In addition, a valve (not shown) is installed between the second source storage unit 144 and the second source supply pipe 142 to control the supply and supply amount of the second source.

플라즈마 발생부(150)는 제 1 및 제 2 소오스의 적어도 어느 하나를 여기시키기 위해 설치한다. 플라즈마 발생부(150)는 반응 챔버(100)의 상부 및 측부의 적어도 어느 하나에 설치될 수 있는 플라즈마 발생 코일(152)과, 플라즈마 발생 코일(152)에 소정의 전원을 공급하는 전원 공급부(154)를 포함한다. 여기서, 플라즈마 발생 코일(152)이 반응 챔버(100)의 상부 및 측부에 동시에 설치되는 경우 이들 플라즈마 발생 코일(152)는 병렬 연결될 수 있다. 또한, 반응 챔버(100)의 상부에 설치된 플라즈마 발생 코일(152)은 샤워헤드(120)로부터 분사되는 제 1 및 제 2 소오스를 완전하게 이온화하기 위해 외경이 샤워헤드(120)보다 크게 설치되는 것이 바람직하다. 따라서, 전원 공급부(154)로부터 소정 전원이 플라즈마 발생 코일(152)에 인가되면, 플라즈마 발생 코일(152)로부터 자기장이 발생되어 제 1 및 제 2 소오스를 여기시키게 된다.The plasma generator 150 is installed to excite at least one of the first and second sources. The plasma generator 150 may include a plasma generator coil 152 that may be installed in at least one of the upper and side portions of the reaction chamber 100, and a power supply unit 154 that supplies predetermined power to the plasma generator coil 152. ). Here, when the plasma generating coils 152 are installed at the top and side of the reaction chamber 100 at the same time, these plasma generating coils 152 may be connected in parallel. In addition, the plasma generating coil 152 installed on the upper portion of the reaction chamber 100 has an outer diameter larger than that of the shower head 120 to completely ionize the first and second sources injected from the shower head 120. desirable. Therefore, when a predetermined power is applied to the plasma generating coil 152 from the power supply unit 154, a magnetic field is generated from the plasma generating coil 152 to excite the first and second sources.

또한, 도시되지 않았지만, 반응 챔버(100) 내의 압력을 조절하기 위한 진공 펌프(미도시)와, 반응 챔버(100) 내의 미반응 가스를 배출하기 위한 배출구(미도시) 및 퍼지 가스를 공급하기 위한 퍼지 가스 공급부(미도시) 등이 더 마련될 수 있다. In addition, although not shown, a vacuum pump (not shown) for adjusting the pressure in the reaction chamber 100, a discharge port (not shown) for discharging the unreacted gas in the reaction chamber 100, and for supplying a purge gas A purge gas supply unit (not shown) may be further provided.

도 2 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 to 6 are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 소정의 구조가 형성된 반도체 기판(200)을 반응 챔버(100)에 로딩한다. 반도체 기판(200) 상에는 예를들어 트랜지스터, 메모리 셀 등의 개별 소자가 형성되고, 구리 등을 이용하여 하부 배선(210)이 형성된다. 그런데, 하부 배선(210) 형성 후 반도체 기판(200)의 이송 등에 의해 하부 배선(210) 상에는 자연 산화막(220)이 성장된다. 자연 산화막(220)은 하부 배선(210)이 구리로 형성되는 경우 구리 산화막(CuO)으로 형성된다. 하부 배선(210)이 형성된 반도체 기판(200)이 반응 챔버(100) 내로 로딩되면 반도체 기판(200)이 기판 지지대(110) 상 에 안착되고, 기판 승강기(111)가 상부로 승강하여 기판 지지대(110)와 샤워헤드(120) 사이의 간격을 소정 간격으로 유지하도록 한다. Referring to FIG. 2, the semiconductor substrate 200 having a predetermined structure is loaded into the reaction chamber 100. For example, individual elements such as transistors and memory cells are formed on the semiconductor substrate 200, and lower wirings 210 are formed using copper or the like. However, after the lower wiring 210 is formed, the native oxide film 220 is grown on the lower wiring 210 by the transfer of the semiconductor substrate 200. The natural oxide film 220 is formed of a copper oxide film CuO when the lower wiring 210 is formed of copper. When the semiconductor substrate 200 on which the lower wiring 210 is formed is loaded into the reaction chamber 100, the semiconductor substrate 200 is seated on the substrate support 110, and the substrate lift 111 is elevated upwards to thereby support the substrate support ( The interval between the shower head 120 and the shower head 120 is maintained at a predetermined interval.

도 3을 참조하면, 기판 지지대(110) 내의 히터(미도시)를 이용하여 기판(10)이 소정 온도, 예를들어 400℃∼550℃의 온도를 유지하고, 진공 펌프(미도시) 등을 이용하여 반응 챔버(100) 내의 압력이 예를들어 진공 상태를 유지하도록 한다. 그리고, 제 1 소오스 공급부(130)로부터 NH3 등의 제 1 소오스를 샤워헤드(120)에 공급하는 동시에 플라즈마 발생부(150)에 의해 예를들어 850W의 전력을 인가하여 13.56㎒의 고주파를 발생시키고, 이를 이용하여 플라즈마가 발생되도록 한다. 즉, 제 1 소오스 공급부(130)로부터 제 1 소오스를 예를들어 300∼5000sccm의 양으로 유입한다. 제 1 소오스가 유입되고 플라즈마가 발생되면 예를들어 10초∼20초 후에 자연 산화막(220)이 제거된다. 자연 산화막(220)은 두께 및 제 1 소오스의 공급량에 따라 제거되는 시간이 조절될 수 있고, 예를들어 20초보다 빠르거나 늦게 자연 산화막(220)이 제거될 수 있다.Referring to FIG. 3, the substrate 10 is maintained at a predetermined temperature, for example, 400 ° C. to 550 ° C. by using a heater (not shown) in the substrate support 110, and a vacuum pump (not shown) is used. Pressure in the reaction chamber 100 to maintain a vacuum, for example. Then, the first source supply unit 130 supplies a first source such as NH 3 to the shower head 120 and generates a high frequency of 13.56 MHz by applying, for example, 850 W of power by the plasma generator 150. And plasma is generated using the same. That is, the first source is introduced from the first source supply unit 130 in an amount of, for example, 300 to 5000 sccm. When the first source is introduced and a plasma is generated, the natural oxide film 220 is removed after, for example, 10 seconds to 20 seconds. The removal time of the natural oxide film 220 may be controlled according to the thickness and the supply amount of the first source. For example, the natural oxide film 220 may be removed earlier or later than 20 seconds.

도 4를 참조하면, 제 1 소오스가 유입되고 설정된 시간 후, 즉 자연 산화막(220)이 제거되었을 정도의 시간 후, 예를들어 제 1 소오스가 유입되고 10초∼20초 정도의 시간 후부터 제 2 소오스 공급부(130)로부터 제 2 소오스를 시간이 지날수록 점차 증가하는 양으로 공급한다. 이때, 플라즈마 발생부(150)에 의해 예를들어 200W의 전력을 인가하여 13.56㎒의 고주파를 발생시키고, 이를 인가하여 플라즈마가 발생되도록 한다. 또한, 제 1 소오스는 예를들어 300∼5000sccm의 유입량을 그대로 유지한다. 즉, 제 2 소오스는 예를들어 10초마다 5∼10sccm 정도로 점차적으로 유입량이 증가하도록 공급된다. 이러한 제 2 소오스의 공급에 의해 반도체 기판(200) 상에는 실리콘 질화막(SiN)의 식각 정지막(230)이 증착되기 시작한다. 그런데, 최초 증착되는 식각 정지막(230)은 실리콘의 농도가 적은 실리콘 질화막으로 형성된다.Referring to FIG. 4, after the first source is introduced and the set time, that is, after the time when the natural oxide film 220 is removed, for example, after the time when the first source is introduced and after about 10 seconds to 20 seconds, the second source starts. The second source is supplied from the source supply unit 130 in an amount that gradually increases with time. At this time, for example, by applying the power of 200W by the plasma generating unit 150 generates a high frequency of 13.56MHz, by applying this to generate a plasma. In addition, the first source maintains an inflow rate of, for example, 300 to 5000 sccm. That is, the second source is supplied such that the inflow gradually increases, for example, about 5 to 10 sccm every 10 seconds. By the supply of the second source, the etch stop layer 230 of the silicon nitride layer SiN begins to be deposited on the semiconductor substrate 200. However, the etch stop layer 230 which is initially deposited is formed of a silicon nitride film having a low concentration of silicon.

도 5를 참조하면, 제 1 소오스의 유입량을 유지하고, 제 2 소오스의 유입량을 지속적으로 증가시켜 반도체 기판(200) 상에 실리콘 질화막의 식각 정지막(230)을 형성한다. 예를들어 제 2 소오스의 유입량이 최종적으로 50∼300sccm 정도가 되도록 인가한다. 이때, 플라즈마 발생부(150)에 의해 예를들어 200W의 전력을 인가하여 13.56㎒의 고주파를 발생시키고, 이를 인가하여 플라즈마가 발생되도록 한다. 그런데, 실리콘 질화막은 제 2 소오스의 공급량이 점차 증가하면서 유입되기 때문에 하부로부터 상부로 막질이 변화되면서 형성된다. 즉, 식각 정지막(230)은 상부로 갈수록 실리콘의 농도가 높아지도록 형성된다. 구체적으로 반도체 기판(200)과 접하는 부분은 실리콘의 농도가 낮고, 상부로 갈수록 실리콘의 농도가 높아지는 식각 정지막(230)이 형성된다. 이때, 제 2 소오스는 식각 정지막(230)이 설정된 두께로 형성될 때까지 유입량을 증가시킬 수도 있고, 유입량을 증가시키다가 유입량을 일정하게 유지할 수도 있다. 따라서, 식각 정지막(200)의 하부막과의 접착력이 향상된다.Referring to FIG. 5, the inflow of the first source is maintained and the inflow of the second source is continuously increased to form the etch stop layer 230 of the silicon nitride film on the semiconductor substrate 200. For example, the flow rate of the second source is finally applied to be about 50 to 300 sccm. At this time, for example, by applying the power of 200W by the plasma generating unit 150 generates a high frequency of 13.56MHz, by applying this to generate a plasma. However, since the silicon nitride film is introduced while the supply amount of the second source is gradually increased, the silicon nitride film is formed by changing the film quality from the bottom to the top. That is, the etch stop layer 230 is formed to increase the concentration of silicon toward the top. In detail, an etch stop layer 230 having a low concentration of silicon and a high concentration of silicon toward the upper portion of the portion in contact with the semiconductor substrate 200 is formed. In this case, the second source may increase the inflow amount until the etch stop layer 230 is formed to the set thickness, or increase the inflow amount and keep the inflow constant. Therefore, the adhesion with the lower layer of the etch stop layer 200 is improved.

도 6을 참조하면, 식각 정지막(230) 상부에 층간 절연막(240)을 형성한다. 층간 절연막(240)은 식각 정지막(230)과 식각률이 크게 차이나는 물질로 형성하는 것이 바람직하다. 즉, 층간 절연막(240)은 식각 정지막(230)이 실리콘 질화막으로 형성되었기 때문에 산화막 계열의 물질로 형성한다. 또한, 층간 절연막(240)은 유전율이 낮은 물질로 형성하는 것이 바람직하다. 이러한 층간 절연막(240)은 다공성 실리콘 산화막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, SiOC막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 유전율이 낮은 물질로 형성하는 것이 바람직하다. 한편, 층간 절연막(240)은 상기 반응 챔버(100)와 다른 반응 챔버를 이용하여 형성할 수 있다. 즉, 상기 반응 챔버(100)로부터 식각 정지막(230)이 형성된 반도체 기판(200)을 언로딩한 후 타 반응 챔버에 로딩하여 층간 절연막(240)을 형성한다. Referring to FIG. 6, an interlayer insulating layer 240 is formed on the etch stop layer 230. The interlayer insulating layer 240 may be formed of a material having a large difference in etch rate from the etch stop layer 230. That is, since the etch stop layer 230 is formed of silicon nitride, the interlayer insulating layer 240 is formed of an oxide-based material. In addition, the interlayer insulating film 240 is preferably formed of a material having a low dielectric constant. The interlayer insulating film 240 may include a porous silicon oxide film, a phosphorous silicate glass (PSG) film, a boron phosphorous silicate glass (BPSG) film, an undoped silicate glass (USG) film, a fluorine doped silicate glass (FSG) film, a SiOC film, and an HDP (HDP). It is preferable to form a low dielectric constant material such as a high density plasma (PED) film, a plasma enhanced-tetra ethyl ortho silicate (PE-TEOS) film, or a spin on glass (SOG) film. Meanwhile, the interlayer insulating layer 240 may be formed using a reaction chamber different from the reaction chamber 100. That is, the semiconductor substrate 200 on which the etch stop layer 230 is formed is unloaded from the reaction chamber 100 and then loaded into another reaction chamber to form the interlayer insulating layer 240.

도 7 내지 도 11은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 여기서, 본 발명의 일 실시 예의 설명과 중복되는 설명은 생략하겠다.7 to 11 are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a semiconductor device according to another embodiment of the present invention. Here, the description overlapping with the description of the embodiment of the present invention will be omitted.

도 7을 참조하면, 구리 등을 이용하여 하부 배선(210)이 형성된 반도체 기판(200)을 반응 챔버(100)에 로딩한다. 하부 배선(210) 상에는 자연 산화막(220)이 성장되어 있다. 반도체 기판(200)이 반응 챔버(100) 내로 로딩되면 반도체 기판(200)이 기판 지지대(110) 상에 안착되고, 기판 승강기(111)가 상부로 승강하여 기판 지지대(110)와 샤워헤드(120) 사이의 간격을 소정 간격으로 유지하도록 한다. Referring to FIG. 7, the semiconductor substrate 200 on which the lower wiring 210 is formed is loaded into the reaction chamber 100 using copper or the like. The native oxide film 220 is grown on the lower wiring 210. When the semiconductor substrate 200 is loaded into the reaction chamber 100, the semiconductor substrate 200 is seated on the substrate support 110, and the substrate lift 111 is lifted upward to raise the substrate support 110 and the showerhead 120. ) To maintain a predetermined interval.

도 8을 참조하면, 기판 지지대(110) 내의 히터를 이용하여 기판(10)이 소정 온도를 유지하고, 반응 챔버(100) 내의 압력이 예를들어 진공 상태를 유지하도록 한다. 그리고, 제 1 소오스 공급부(130)로부터 NH3 등의 제 1 소오스를 샤워헤드(120)에 공급하는 동시에 플라즈마 발생부(150)에 의해 예를들어 850W의 전력으로 13.56㎒의 고주파를 발생시키고, 이를 인가하여 플라즈마가 발생되도록 한다. 이때, 제 1 소오스의 공급과 동시에 또는 자연 산화막(220)이 제거되는 정도의 시간 후부터 헬륨(He) 등이 퍼지 가스를 점차적으로 증가시켜 유입한다. 즉, 제 1 소오스 공급부(130)로부터 제 1 소오스를 예를들어 300∼5000sccm의 양으로 유입하고, 퍼지 가스를 예를들어 100sccm의 공급량으로부터 점차적으로 증가시켜 유입한다. 이렇게 제 1 소오스가 유입되고 플라즈마가 발생되면 예를들어 10초∼20초 후에 자연 산화막(220)이 제거된다. 또한, 자연 산화막(220)의 제거와 동시에 제 1 소오스가 퍼지된다.Referring to FIG. 8, the substrate 10 is maintained at a predetermined temperature using a heater in the substrate support 110, and the pressure in the reaction chamber 100 is maintained, for example, in a vacuum state. Then, the first source supply unit 130 supplies a first source such as NH 3 to the shower head 120 and generates a high frequency of 13.56 MHz with a power of 850 W, for example, by the plasma generator 150. This is applied so that the plasma is generated. At this time, helium (He) and the like gradually increase the inflow of the purge gas at the same time as the supply of the first source or after the time at which the natural oxide film 220 is removed. That is, the first source is introduced from the first source supply unit 130 in an amount of, for example, 300 to 5000 sccm, and the purge gas is gradually introduced from the supply amount of, for example, 100 sccm. When the first source is introduced and the plasma is generated, the natural oxide film 220 is removed after 10 seconds to 20 seconds. In addition, the first source is purged at the same time as the natural oxide film 220 is removed.

도 9를 참조하면, 플라즈마 발생부(150)의 동작을 중지하여 플라즈마가 발생되지 않도록 하고, 제 2 소오스 공급부(140)로부터 SiH4 등의 제 2 소오스를 샤워헤드(120)에 공급한다. 이에 따라 하부 배선(210) 상에는 실리사이드막(250)이 형성된다. 실리사이드막(250)은 하부 배선(210)이 구리로 이루어져 있으므로 구리 실리사이드(CuSix)로 형성된다. 이때, 제 2 소오스의 공급과 동시 또는 소정 시간 후에 제 1 소오스 공급부(130)로부터 제 1 소오스, 예를들어 NH3를 점차적으로 증가하는 양으로 공급한다.Referring to FIG. 9, the operation of the plasma generator 150 is stopped to prevent plasma from being generated, and a second source such as SiH 4 is supplied from the second source supply unit 140 to the shower head 120. Accordingly, the silicide film 250 is formed on the lower wiring 210. Since the lower interconnection 210 is made of copper, the silicide layer 250 is formed of copper silicide (CuSix). At this time, the first source, for example NH 3, is gradually supplied from the first source supply unit 130 at the same time as the supply of the second source or after a predetermined time.

도 10을 참조하면, 제 2 소오스의 공급량을 그대로 유지하고, 제 1 소오스의 공급량을 점차적으로 증가시키면서 소정 시간 후에 플라즈마 발생부(150)의 동작을 재개하여 플라즈마가 발생되도록 한다. 예를들어, 플라즈마 발생부(150)에 의해 200W의 전력으로 13.56㎒의 고주파를 발생시키고, 이를 인가하여 플라즈마가 발생되도록 한다. 이렇게 하면 제 2 소오스, 예를들어 NH3에 의해 실리사이드막(250)이 구리 실리콘 질화막(CuSiN)(260)으로 변화된다. 이와 동시에 반도체 기판(200) 상에는 실리콘 질화막(SiN)의 식각 정지막(230)이 증착되기 시작한다. 그런데, 최초 증착되는 식각 정지막(230)은 실리콘의 농도가 적은 실리콘 질화막으로 형성된다.Referring to FIG. 10, while the supply amount of the second source is maintained as it is, while the supply amount of the first source is gradually increased, the operation of the plasma generator 150 is resumed after a predetermined time so that the plasma is generated. For example, the plasma generator 150 generates a high frequency of 13.56 MHz with a power of 200 W, and applies the same to generate a plasma. This changes the silicide film 250 to the copper silicon nitride film (CuSiN) 260 by the second source, for example NH 3 . At the same time, the etch stop layer 230 of the silicon nitride layer SiN begins to be deposited on the semiconductor substrate 200. However, the etch stop layer 230 which is initially deposited is formed of a silicon nitride film having a low concentration of silicon.

도 11을 참조하면, 제 1 소오스의 유입량을 유지하고, 제 2 소오스의 유입량을 지속적으로 증가시켜 반도체 기판(200) 상에 실리콘 질화막의 식각 정지막(230)을 형성한다. 그런데, 실리콘 질화막은 제 2 소오스의 공급량이 점차 증가하면서 유입되기 때문에 하부로부터 상부로 막질이 변화되면서 형성된다. 즉, 식각 정지막(230)은 상부로 갈수록 실리콘의 농도가 높아지도록 형성된다. 구체적으로 반도체 기판(200)과 접하는 부분은 실리콘의 농도가 낮고, 상부로 갈수록 실리콘의 농도가 높아지는 식각 정지막(230)이 형성된다. 이때, 제 2 소오스는 식각 정지막(230)이 설정된 두께로 형성될 때까지 유입량을 증가시킬 수도 있고, 유입량을 증가시키다가 유입량을 일정하게 유지할 수도 있다.Referring to FIG. 11, the inflow of the first source is maintained and the inflow of the second source is continuously increased to form the etch stop layer 230 of the silicon nitride film on the semiconductor substrate 200. However, since the silicon nitride film is introduced while the supply amount of the second source is gradually increased, the silicon nitride film is formed by changing the film quality from the bottom to the top. That is, the etch stop layer 230 is formed to increase the concentration of silicon toward the top. In detail, an etch stop layer 230 having a low concentration of silicon and a high concentration of silicon toward the upper portion of the portion in contact with the semiconductor substrate 200 is formed. In this case, the second source may increase the inflow amount until the etch stop layer 230 is formed to the set thickness, or increase the inflow amount and keep the inflow constant.

도 12를 참조하면, 식각 정지막(230) 상부에 층간 절연막(240)을 형성한다. 층간 절연막(240)은 식각 정지막(230)과 식각률이 크게 차이나는 물질로 형성하는 것이 바람직하다. 즉, 층간 절연막(240)은 식각 정지막(230)이 실리콘 질화막으로 형성되었기 때문에 산화막 계열의 물질로 형성한다. 또한, 층간 절연막(240)은 유전율이 낮은 물질로 형성하는 것이 바람직하다.Referring to FIG. 12, an interlayer insulating layer 240 is formed on the etch stop layer 230. The interlayer insulating layer 240 may be formed of a material having a large difference in etching rate from the etch stop layer 230. That is, since the etch stop layer 230 is formed of silicon nitride, the interlayer insulating layer 240 is formed of an oxide-based material. In addition, the interlayer insulating film 240 is preferably formed of a material having a low dielectric constant.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. 예를들어 다마신 공정 이외에 식각 정지막을 이용하는 반도체 소자의 제조 공정에 본 발명이 적용될 수 있다.On the other hand, although the technical spirit of the present invention has been described in detail according to the above embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for the limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. For example, the present invention can be applied to a manufacturing process of a semiconductor device using an etch stop film in addition to the damascene process.

도 1은 본 발명에 이용되는 반응 장치의 개략 단면도.1 is a schematic cross-sectional view of a reaction apparatus used in the present invention.

도 2 내지 도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 to 6 are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 7 내지 도 12는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.7 to 12 are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 210 : 하부 배선200: semiconductor substrate 210: lower wiring

220 : 자연 산화막 230 : 식각 정지막220: natural oxide film 230: etch stop film

240 : 층간 절연막 250 : 구리 실리사이드막240: interlayer insulating film 250: copper silicide film

260 : 구리 실리콘 질화막260 copper silicon nitride film

Claims (7)

삭제delete 상부에 자연 산화막이 성장된 반도체 기판을 반응 챔버에 로딩하는 단계;Loading a semiconductor substrate having a native oxide film grown thereon into a reaction chamber; 상기 반응 챔버에 질소 소오스를 유입하여 상기 반도체 기판 상의 자연 산화막을 식각하여 제거하는 단계; 및Introducing a nitrogen source into the reaction chamber to etch and remove the native oxide film on the semiconductor substrate; And 상기 질소 소오스의 유입을 유지하고, 상기 자연 산화막이 완전히 제거되기 이전 또는 완전히 제거되는 시점부터 상기 반응 챔버에 실리콘 소오스를 점차적으로 증가시켜 유입하여 상기 반도체 기판 상에 실리콘 질화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Maintaining the inflow of the nitrogen source and gradually increasing the silicon source into the reaction chamber from the time point before or completely removing the natural oxide film to form the silicon nitride film on the semiconductor substrate; Method of manufacturing a semiconductor device. 제 2 항에 있어서, 상기 질소 소오스 및 실리콘 소오스는 플라즈마를 이용하여 여기시키는 반도체 소자의 제조 방법.The method of claim 2, wherein the nitrogen source and the silicon source are excited using plasma. 제 2 항에 있어서, 상기 실리콘 질화막은 상부로 갈수록 상기 실리콘 소오스의 농도가 증가하여 형성되는 반도체 소자의 제조 방법.The method of claim 2, wherein the silicon nitride layer is formed by increasing a concentration of the silicon source toward an upper portion thereof. 제 2 항에 있어서, 상기 실리콘 소오스는 점차적으로 증가시켜 유입하거나 설정된 시간 후 일정한 양으로 유입하는 반도체 소자의 제조 방법.The method of claim 2, wherein the silicon source is gradually increased to flow in or in a constant amount after a predetermined time. 반응 챔버에 반도체 기판을 로딩하는 단계;Loading a semiconductor substrate into the reaction chamber; 상기 반도체 기판 상의 자연 산화막을 제거하기 위해 상기 반응 챔버에 제 1 소오스를 유입하는 단계;Introducing a first source into the reaction chamber to remove a native oxide film on the semiconductor substrate; 상기 제 1 소오스를 유입한 후 상기 자연 산화막이 완전히 제거되기 이전부터 상기 반응 챔버에 퍼지 가스를 점차적으로 증가시켜 유입하는 단계;Gradually increasing the purge gas into the reaction chamber after the first source is introduced and before the natural oxide film is completely removed; 상기 제 1 소오스 및 퍼지 가스의 유입을 중단시키고 상기 반응 챔버에 제 2 소오스를 유입하여 상기 반도체 기판에 실리사이드막을 형성하는 단계; 및Stopping the flow of the first source and the purge gas and introducing a second source into the reaction chamber to form a silicide film on the semiconductor substrate; And 상기 제 2 소오스의 유입과 동시에 상기 제 1 소오스를 점차적으로 증가시켜 유입하여 상기 실리사이드막을 질화시키는 동시에 박막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And gradually increasing the first source simultaneously with the introduction of the second source to nitrate the silicide layer to form a thin film. 제 6 항에 있어서, 상기 자연 산화막 제거 및 박막 형성은 플라즈마를 인가하여 실시하고, 상기 실리사이드막 형성은 플라즈마를 인가하지 않고 실시하는 반도체 소자의 제조 방법.The method of claim 6, wherein the removal of the native oxide film and the formation of the thin film are performed by applying plasma, and the silicide film is formed without applying plasma.
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Citations (3)

* Cited by examiner, † Cited by third party
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JPH1187314A (en) 1997-09-02 1999-03-30 Matsushita Electron Corp Apparatus and method of manufacturing semiconductor device
JP2004139925A (en) 2002-10-21 2004-05-13 Sony Corp Method of manufacturing organic electroluminescent element and plasma treatment apparatus used therefor
KR20040091958A (en) * 2003-04-23 2004-11-03 삼성전자주식회사 Method for forming multi layer by in-situ in semiconductor device and apparatus for the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187314A (en) 1997-09-02 1999-03-30 Matsushita Electron Corp Apparatus and method of manufacturing semiconductor device
JP2004139925A (en) 2002-10-21 2004-05-13 Sony Corp Method of manufacturing organic electroluminescent element and plasma treatment apparatus used therefor
KR20040091958A (en) * 2003-04-23 2004-11-03 삼성전자주식회사 Method for forming multi layer by in-situ in semiconductor device and apparatus for the same

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