KR100937039B1 - A Bias Circuit having Compensation Capability for Threshold Voltage and Temperature Variations and Amplifier using the same - Google Patents

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Abstract

본 발명은 온도 변화 및 임계전압(Threshold Voltage)의 변화의 조건에서 그리고 공급 전원의 변화 조건에서 트랜지스터에 안정된 전압을 인가할 수 있는 바이어스 회로 및 이를 이용한 증폭기에 관한 것으로, 트랜지스터의 임계 전압과 온도 및 공급 전원의 변화에 대해 이득 특성을 보상하기 위한 바이어스 회로에 있어서, 제1 피드백 저항이 연결된 능동 게이트 바이어스 회로의 제1 트랜지스터의 소스단에 병렬 연결되고, 제2 피드백 저항이 연결되어 있는 제2 트랜지스터를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit capable of applying a stable voltage to a transistor under conditions of temperature change and change of threshold voltage, and conditions of supply power supply, and an amplifier using the same. A bias circuit for compensating gain characteristics for a change in a power supply, comprising: a second transistor connected in parallel to a source terminal of a first transistor of an active gate bias circuit to which a first feedback resistor is connected, and to which a second feedback resistor is connected; It includes.

바이어스, 회로, 증폭기, 트랜지스터, 보상, 온도, 변화, 전압 Bias, circuit, amplifier, transistor, compensation, temperature, change, voltage

Description

온도와 임계전압 변화에 대해 보상 가능한 바이어스 회로 및 이를 이용한 증폭기{A Bias Circuit having Compensation Capability for Threshold Voltage and Temperature Variations and Amplifier using the same}A Bias Circuit having Compensation Capability for Threshold Voltage and Temperature Variations and Amplifier using the same}

본 발명은 온도와 임계전압 변화에 대해 보상 가능한 트랜지스터의 바이어스 회로 및 이를 이용한 증폭기에 관한 것으로, 더욱 자세하게는 전계 효과 트랜지스터(FET: Field Effect Transistor) 계열의 바이어스 회로에 있어서 온도 변화 및 임계전압(Threshold Voltage)의 변화의 조건에서 그리고 공급 전원의 변화 조건에서 트랜지스터에 안정된 전압을 인가할 수 있는 바이어스 회로 및 이를 이용한 증폭기에 관한 것이다.The present invention relates to a bias circuit of a transistor capable of compensating for temperature and threshold voltage changes and an amplifier using the same. More particularly, the present invention relates to a temperature change and a threshold voltage in a field effect transistor (FET) series bias circuit. The present invention relates to a bias circuit capable of applying a stable voltage to a transistor under conditions of a change in voltage and a change in supply power, and an amplifier using the same.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2007-S-301-01, 과제명: 위성항법지상국시스템 및 탐색구조단말기 기술 개발].The present invention is derived from a study conducted as part of the IT new growth engine core technology development project of the Ministry of Information and Communication and the Ministry of Information and Communication Research and Development. [Task Management No .: 2007-S-301-01, Title: Satellite Navigation and Land Station System and Search] Development of rescue terminal technology].

일반적으로 트랜지스터는 온도 특성에 따라서 그 성능이 변하게 된다. 즉, 트랜지스터는 고온에서 동일한 바이어스 조건에서 트랜스컨덕턴스(Gm)와 드레인(Drain) 전류가 작아지게 되어 이득 특성이(증폭기의 이득) 열화되는 특성이 있다. 따라서 온도가 증가함에 따라 트랜지스터의 게이트 전압이 증가할 수 있는 바이어스 회로가 필요하다.In general, the transistor performance changes depending on the temperature characteristics. That is, the transistor has a characteristic that the gain characteristics (gain of the amplifier) are deteriorated because the transconductance (Gm) and the drain (Drain) current become small under the same bias condition at a high temperature. Therefore, there is a need for a bias circuit that can increase the gate voltage of the transistor as the temperature increases.

온도 변화에 대한 보상 기술로 Kazuhisa Yamauchi는 온도가 증가할 때 다이오드의 임계전압이 감소하는 특성을 이용하여 온도변화 보상회로를 구현하였다. 하지만 이와 같은 온도변화 보상회로는 임계전압 및 공급 전원의 변화에 대한 보상 효과를 기대하기 힘든 단점이 있다.As a compensation technique for temperature change, Kazuhisa Yamauchi implemented a temperature change compensation circuit using the characteristic that the threshold voltage of the diode decreases as the temperature increases. However, such a temperature change compensation circuit has a disadvantage in that it is difficult to expect a compensation effect against a change in threshold voltage and power supply.

일반적으로 전계 효과 트랜지스터(FET) 계열의 트랜지스터는 제작하게 되면 웨이퍼의 위치에 따라서 임계전압의 값이 서로 다른 값을 갖게 된다. 따라서 모든 웨이퍼에서 제작된 트랜지스터를 동일한 조건에서 동작시키기 위해서는 서로 다른 게이트(Gate) 전압을 인가해 주어야 한다. 이로 인하여 기존에는 MMIC(Microwave Monolithic Integrated Circuit) 회로 내에 트랜지스터의 바이어스 회로를 내장시키지 못하고 외부에서 여러 소자를 사용하여 트랜지스터마다 원하는 게이트 바이어스 전압을 인가하여 사용하였다. 이에 따라 추가의 공정 및 부품이 필요로 하게 되어 부품 제작 단가를 줄이는데 한계가 있었다.In general, when transistors of field effect transistor (FET) series are manufactured, the threshold voltages have different values depending on the position of the wafer. Therefore, in order to operate transistors manufactured in all wafers under the same conditions, different gate voltages must be applied. For this reason, conventionally, the bias circuit of the transistor was not embedded in the MMIC (Microwave Monolithic Integrated Circuit) circuit, but the external device was used to apply a desired gate bias voltage to each transistor. As a result, additional processes and parts are required, which limits the cost of manufacturing parts.

온도변화 및 임계전압의 변화를 보상하기 위하여 Koji Yamanaka는 트랜지스터와 다이오드를 사용하여 온도 및 임계전압 변화 보상 회로를 구현하였다. 하지만 이와 같은 온도 및 임계전압 변화 보상 회로는 공급 전원의 변화에 대한 보상 효과를 기대하기 힘든 단점이 있다.To compensate for temperature and threshold voltage changes, Koji Yamanaka implemented a temperature and threshold voltage change compensation circuit using transistors and diodes. However, such a temperature and threshold voltage change compensation circuit has a disadvantage in that it is difficult to expect a compensation effect on a change in the power supply.

실제 무선주파수(RF) 시스템에 적용되는 MMIC는 임계전압과 온도 그리고 공급 전원의 변화에 대해서 트랜지스터가 안정적인 동작을 할 수 있는 바이어스 회로가 필요하다. 만약 바이어스 회로가 MMIC에 작은 면적으로 내장될 수 있다면 제작 단가는 그만큼 줄어들게 된다. 따라서 온-칩에 집적이 가능한 간단한 구조의 임계전압 및 온도 그리고 공급전원의 변화에 대해서 보상 가능한 바이어스 회로가 필요하다.MMICs in real radio frequency (RF) systems require a bias circuit that allows the transistor to operate stably with changes in threshold voltage, temperature, and supply. If the bias circuit can be embedded in the MMIC with a small area, the manufacturing cost is reduced by that much. Therefore, there is a need for a bias circuit capable of compensating for the threshold voltage and temperature of a simple structure that can be integrated on-chip, and the change of power supply.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 피드백 저항이 연결된 능동 게이트 바이어스 회로에서 능동 바이어스 트랜지스터의 소스단에 보상용 트랜지스터를 병렬로 추가하여 임계전압 및 온도 변화에 대하여 안정된 바이어스를 공급하면서 공급전원의 변화에 대해서도 안정된 바이어스를 공급할 수 있는 바이어스 회로 및 이를 이용한 증폭기를 제공하는데 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems of the prior art, and in the active gate bias circuit to which the feedback resistor is connected, a compensation transistor is added in parallel to the source terminal of the active bias transistor to change the threshold voltage and temperature. It is an object of the present invention to provide a bias circuit capable of supplying a stable bias against a change in the power supply while supplying a stable bias with respect to the power supply, and an amplifier using the same.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.Other objects and advantages of the present invention can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. Also, it will be readily appreciated that the objects and advantages of the present invention may be realized by the means and combinations thereof indicated in the claims.

상기 목적을 달성하기 위한 본 발명에 따른 바이어스 회로는, 트랜지스터의 임계 전압과 온도 및 공급 전원의 변화에 대해 이득 특성을 보상하기 위한 바이어스 회로에 있어서, 제1 피드백 저항이 연결된 능동 게이트 바이어스 회로의 제1 트랜지스터의 소스단에 병렬 연결되고, 제2 피드백 저항이 연결되어 있는 제2 트랜지스터를 포함한다.A bias circuit according to the present invention for achieving the above object is a bias circuit for compensating for gain characteristics against a change in a threshold voltage and a temperature of a transistor and a power supply, wherein a bias circuit of the active gate bias circuit is connected to a first feedback resistor. And a second transistor connected in parallel to the source terminal of the first transistor and connected to the second feedback resistor.

또한, 본 발명에 따른 증폭기는, 증폭 트랜지스터; 상기 증폭 트랜지스터에 연결되고, 제1 피드백 저항이 연결된 능동 게이트 바이어스 수단; 및 상기 능동 게이트 바이어스 수단의 제1 트랜지스터의 소스단에 병렬 연결되고, 제2 피드백 저항이 연결되어 있는 제2 트랜지스터를 포함한다.In addition, the amplifier according to the present invention, an amplifier transistor; Active gate bias means connected to the amplifying transistor and having a first feedback resistor connected thereto; And a second transistor connected in parallel to the source terminal of the first transistor of the active gate bias means, and having a second feedback resistor connected thereto.

바람직하게는 본 발명에 따른 증폭기는, 상기 증폭 트랜지스터로부터 상기 능동 게이트 바이어스 수단으로 무선 주파수 신호가 누설되는 것을 방지하기 위해 상기 증폭 트랜지스터와 상기 능동 게이트 바이어스 수단 사이에 연결된 제3 저항을 더 포함한다.Preferably the amplifier according to the invention further comprises a third resistor connected between the amplifying transistor and the active gate bias means to prevent leakage of radio frequency signals from the amplifying transistor to the active gate bias means.

바람직하게는 본 발명에 따른 증폭기는, 상기 증폭 트랜지스터로부터 상기 능동 게이트 바이어스 수단으로 무선 주파수 신호가 누설되는 것을 방지하기 위해, 상기 증폭 트랜지스터와 상기 능동 게이트 바이어스 수단 사이에 연결된 인덕터를 더 포함한다.Preferably, the amplifier according to the present invention further comprises an inductor connected between the amplifying transistor and the active gate bias means to prevent leakage of radio frequency signals from the amplifying transistor to the active gate bias means.

바람직하게는 상기 제2 피드백 저항은 상기 증폭 트랜지스터가 게이트 전압이 감소할 때 이득이 증가하는 경우, 기본 저항으로 구성된다.Preferably, the second feedback resistor is configured as a basic resistor when the amplification transistor increases in gain when the gate voltage decreases.

바람직하게는 상기 제2 피드백 저항은 상기 증폭 트랜지스터가 게이트 전압이 감소할 때 이득이 증가하는 경우 보상 효과를 높이기 위해 NTC(Negative Temperature Coefficient)형태의 써미스터로 구성된다.Preferably, the second feedback resistor is composed of a thermistor in the form of a negative temperature coefficient (NTC) to increase the compensation effect when the gain increases when the gate voltage decreases.

바람직하게는, 상기 제2 피드백 저항은 상기 증폭 트랜지스터가 게이트 전압이 증가할 때 이득이 증가하는 경우, 온도가 증가할 때 저항값이 증가하는 PTC(Positive Temperature Coefficient)형태의 써미스터로 구성된다.Preferably, the second feedback resistor is configured as a thermistor of PTC (Positive Temperature Coefficient) type, in which the resistance value increases when the temperature increases when the gain increases when the gate voltage increases.

상기와 같은 본 발명은, 트랜지스터 제작시 발생하는 임계전압의 변화에 대해서 일정한 바이어스를 공급하기 위하여, 피드백 저항이 포함된 능동 바이어스 트랜지스터의 소스 단에 피드백이 포함된 트랜지스터를 병렬 형태로 추가하여 보상된 바이어스를 제공한다.As described above, in order to supply a constant bias against a change in the threshold voltage generated during transistor fabrication, the present invention is compensated by adding a transistor including feedback in parallel to a source terminal of an active bias transistor including a feedback resistor. Provide a bias.

또한 본 발명은 온도 변화의 조건에서 증폭 트랜지스터의 게이트 바이어스 전압을 어느 곳에 선택하더라도 보상된 게이트 바이어스를 제공할 수 있을 뿐만 아니라 음 전원의 변화된 공급에도 게이트 전압이 거의 변동되지 않는 안정된 전압을 제공할 수 있다.In addition, the present invention can provide a compensated gate bias regardless of where the gate bias voltage of the amplifying transistor is selected under conditions of temperature change, as well as provide a stable voltage at which the gate voltage is hardly changed even with a changed supply of negative power. have.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, whereby those skilled in the art may easily implement the technical idea of the present invention. There will be. In addition, in describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명을 설명하기에 앞서, 일반적인 능동 게이트 바이어스 회로의 동작 원리는 설명한다.First, prior to explaining the present invention, the operating principle of a general active gate bias circuit will be described.

도 1에 도시된 일반적인 능동 게이트 바이어스 회로는 도 2에 도시된 바와 같이 트랜지스터가 선형화된 I-V 곡선을 갖는다고 가정하면 다음 수학식 1 및 수학식 2와 같은 전류(ID)와 바이어스 전압(VB)를 보이게 된다.In the general active gate bias circuit illustrated in FIG. 1, assuming that the transistor has a linearized IV curve as shown in FIG. 2, the current I D and the bias voltage V B as shown in Equations 1 and 2 are as follows. Is displayed.

Figure 112007080904114-pat00001
Figure 112007080904114-pat00001

Figure 112007080904114-pat00002
Figure 112007080904114-pat00002

이때 임계전압(VT)가 변할 때 바이어스 전압(VB)의 변화량이 일정하게 유지되는 조건은 수학식 3의 임계전압과 바이어스 전압의 변화량의 비로 표현되는 gm1R1이 1이 되는 조건이다.At this time, when the threshold voltage V T changes, the condition in which the change amount of the bias voltage V B is kept constant is a condition in which g m1 R1 represented by the ratio of the change amount of the threshold voltage and the bias voltage of Equation 3 becomes 1.

Figure 112007080904114-pat00003
Figure 112007080904114-pat00003

하지만 gm1은 VGS1이 0V로 고정되어 있어서 결정된 값이고, R1 또한 트랜지스터 Q1의 전류에 대한 바이어스 전압(VB)에 의해서 결정되는 값으로 완벽한 보상을 할 수 없다.However, g m1 is a value determined because V GS1 is fixed at 0 V, and R1 is also a value determined by the bias voltage (V B ) with respect to the current of transistor Q1 and thus cannot be perfectly compensated.

도 3은 일반적인 피드백 저항이 연결된 능동 게이트 바이어스 회로를 나타낸 것으로, 도 3에 도시된 피드백 저항이 연결된 능동 게이트 바이어스 회로의 동작 원리는 다음과 같다.3 illustrates an active gate bias circuit to which a general feedback resistor is connected, and the operating principle of the active gate bias circuit to which the feedback resistor shown in FIG. 3 is connected is as follows.

도 1에 도시된 일반적인 능동 게이트 바이어스 회로와 같이 트랜지스터가 선형화된 I-V 곡선을 갖는다고 가정하면, 다음 수학식 4 및 수학식 5와 같은 전류(ID)와 바이어스 전압(VB)을 보이게 된다.Assuming that the transistor has a linearized IV curve as in the general active gate bias circuit shown in FIG. 1, the current I D and the bias voltage V B as shown in Equations 4 and 5 are shown.

Figure 112007080904114-pat00004
Figure 112007080904114-pat00004

Figure 112007080904114-pat00005
Figure 112007080904114-pat00005

이때 임계전압(VT)가 변할 때 바이어스 전압(VB)의 변화량이 일정하게 유지되는 조건은 수학식 6의 임계전압과 바이어스 전압의 변화량의 비로 표현되는 gm1R1/(1+ gm1R2)가 1이 되는 조건이다.At this time, the condition that the change amount of the bias voltage V B is kept constant when the threshold voltage V T changes is g m1 R1 / (1+ g m1 R2 expressed as the ratio of the change amount of the threshold voltage and the bias voltage of Equation 6 ) Is a condition of 1.

Figure 112007080904114-pat00006
Figure 112007080904114-pat00006

하지만, 바이어스 전압(VB)과 임계전압(VT)은 같은 값을 가질 수가 없어서 완벽한 보상을 할 수 없다. 일반적으로 바이어스 전압(VB)이 임계전압(VT)보다 0V에 가까운 큰 값을 갖는다.However, the bias voltage (V B ) and the threshold voltage (V T ) may not have the same value and thus may not be perfectly compensated. In general, the bias voltage V B has a value closer to 0 V than the threshold voltage V T.

다음, 도 4 및 도 5를 참조하여 본 발명에 따른 개선된 바이어스 회로와 상기 개선된 바이어스 회로를 이용한 증폭기에 대해 구체적으로 살펴본다.Next, an improved bias circuit and an amplifier using the improved bias circuit according to the present invention will be described in detail with reference to FIGS. 4 and 5.

도 4에 도시된 바와 같이 본 발명에 따른 바이어스 회로는 피드백 저항(R2)이 연결된 능동 게이트 바이어스 회로의 트랜지스터 Q1의 소스단에 병렬 연결되고, 피드백 저항 R3이 포함된 트랜지스터 Q2를 포함한다. 이와 같은 임계전압 및 온도 변화 보상 바이어스 회로의 동작 원리는 다음과 같다.As shown in FIG. 4, the bias circuit according to the present invention includes a transistor Q2 connected in parallel to the source terminal of the transistor Q1 of the active gate bias circuit to which the feedback resistor R2 is connected and including the feedback resistor R3. The operation principle of the threshold voltage and temperature change compensation bias circuit is as follows.

트랜지스터가 선형화된 I-V 곡선을 갖고 게이트 전류를 무시한다고 가정하면 다음 수학식 7 및 수학식 8과 같은 전류(ID1)와 바이어스 전압(VB)를 보이게 된다.Assuming that the transistor has a linearized IV curve and disregards the gate current, the current I D1 and the bias voltage V B as shown in Equations 7 and 8 are shown.

Figure 112007080904114-pat00007
Figure 112007080904114-pat00007

Figure 112007080904114-pat00008
Figure 112007080904114-pat00008

이때 임계전압(VT)이 변할 때 바이어스 전압(VB) 또한 동일하게 변동시키기 위해서는 수학식 9의 임계전압과 바이어스 전압의 변화량의 비를 3개의 저항 및 트랜지스터의 적절한 동작점 결정으로 설계를 하면 된다.In this case, in order to change the bias voltage V B in the same manner when the threshold voltage V T changes, the ratio of the threshold voltage and the change amount of the bias voltage in Equation 9 is designed by determining appropriate operating points of three resistors and transistors. do.

Figure 112007080904114-pat00009
Figure 112007080904114-pat00009

임계전압(VT)는 디플리션(Depletion) 모드 트랜지스터의 경우 음의 값을 갖는다. 임계전압(VT)이 0V의 방향으로 커지면 트랜지스터의 게이트-소스 바이어스 전압(VGS)이 일정하다고 할 때 전류가 줄어들게 된다. 이 경우, 도 4에 도시된 트랜지스터 Q2의 드레인 전류가 줄어들고, 피드백 저항 R3에 걸리는 전압이 줄어들어 트랜지스터 Q2의 전류를 다시 증가시켜 주게 된다. 결국, 트랜지스터 Q2의 드레인 전류는 약간 줄어든 형태로 고정이 되고, 트랜지스터 Q2의 게이트 전압은 감소한다.The threshold voltage V T has a negative value in the case of a depletion mode transistor. When the threshold voltage V T increases in the direction of 0 V, the current decreases when the gate-source bias voltage V GS of the transistor is constant. In this case, the drain current of the transistor Q2 shown in FIG. 4 decreases, and the voltage applied to the feedback resistor R3 decreases, thereby increasing the current of the transistor Q2 again. As a result, the drain current of the transistor Q2 is fixed in a slightly reduced form, and the gate voltage of the transistor Q2 decreases.

트랜지스터 Q2의 게이트와 피드백 저항(R2)이 연결된 능동 게이트 바이어스 회로의 트랜지스터 Q1의 소스단이 서로 직접 연결되어 있어, 감소된 트랜지스터 Q2의 게이트 전압은 트랜지스터 Q1의 게이트-소스 전압을 증가시켜 주어 임계전압(VT) 이 증가한 영향을 보상해 주게 된다.Since the gate of transistor Q2 and the source terminal of transistor Q1 of the active gate bias circuit having feedback resistor R2 are directly connected to each other, the reduced gate voltage of transistor Q2 increases the gate-source voltage of transistor Q1, thereby providing a threshold voltage. (V T ) will compensate for the increased effect.

최종 트랜지스터 Q1의 드레인 전류는 기준 값보다 감소한 형태로 결정된다. 여기에서 결정된 트랜지스터 Q1의 드레인 전류는 저항 R1을 통한 바이어스 전압(VB)을 증가시키게 되어, 구동할 트랜지스터의 바이어스 전압을 크게 함으로써 임계전압이 커졌을 때 똑같은 전류의 값으로 동작할 수 있다.The drain current of the final transistor Q1 is determined to be less than the reference value. The drain current of the transistor Q1 determined here increases the bias voltage V B through the resistor R1, so that the bias voltage of the transistor to be driven can be increased to operate at the same current value when the threshold voltage is increased.

도 5는 본 발명에 따른 임계전압 및 온도 변화 보상 바이어스 회로를 갖는 증폭기의 실시 예이다.5 is an embodiment of an amplifier having a threshold voltage and temperature change compensation bias circuit according to the present invention.

트랜지스터 Q1과 트랜지스터 Q2는 바이어스용 트랜지스터로 면적이 작은 2F75(2 finger, gate width=75㎛)를 사용하였고, 증폭 트랜지스터 Q3는 면적이 보다 큰 8F150(8 finger, gate width=150㎛)를 사용하였다. 저항 RB는 바이어스 저항으로 높은 주파수에서 증폭 트랜지스터 Q3가 동작할 때, 바이어스 회로 쪽으로의 RF 신호의 누설을 막기 위한 것이고, 이로 인한 증폭 트랜지스터 Q3의 게이트 바이어스의 차이는 무시할 수 있다. 한편, 상기 저항 RB는 인덕터로 대체될 수 있으며, 인덕터는 RF 신호의 누설을 방지하기 위해 사용된다.Transistors Q1 and Q2 used 2F75 (2 fingers, gate width = 75㎛), which is a small area for bias transistors, and amplified transistor Q3 used 8F150 (8 fingers, gate width = 150㎛), which had a larger area. . The resistor RB is a bias resistor to prevent leakage of the RF signal toward the bias circuit when the amplifying transistor Q3 operates at a high frequency, so that the difference in the gate bias of the amplifying transistor Q3 can be ignored. Meanwhile, the resistor RB may be replaced with an inductor, and the inductor is used to prevent leakage of the RF signal.

도 6은 도 1에 도시된 능동 게이트 바이어스 회로 및 도 3에 도시된 피드백 저항이 연결된 능동 게이트 바이어스 회로를 사용하여 도 5와 같이 8F150 증폭 트랜지스터를 연결한 경우와, 게이트 바이어스를 직접 인가한 경우의 동작점 전류(IQ)를 도시한 것이다. 도 6에서 101은 도 1에 도시된 능동 게이트 바이어스 회로를 이용한 경우이고, 102는 도 3에 도시된 바이어스 회로를 이용한 경우이며, 103은 게 이트 바이어스를 직접 인가한 경우를 나타낸다. 임계전압의 대표 값은 -1.52V이며, 공정 결과에 의해서 임계전압은 -1.82에서 -1.22V의 변화를 보인다.FIG. 6 illustrates a case in which an 8F150 amplifier transistor is connected as shown in FIG. 5 by using an active gate bias circuit shown in FIG. 1 and an active gate bias circuit connected to a feedback resistor shown in FIG. The operating point current I Q is shown. In FIG. 6, 101 is a case using the active gate bias circuit shown in FIG. 1, 102 is a case using the bias circuit shown in FIG. 3, and 103 is a case where the gate bias is directly applied. The representative value of the threshold voltage is -1.52V, and the threshold voltage varies from -1.82 to -1.22V as a result of the process.

도 6에 도시된 바와 같이 바이어스 회로가 없이 직접 게이트 바이어스를 인가한 경우의 증폭 트랜지스터의 동작점 전류는 약 70.7mA의 전류 차이를 보이고 있다. 일반적인 능동 게이트 바이어스 회로는 임계전압의 0.6V 변화에 대하여 총 26.2mA의 변화로 직접 바이어스를 인가하는 경우에 비하여 아주 우수한 보상 특성을 보이며, 피드백 저항이 연결된 능동 게이트 바이어스 회로의 경우는 약 18.3mA의 동작점 전류 변화를 보인다.As shown in FIG. 6, the operating point current of the amplifying transistor when the direct gate bias is applied without the bias circuit shows a current difference of about 70.7 mA. In general, the active gate bias circuit exhibits a very good compensation characteristic when the direct bias is applied with a total change of 26.2 mA against the 0.6 V change of the threshold voltage. The active gate bias circuit with the feedback resistor is about 18.3 mA. The operating point current changes.

도 7은 도 5에 도시된 본 발명에 따른 임계전압 및 온도 변화 보상 바이어스 회로를 이용한 증폭 트랜지스터의 동작점 전류를 도시한 그래프이다.FIG. 7 is a graph illustrating an operating point current of an amplifying transistor using a threshold voltage and temperature change compensation bias circuit according to the present invention shown in FIG. 5.

임계전압의 0.6V 변화에 대하여 총 1.1mA의 변화로 거의 동작점 전류의 변화 없이 일정하게 유지가 되었다. 따라서 트랜지스터의 제작 시 발생하는 임계전압의 변화에 대해서 보상 바이어스 회로를 사용하면 증폭기의 동작점 전류는 1% 이하의 변동량을 갖는 아주 안정된 소자 특성을 기대할 수 있다.The change of 1.1mA against the 0.6V change of the threshold voltage kept constant with almost no change in operating point current. Therefore, if the compensation bias circuit is used for the variation of the threshold voltage generated during the fabrication of the transistor, the operating point current of the amplifier can be expected to be very stable device characteristics with a variation of less than 1%.

트랜지스터는 온도에 민감한 특성이 있다. 실제로 트랜지스터 부품이 사용되는 온도는 100도 이상의 범위에서도 사용이 되고 있다. 따라서 온도 변화에 대해서 트랜지스터가 안정된 동작을 할 수 있는 바이어스 회로가 필요하다. 동작 온도가 변하는 경우의 임계전압 및 온도 변화 보상 바이어스 회로의 동작은 다음과 같다.Transistors are temperature sensitive. In fact, the temperature at which transistor components are used is used in the range of more than 100 degrees. Therefore, there is a need for a bias circuit capable of a stable operation of the transistor against temperature changes. The operation of the threshold voltage and temperature change compensation bias circuit when the operating temperature changes is as follows.

도 5에 도시된 회로에서 상온에서 동작하다가 온도가 상승하였다고 가정하 자. 트랜지스터는 온도가 증가하면 드레인 전류가 감소한다. 따라서 트랜지스터 Q2의 드레인 전류가 감소하여 피드백 저항 R3에 걸리는 전압이 감소하게 되고, 이상적으로는 트랜지스터 Q2의 게이트 전압이 일정하게 유지가 되나, 실제는 미세하게 트랜지스터 Q2의 게이트 전압이 감소한다. 감소된 트랜지스터 Q2의 게이트 전압은 트랜지스터 Q1의 게이트-소스 전압을 증가시켜 트랜지스터 Q1의 드레인 전류 역시 미세하게 증가하여 바이어스 전압(VB)을 감소시킨다.Suppose that the temperature rises while operating at room temperature in the circuit shown in FIG. As the temperature increases, the drain current decreases. Therefore, the drain current of the transistor Q2 decreases, so that the voltage applied to the feedback resistor R3 decreases. Ideally, the gate voltage of the transistor Q2 is kept constant, but in reality, the gate voltage of the transistor Q2 decreases minutely. The reduced gate voltage of transistor Q2 increases the gate-source voltage of transistor Q1 so that the drain current of transistor Q1 also increases slightly to reduce the bias voltage (V B ).

도 8은 증폭 트랜지스터의 게이트 전압에 대한 이득 특성을 나타낸 것이다.8 shows gain characteristics with respect to the gate voltage of the amplifying transistor.

트랜지스터는 온도가 증가하면 이득이 감소하는 특성이 있다. 따라서 게이트 바이어스를 도 8에서 바이어스 A(Bias A)와 바이어스 B(Bias B)의 선택시 바이어스 회로의 온도에 대한 특성은 서로 반대로 동작하여야 한다. 본 발명은 앞서 설명한 바와 같이 온도가 증가할 때 바이어스 전압(VB)이 약간 감소하게 된다. 따라서 바이어스 A(Bias A)를 동작 게이트 전압으로 선택시, 온도 변화에 대해서 증폭 트랜지스터의 이득 특성을 보상할 수 있다.Transistors are characterized by a decrease in gain as the temperature increases. Therefore, when the gate bias is selected in FIG. 8, the characteristics of the temperature of the bias circuit should be reversed when the bias A and the bias B are selected. As described above, the bias voltage V B slightly decreases as the temperature increases. Therefore, when bias A is selected as the operating gate voltage, the gain characteristic of the amplifying transistor can be compensated for with temperature change.

반대로 바이어스 B(Bias B)를 동작 게이트 전압으로 정하고 증폭 트랜지스터를 구동하는 경우는 다음과 같은 방법으로 온도 변화 특성을 보상할 수 있다. 도 5에서 피드백 저항 R3로, 온도가 증가할 때 저항값이 증가하는 PTC(Positive Temperature Coefficient)형태의 써미스터를 사용하는 경우, 다음과 같은 동작을 한다. 온도가 증가하면 PTC 써미스터를 사용한 저항 R3의 값이 증가하게 된다. 따라서 트랜지스터 Q1의 게이트-소스 전압은 작아지고 트랜지스터 Q1의 드레인 전류 도 작아지게 된다. 그러므로 저항 R1에 흐르는 전류와 전류 값으로 결정되는 바이어스 전압(VB)은 커지게 되어 온도 증가에 의해 감소하는 증폭 트랜지스터의 이득 특성을 보상하게 된다.On the contrary, when bias B is set as the operation gate voltage and the amplifying transistor is driven, the temperature change characteristic can be compensated by the following method. In FIG. 5, when using a PTC (Positive Temperature Coefficient) type thermistor whose resistance value increases as the temperature increases, the following operation is performed. Increasing the temperature increases the value of resistor R3 using a PTC thermistor. Thus, the gate-source voltage of transistor Q1 is reduced and the drain current of transistor Q1 is also reduced. Therefore, the bias voltage V B , which is determined by the current flowing through the resistor R1 and the current value, becomes large to compensate for the gain characteristic of the amplifying transistor that decreases with increasing temperature.

마찬가지로 도 8에서 바이어스 A(Bias A)의 선택시 온도 특성을 보다 많이 보상하려면 저항 R3로 NTC(Negative Temperature Coefficient)형태의 써미스터를 사용하면 된다.Likewise, in FIG. 8, to compensate more temperature characteristics when selecting bias A, a thermistor in the form of a negative temperature coefficient (NTC) may be used as the resistor R3.

도 5의 바이어스 전압 Vs는 음전압을 갖는다. 이 외부 공급전압 Vs는 실제 일정한 값으로 계속 공급되지 못하고 변동된 값으로 공급되어도 안정된 동작을 하여야 한다.The bias voltage Vs of FIG. 5 has a negative voltage. This external supply voltage Vs should not be continuously supplied at a constant value, but should operate stably even if it is supplied at a changed value.

도 9는 음 바이어스 전압 Vs를 -6에서 -4V의 값으로 -5V에서 ±20%의 변동이 생길 때 게이트 바이어스 전압(VB) 변동 곡선을 나타낸 것이다. ±20%의 음 전원 변화에 대해서 게이트 바이어스 전압(VB)은 1.5% 미만의 변화만을 보이는 안정된 동작을 한다.FIG. 9 shows a gate bias voltage V B variation curve when the negative bias voltage Vs varies from −6 to −4 V with a variation of ± 20% at −5 V. FIG. For a negative supply change of ± 20%, the gate bias voltage (V B ) is stable, showing only a change of less than 1.5%.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by the drawings.

도 1은 일반적인 능동 게이트 바이어스 회로의 구성도,1 is a block diagram of a general active gate bias circuit,

도 2는 선형화된 I-V 곡선을 나타낸 도면,2 shows a linearized I-V curve,

도 3은 일반적인 피드백 저항이 연결된 능동 게이트 바이어스 회로의 구성도,3 is a configuration diagram of an active gate bias circuit connected with a general feedback resistor;

도 4는 본 발명에 따른 임계전압 및 온도 변화 보상 바이어스 회로의 구성도,4 is a configuration diagram of a threshold voltage and temperature change compensation bias circuit according to the present invention;

도 5는 본 발명에 따른 임계전압 및 온도 변화 보상 바이어스 회로를 갖는 증폭기의 구성도,5 is a configuration diagram of an amplifier having a threshold voltage and temperature change compensation bias circuit according to the present invention;

도 6은 증폭 트랜지스터의 동작점 전류를 설명하기 위한 도면,6 is a view for explaining an operating point current of an amplifying transistor;

도 7은 본 발명에 따른 임계전압 및 온도 변화 보상 바이어스 회로를 이용한 증폭 트랜지스터의 동작점 전류를 설명하기 위한 도면,7 is a view illustrating an operating point current of an amplifying transistor using a threshold voltage and temperature change compensation bias circuit according to the present invention;

도 8은 증폭 트랜지스터의 게이트 전압에 따른 이득을 나타낸 도면,8 is a diagram illustrating a gain according to a gate voltage of an amplifying transistor;

도 9는 음 바이어스 전압 Vs에 따른 게이트 바이어스 전압(VB) 변화를 나타낸 도면이다.9 is a view illustrating a change in the gate bias voltage V B according to the negative bias voltage Vs.

Claims (10)

게이트단자와 입력단자가 전기적으로 연결되고 드레인단자와 출력단자가 전기적으로 연결된 제1트랜지스터와, 상기 제1트랜지스터의 소스단자와 상기 입력단자 사이에 배치된 제1저항과, 상기 제1트랜지스터의 드레인단자와 접지사이에 배치된 제2저항을 포함하는 능동 게이트 바이어스 회로에 있어서,A first transistor electrically connected between a gate terminal and an input terminal and electrically connected with a drain terminal and an output terminal, a first resistor disposed between the source terminal and the input terminal of the first transistor, and a drain terminal of the first transistor An active gate bias circuit comprising a second resistor disposed between ground and ground, 게이트단자와 상기 제1트랜지스터의 소스단자가 전기적으로 연결된 제2트랜지스터와,A second transistor electrically connected with a gate terminal and a source terminal of the first transistor; 상기 제2트랜지스터의 소스단자와 상기 제2트랜지스터의 게이트단자 사이에 배치된 제3저항A third resistor disposed between the source terminal of the second transistor and the gate terminal of the second transistor 을 포함하는, 바이어스 회로.Comprising a bias circuit. 삭제delete 제 1 항에 있어서, 상기 제3저항은,The method of claim 1, wherein the third resistor, NTC(Negative Temperature Coefficient) 써미스터인, 바이어스 회로.A bias circuit that is a negative temperature coefficient (NTC) thermistor. 제 1 항에 있어서, 상기 제3저항은,The method of claim 1, wherein the third resistor, PTC(Positive Temperature Coefficient) 써미스터인, 바이어스 회로.A bias circuit that is a PTC (Positive Temperature Coefficient) thermistor. 게이트단자와 입력단자가 전기적으로 연결되고 드레인단자와 출력단자가 전기적으로 연결된 제1트랜지스터와, 상기 제1트랜지스터의 소스단자와 상기 입력단자 사이에 배치된 제1저항과, 상기 제1트랜지스터의 드레인단자와 접지사이에 배치된 제2저항을 포함하는 증폭기에 있어서,A first transistor electrically connected between a gate terminal and an input terminal and electrically connected with a drain terminal and an output terminal, a first resistor disposed between the source terminal and the input terminal of the first transistor, and a drain terminal of the first transistor An amplifier comprising a second resistor disposed between ground and ground, 게이트단자와 상기 제1트랜지스터의 소스단자가 전기적으로 연결된 제2트랜지스터와,A second transistor electrically connected with a gate terminal and a source terminal of the first transistor; 상기 제2트랜지스터의 소스단자와 상기 제2트랜지스터의 게이트단자 사이에 배치된 제3저항과,A third resistor disposed between the source terminal of the second transistor and the gate terminal of the second transistor; 상기 출력단자의 전압 크기에 따라 입력되는 전압을 증폭하는 증폭 트랜지스터Amplifying transistor for amplifying the input voltage according to the voltage level of the output terminal 를 포함하는, 증폭기.Including, an amplifier. 제 5 항에 있어서,The method of claim 5, wherein 상기 출력단자와 상기 증폭 트랜지스터 사이에 배치된 제4저항을 더 포함하는, 증폭기.And a fourth resistor disposed between the output terminal and the amplifying transistor. 제 5 항에 있어서,The method of claim 5, wherein 상기 출력단자와 상기 증폭 트랜지스터 사이에 배치된 인덕터를 더 포함하는, 증폭기.And an inductor disposed between the output terminal and the amplifying transistor. 삭제delete 제 5 항에 있어서, 상기 제3저항은, The method of claim 5, wherein the third resistor, NTC(Negative Temperature Coefficient) 써미스터인, 증폭기.An amplifier that is a negative temperature coefficient (NTC) thermistor. 제 5 항에 있어서, 상기 제3저항은,The method of claim 5, wherein the third resistor, PTC(Positive Temperature Coefficient) 써미스터인, 증폭기.An amplifier that is a PTC (Positive Temperature Coefficient) thermistor.
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