KR100929234B1 - Espiabridge, packet processing apparatus and method - Google Patents
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Abstract
본 발명은 에스피아이브리지와, 패킷처리장치 및 그 방법에 관한 것으로, 이더넷 FCS 제거 및 패킷모드를 하드웨어적으로 지원하도록 SPI브리지를 구성하고, 이러한 SPI를 포함하여 패킷처리장치를 구성함으로써, 용도별로 개별 설계하지 않아도 하나의 라인카드를 이용하여 패킷을 프로세싱할 수 있어, 그에 따른 제작 비용이 절감되고, 네트워크 프로세서의 사용에 따른 효율이 극대화 되므로 성능이 크게 향상되는 효과가 있다. The present invention relates to an Spia bridge, a packet processing apparatus, and a method thereof, wherein the SPI bridge is configured to hardware-support Ethernet FCS removal and packet mode, and the packet processing apparatus including the SPI is configured for each use. It is possible to process a packet using a single line card without having to design it individually, thereby reducing manufacturing costs and maximizing efficiency due to the use of a network processor, thereby significantly improving performance.
SPI, 브리지, 이더넷, 패킷, bridge, Ethernet, FCS SPI, Bridge, Ethernet, Packet, bridge, Ethernet, FCS
Description
본 발명은 POS(Packet over sonnet) 라인카드로 전송되는 패킷 처리를 위해 패킷을 변환하고, 패킷모드를 지원하는 SPI 브리지와, 그 SPI브리지를 포함하여 패킷처리장치를 구성함으로써 네트워크의 패킷처리 성능을 향상시키는 에스피아이브리지와, 패킷처리장치 및 그 방법에 관한 것이다. The present invention provides a packet processing performance of a network by configuring a packet processing apparatus including a SPI bridge for converting packets for packet processing transmitted to a packet over sonnet (POS) line card, a packet mode, and the SPI bridge. An improved spia bridge, a packet processing apparatus, and a method thereof are provided.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-061-02, 과제명: IPv6기반의 Qos서비스 및 단말 이동성 지원 라우터 기술개발].The present invention is derived from the research conducted as part of the IT growth engine technology development of the Ministry of Information and Communication and the Ministry of Information and Telecommunication Research and Development. [Task Management No .: 2006-S-061-02, Task name: IPv6 based Qos service and terminal mobility Support router technology development].
인터넷의 빠른 보급으로, 인터넷이 대중화 됨에 따라 데이터 트래픽이 폭발적으로 증가되었으며, 이러한 인터넷의 보급을 기반으로 유무선 인터넷 통합에 따른 새로운 형태의 서비스가 출현하게 되었다. Due to the rapid spread of the Internet, data traffic has exploded as the Internet became popular, and new types of services have emerged based on the wired / wireless Internet integration.
그러나, 인터넷의 대중화 및 새로운 서비스의 등장으로 인한 트래픽의 증가 에 비하여 기존의 네트워크 장비는 패킷 처리 용량 및 성능에는 큰 발전이 없어, 그 처리에 한계를 드러내고 있다.However, compared to the increase in traffic due to the popularization of the Internet and the emergence of new services, the existing network equipment does not have much progress in packet processing capacity and performance, thereby showing a limitation in its processing.
그에 대한 해결 방안으로 네트워크 프로세서가 등장하였으나, 이러한 네트워크 프로세서를 이용한 네트워크 장비들은 성능을 높이기 위해 인그레스와 이그레스용으로 두개의 네트워크 프로세서를 사용하거나 성능보다는 가격 효율면에서 인그레스와 이그레스를 통합하여 한 개의 네트워크 프로세서를 사용하여 라인카드를 설계하였다. As a solution to this, network processors have emerged, but network devices using these network processors use two network processors for ingress and egres to increase performance, or integrate ingres and egres in terms of cost efficiency rather than performance. We designed a line card using one network processor.
또한 이더넷 프레임을 수신하여 스위치 패브릭을 통하여 POS 라인카드로 전송하기 위해서는 기존의 다운링크로 전송하기 위한 네트워크 프로세서의 기능외에 POS 에서는 사용되지 않는 이더넷 FCS 처리를 하는 기능을 해주어야만 하는 문제점이 있다. In addition, in order to receive an Ethernet frame and transmit it to a POS line card through a switch fabric, there is a problem that a function of processing an Ethernet FCS that is not used in a POS, in addition to a function of a network processor for transmitting on a downlink, is required.
이러한 문제점들로 인하여 종래에는 서로 다른 종류의 라인카드를 각각 설계하여야 하므로, 성능 향상을 위해 단순 SPI 브리지 기능을 사용함으로써 물리 포트수를 증가시키거나 스위칭 기능만을 지원하도록 하였으나, 단순히 네트워크 프로세서의 프로세싱 성능 한도내에서 물리 포트 용량만을 증대시킬 수 있으며 이를 지원하기 위한 네트워크 프로세서의 마이크로 코딩의 복잡성을 증가시키는 문제점이 있다.Due to these problems, in the past, different types of line cards have to be designed. Therefore, the simple SPI bridge function is used to increase the number of physical ports or to support only the switching function. Only the physical port capacity can be increased within the limit and there is a problem of increasing the complexity of microcoding of a network processor to support this.
또한 스위치 패브릭을 통하여 이더넷 라인카드에서 POS 라인카드로 패킷을 전송할때에 각 라인카드의 네트워크 프로세서를 위한 마이크로 코드가 서로 다른 패킷 프로세싱을 해야만 하는 어려움이 있고, 추가적인 장치의 제작이 요구되는 문제점이 있다. In addition, when the packet is transmitted from the Ethernet line card to the POS line card through the switch fabric, the micro code for the network processor of each line card has to perform different packet processing, and there is a problem that the manufacture of an additional device is required. .
본 발명의 목적은, 추가적인 장치 없이 POS(Packet Over Sonet) 라인카드로 전송되는 패킷을 처리하고, 패킷모드를 하드웨어적으로 지원하도록 함으로서, 비용을 절감하고, 네트워크 프로세서의 사용효율을 극대화 시켜 패킷 처리에 따른 성능을 향상시키는 에스피아이브리지와, 패킷처리장치 및 그 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION An object of the present invention is to process packets transmitted to a Packet Over Sonet (POS) line card without any additional device, and to support packet modes in hardware, thereby reducing costs and maximizing the efficiency of using a network processor. The present invention provides an SPI bridge, a packet processing apparatus, and a method for improving performance.
상기한 과제를 해결하기 위한 본 발명에 따른 에스피아이브리지는 수신된 패킷의 패킷모드를 선택하고, 선택된 패킷모드에 대응하여 상기 패킷의 프리앰블 제거하는 모드선택기, 상기 패킷의 헤더를 분석하여 목적지 주소를 추출하는 프레임분석기, 상기 추출된 목적지 주소를 키값으로 검색하여 상기 패킷이 업링크 로 포워딩 되는지, 또는 다운링크인 이더넷으로 전송되는지 여부를 체크하고, 그 결과를 인덱스로 생성하여 상기 프레임 분석기로 전달하는 LU제어기, 상기 인덱스 값에 대응하여 패킷의 FCS를 제거하거나 또는 상기 패킷을 필터링하는 FCSChop제어기 및, 상기 패킷을 전송하는 SPI 송신부를 포함한다.According to an embodiment of the present invention, an SPIABridge selects a packet mode of a received packet, removes a preamble of the packet corresponding to the selected packet mode, and analyzes a header of the packet to determine a destination address. A frame analyzer for extracting and searching the extracted destination address by a key value to check whether the packet is forwarded to the uplink or downlink, and the result is generated as an index and transmitted to the frame analyzer. An LU controller, an FCSChop controller for removing the FCS of the packet or filtering the packet in response to the index value, and an SPI transmitter for transmitting the packet.
또한, 본 발명에 따른 패킷처리장치는 이더넷 패킷 프레임을 생성 및 복원하는 프레이머; 상기 프레이머의 패킷을 입력받아 패킷의 프리앰블을 제거하거나 FCS를 제거하여 패킷을 변환하는 SPI 브리지; 제 1 네트워크 프로세서 및 제 2 네트워크 프로세서를 포함하고, 상기 제 1 네트워크 프로세서 및 제 2 네트워크 프로세서 중 어느 하나의 네트워크 프로세서만 사용하거나, 또는 상기 제 1 및 제 2 네트워크 프로세서를 모두 사용하여, 상기 SPI브리지로부터 입력되는 패킷에 대하여, 인그레스 및 이그레스를 위한 단일 패킷 프로세싱을 수행하고, 인그레스 또는 이그레스를 위해 각각의 패킷을 처리하는 네트워크 프로세서; 상기 네트워크 프로세서와 연결되어 스위치 패브릭과의 인터페이스를 담당하는 스위치; 및 상기 SPI브리지 및 상기 네트워크 프로세서를 제어하는 프로세서를 포함한다. In addition, the packet processing apparatus according to the present invention comprises a framer for generating and restoring an Ethernet packet frame; An SPI bridge that receives the framer's packet and converts the packet by removing the preamble of the packet or removing the FCS; The SPI bridge, comprising a first network processor and a second network processor, using only one of the first network processor and the second network processor, or using both the first and second network processors; A network processor for performing a single packet processing for ingress and egress and processing each packet for ingress or egress for a packet input from the network; A switch connected to the network processor and configured to interface with a switch fabric; And a processor controlling the SPI bridge and the network processor.
또한, 본 발명에 따른 에스피아이브리지의 패킷처리방법은 수신된 패킷의 패킷모드에 대응하여 상기 패킷의 프리앰블을 제거하는 단계, 상기 패킷의 헤더를 분석하여 목적지 주소를 추출하고, 추출된 목적지 주소를 키값으로 검색하여, 그 결과에 따라 인덱스를 생성하는 단계, 상기 인덱스의 값에 대응하여 상기 패킷의 FCS를 제거하거나 또는 상기 패킷을 필터링하는 단계, 상기 패킷을 전송하는 단계를 포함 한다. In addition, according to the present invention, the packet processing method of the spiabridge removes the preamble of the packet corresponding to the packet mode of the received packet, extracts a destination address by analyzing the header of the packet, and extracts the extracted destination address. Retrieving a key value, generating an index according to the result, removing the FCS of the packet or filtering the packet corresponding to the value of the index, and transmitting the packet.
본 발명에 따르면 에스피아이브리지와, 패킷처리장치 및 그 방법은 스위치 패브릭을 통하여 POS 라인카드로 전송되는 패킷 처리를 위한 이더넷 FCS 제거 및 패킷모드를 하드웨어적으로 지원 함으로서, 용도별로 네트워크 프로세서의 마이크로 코드를 달리 설계하지 않아도 네트워크 프로세서의 사용효율이 극대화 되고, 하나의 라인카드를 이용하여 패킷을 프로세싱할 수 있도록 구성되므로 제작에 따른 비용이 절감되고, 성능이 크게 향상되는 효과가 있다. According to the present invention, the spiabridge, the packet processing apparatus and the method support the Ethernet FCS removal and packet mode for the packet processing transmitted to the POS line card through the switch fabric in hardware, thereby enabling the micro code of the network processor to be used. The design efficiency of the network processor is maximized even if the design is not done differently, and it is configured to process the packet using a single line card, thereby reducing the cost of manufacturing and greatly improving the performance.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1 은 본 발명의 실시예에 따른 에스피아이브리지의 구성에 대한 설명에 참조되는 블록도이다. 1 is a block diagram referred to for the description of the configuration of the spiabridge according to an embodiment of the present invention.
도 1을 참조하면, 본 발명에 따른 SPI브리지(310)는 SPI수신부(311), 모드선택기(312), 프레임분석기(313), LU제어기(314), FCSchop제어기(315), Skid버 퍼(316), SPI제1 및 제2송신부(317)(318), 제어상태레스터(319)를 포함한다. Referring to FIG. 1, the
SPI수신부(311)는 프레이머(320)와의 데이터 링크 인터페이스를 통해 입력된 패킷을 수신한다. 이때, SPI수신부(311)는 1 기가비트 이더넷(Gigabit Ethernet) 또는 10 기가비트 이더넷 MAC(Media Access Control) 칩으로부터 SPI 인터페이스를 통해 입력된 패킷, 인그레스 패킷(Ingress Packet)을 수신하여 64비트 내부 버스로 변환하고, 각종 데이터 제어신호를 생성한다.The
모드선택기(312)는 SPI 인터페이스를 내부 로직들이 인식할 수 있도록 내부 버스로 변환하며 인터페이스가 버스트 모드인지 프레이밍 모드인지를 선택한다. The
모드선택기(312)는 제어상태 레지스터(319)의 제어에 따라, 입력된 패킷이 버스트 모드인지 프레이밍 모드인지 그 모드를 선택하고 그에 대응하여 패킷시작위치(SOP, Start of Packet)를 조정한다. 이때, 프레이밍모드는 이더넷 프리앰블 등이 포함되어 완전한 하나의 프레임으로 구축되어 전송되는 모드로서, 모드선택기(312)는 프레이밍 모드가 선택된 경우에는 이더넷 프리앰블을 제거하고 SOP 포지션을 조정한다. The
프레임분석기(313)는 입력된 패킷의 헤더를 분석하여 업링크인 POS(Packet over Sonet) 라인카드로 포워딩 되는지 다운링크로 포워딩되는 것인지를 체크한다. 이때, 프레임분석기(313)는 헤더를 분석하여 패딩 제거를 포함한 Layer 2 관련 프로세싱을 수행하여 목적지 주소를 추출하고, 추출된 목적지 주소를 LU제어기(314)로 전송한다. 또한, 프레임분석기(313)는 LU 제어기(314)의 룩업 후 결과물로 나온 인덱스(Index)를 다시 FCS chop 제어기(316)으로 전송 한다.The
LU제어기(314)는 프레임 분석기(313)로부터 추출되어진 목적지 주소를 키값으로 검색(Lookup)하여, 업링크인 POS 로 포워딩 되는지 다운링크인 이더넷으로 전송되는지를 체크하여 그에 따른 제어신호를 생성한다. 이때, 검색결과로서 인덱스를 생성한다. The
FCSChop제어기(315)는 LU 제어기(314)로부터 생성된 결과값에 따라 이더넷 FCS의 제거 여부를 결정하고 패킷종료위치(EOP, End of Packet)를 조정한다. 이때, FCSChop제어기(315)는 FCS를 제거하였을 경우 EOP(End of Packet)가 변경되도록 한다. 이때, FCS는 패킷의 헤더에 포함되는 필드로서 데이터의 순서가 기록되는 부분이다. The FCSChop
또한, FCSChop제어기(315)는 FCS가 유지되는 경우에는 FCS 에러를 체크하여 마킹하고, MRU(Maximum Receive Unit) 패킷 사이즈에 대한 필터링, 이더넷 Destination Address 필터링, Source Port, VLAN ID, 이더넷 Source Address 에 근거한 이더넷 Source Address 필터링 기능을 수행한다.In addition, when the FCS is maintained, the FCSChop
Skid 버퍼(316)는 외부 네트워크 프로세서의 수신단 또는 SPI 제1 및 2 송신부(317)(318) 내부의 FIFO 제어에 의해 포트별 백프레셔가 생겼을 경우에 버퍼 컨트롤에 의한 백프레셔 처리를 하고 입력된 패킷을 저장한다. The Skid
SPI 제1 및 제2 송신부(317)(318)는 64비트 내부 데이터 버스 및 제어 신호를 SPI 인터페이스로 변환하여, 외부 네트워크 프로세서 또는 프로세서로 처리된 패킷을 전송한다. The SPI first and
제어상태레지스터부(319)는 내부 룩업 테이블을 업데이트하고 레지스터 제어 및 프로세서(340)와의 인터페이스를 제공한다. 이때, 제어상태 레지스터부(319)는 읽기/쓰기 레지스터 및 DPRAM(Dual Port RAM) 과 같은 메모리 액세스와 외부 프로세서 와의 인터페이스를 가지며 입력된 어드레스를 디코딩하여 각 모듈의 레지스터에 Chip Select 및 읽기/쓰기 인에이블 신호를 생성한다. The control
도 2 는 본 발명의 실시예에 따른 에스피아이브리지를 포함하는 패킷처리장치의 구성에 대한 설명에 참조되는 블록도이다. 2 is a block diagram referred to for the description of the configuration of the packet processing apparatus including the spiabridge according to the embodiment of the present invention.
도 2를 참조하면, 패킷 처리 장치(300)는 전술한 도1의 SPI브리지(310)를 포함하여 라인카드를 구성한다. Referring to FIG. 2, the
패킷처리장치(300)는 이더넷 패킷 프레임의 생성 및 복원 기능을 하는 프레이머(320), SPI 브리지(310), 인그레스 및 이그레스를 위한 단일 패킷 프로세싱을 하거나 인그레스 또는 이그레스를 위해 각각의 패킷 프로세싱을 수행하는 제1 및 제2 네트워크 프로세서(331,332), 시스템의 스위치 패브릭과의 인터페이스를 담당하는 스위치(350), 패킷 처리 장치를 제어하는 프로세서(340)를 포함한다. The
이때, 패킷처리장치(300)는 제1 및 제2 네트워크 프로세서(331,332)를 모두 사용하여 패킷을 처리하거나, 또는 어느 하나만을 이용하여 패킷을 처리할 수 있다. In this case, the
제1 네트워크 프로세서(331)만을 사용하여 패킷이 처리되는 경우, 물리링크에서의 패킷은 프레이머(320)를 거쳐 SPI 브리지(310)로 입력된다. SPI브리지(310)는 전술한 도1에서와 같은 구성을 통해 패킷을 처리하여 제1 네트워크 프로세서(331)로 패킷을 출력한다. 제1 네트워크 프로세서(331)은 패킷을 스위치(350)로 인가하여 송출되도록 한다. 한편, 스위치(350)로 수신되는 패킷은 제1네트워크프로세서(331)를 통해 프레이머(320)로 전달되고 물리링크로 전달된다. When the packet is processed using only the
제1 및 제2 네트워크 프로세서(331,332) 모두를 사용하는 경우에는, 물리링크의 패킷이 프레이머(320)로 전달되고, 프레이머(320)는 패킷을 SPI브리지(310)로 입력한다. SPI브리지(310)는 SPI제1 및 제2송신부(317,318)을 통해, 제1 및 제2네트워크프로세서(331,332)로 전달한다. 네트워크 프로세서에 의해 처리된 패킷은 스위치(350)를 통해 외부로 송신된다. 이때, 제2네트워크 프로세서(332)로 입력된 패킷은 제1 네트워크 프로세서(331)로 재 입력되어 스위치(350)를 통해 외부로 송신된다. When both the first and
스위치(350)를 통해 수신된 패킷은 제1 네트워크 프로세서(331)를 통해 프레이머(320)로, 프레이머를 통해 물리링크로 전달된다. The packet received through the
도 3 은 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제1 실시예에 대한 설명에 참조되는 도이다.3 is a diagram referred to for the description of the first embodiment of packet conversion of the SPI bridge according to the embodiment of the present invention.
전술한 도 1의 SPI브리지에서, 이더넷(IP over Ethernet) 패킷의 변환은 프레이머(320)와의 인터페이스 타입이 버스트 모드를 지원하는지 프레이밍(Framing) 모드를 지원하는지에 따라 프리앰블의 제거여부가 결정된다. 또한, 패킷의 변환은 POS 라인카드와의 인터페이스를 지원하기 위하여 이더넷 FCS 4바이트를 제거하느냐 안하느냐의 여부에 따라 달라진다. In the SPI bridge of FIG. 1 described above, the conversion of the Ethernet (IP over Ethernet) packet is determined whether the preamble is removed depending on whether the interface type with the
도3을 참조하면, 도3의 (a)는 언태그드 이더넷패킷(Untagged IP-over-Ethernet)의 패킷 변환에 대한 도이고, 도3의 (b)는 VLAN 태그드 이더넷패킷(IP- over-VLAN-tagged Ethernet)의 패킷 변환에 대한 도이다. Referring to FIG. 3, FIG. 3A is a diagram illustrating packet conversion of an Untagged IP-over-Ethernet, and FIG. 3B is a VLAN tagged Ethernet packet. -VLAN-tagged Ethernet packet conversion.
이때, SPI브리지의 모드선택기(312)는 입력된 패킷이 버스트모드인지 프레이밍모드인지 선택을 하는데, 프레이밍모드인 경우 프리엠블이 제거되므로 패킷시작위치가 변경되므로 SOP를 조정한다. At this time, the
도3의 (a)에 도시된 언태그드 이더넷패킷은 이더넷 헤더의 타입 필드의 0x0800의 값으로 결정되고, 도3의 (b)의 VLAN 태그드 이더넷패킷은 이더넷 헤더의 타입필드의 0x8100 값과 두번째 타입 필드의 0x0800 의 값(421,422)으로 결정된다. The untagged Ethernet packet shown in (a) of FIG. 3 is determined by a value of 0x0800 in the type field of the Ethernet header, and the VLAN tagged Ethernet packet of (b) of FIG. 3 corresponds to a value of 0x8100 in the type field of the Ethernet header. It is determined by the
도3의 (a)및 도3의 (b)의 각 패킷은 프레이머(320)의 인터페이스가 프레이밍(Framing) 모드를 지원하고 다운링크인 이더넷 라인카드와의 인터페이스를 위해 이더넷 프리앰블이 제거되어 전송되도록 패킷 변환된다. 도3의 (a)및 도3의 (b)에 도시된 바와 같이 패킷 변환 시 각 패킷의 프리앰블(415)(425)이 제거된다. Each packet of FIGS. 3 (a) and 3 (b) is configured so that the interface of the
이때, 언태그드이더넷패킷은 패킷 포맷 A, VLAN 태그드 이더넷패킷은 패킷 포캣 B이다. In this case, the untagged Ethernet packet is packet format A, and the VLAN tagged Ethernet packet is packet format B.
도 4 는 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제 2 실시예에 대한 설명에 참조되는 도이다.4 is a diagram referred to for describing the second embodiment of the packet conversion of the SPI bridge according to an embodiment of the present invention.
도4의 (a) 는 언태그드이더넷LLC패킷(IEEE 802.3/802.2)의 패킷변환에 관한 도이고, 도4의 (b)는 VLAN태그드LLC패킷(VLAN tagged LLC 패킷(IEEE 802.3/802.2)의 패킷변환에 관한 도이다. FIG. 4A is a diagram illustrating packet conversion of an untagged Ethernet LLC packet (IEEE 802.3 / 802.2), and FIG. 4B is a VLAN tagged LLC packet (IEEE 802.3 / 802.2). Is a diagram illustrating packet conversion.
도4의 (a)와 도4의(b)를 참조하면, 언태그드 이더넷 LLC 패킷과 VLAN 태그드 LLC 패킷은 각각 규정된 DSAP값(431,432)(441,443)을 기초로 상위계층의 프로토콜 종류를 구분한다. Referring to Figs. 4A and 4B, the untagged Ethernet LLC packet and the VLAN tagged LLC packet are assigned to the upper layer protocol type based on the defined DSAP values 431, 432, 441 and 443, respectively. Separate.
프레임분석기(313)와 LU제어기(314)는 패킷의 헤더 분석을 통해 업링크인 POS라인카드로 포워딩되는지, 또는 다운링크로 포워딩 되는지 여부를 판단하고, FCSChop제어기(315)는 그 판단결과에 따라 FCS의 제거여부를 결정하고 EOP(End of Packet)의 포지션을 조정한다. The
언태그드 이더넷 LLC 패킷과 VLAN 태그드 LLC 패킷은 프레이머(320)의 인터페이스가 버스트 모드이며, POS 라인카드와의 인터페이스를 위해 FCS 필드를 제거하여 전송되도록 패킷 변환된다. 즉, FCSChop제어기(315)에 의해 FCS필드(435)(445)가 제거되고, 그에 따라 EOP 포지션이 조정된다.Untagged Ethernet LLC packets and VLAN tagged LLC packets are packet converted such that the interface of
이때, 언태그드 이더넷 LLC 패킷은 패킷 포맷C, VLAN 태그드 LLC 패킷은 패킷 포맷 D이다. In this case, the untagged Ethernet LLC packet is packet format C, and the VLAN tagged LLC packet is packet format D.
도 5 는 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제3 실시예에 대한 설명에 참조되는 도이다.5 is a diagram referred to for the description of the third embodiment of packet conversion of the SPI bridge according to the embodiment of the present invention.
도5의 (a)는 언태그드이더넷SNAP패킷(IEEE 802.3/802.2 SNAP)의 패킷변환에 관한 도이고, 도4의 (b)는 VLAN태그드SNAP패킷(VLAN tagged LLC 패킷(IEEE 802.3/802.2 SNAP)의 패킷변환에 관한 도이다.FIG. 5A illustrates packet conversion of an untagged Ethernet SNAP packet (IEEE 802.3 / 802.2 SNAP), and FIG. 4B illustrates a VLAN tagged LLC packet (IEEE 802.3 / 802.2). A diagram relating to packet conversion of SNAP).
도5의 (a), (b)를 참조하면, 언태그드이더넷SNAP패킷과 VLAN 태그드SNAP패킷은 3바이트의 OUI(Organizationally Unique Identifier)(451)(463)와 2바이트의 PID(Protocol Identifier)(452)(464)로 구성되어 상위 계층 프로토콜의 종류를 식별할 수 있다. Referring to Figs. 5A and 5B, an untagged Ethernet SNAP packet and a VLAN tagged SNAP packet include a three-byte Organizationally Unique Identifier (OUI) 451 (463) and a two-byte PID (Protocol Identifier). 452, 464, to identify the type of higher layer protocol.
언태그드이더넷SNAP패킷과 VLAN 태그드SNAP패킷은 프레이머(320)의 인터페이스가 프레이밍 모드이고, POS 라인카드와의 인터페이스를 위해 이더넷 프리앰블과 FCS 필드를 제거하여 전송된다. The untagged Ethernet SNAP packet and the VLAN tagged SNAP packet are transmitted by removing the Ethernet preamble and the FCS field for the interface of the
그에 따라 언태그드이더넷SNAP패킷과 VLAN 태그드SNAP패킷은 패킷변환 시 프리앰블(455)(465)과, FCS 필드(456)(466)가 제거된다. Accordingly, the untagged Ethernet SNAP packet and the VLAN tagged SNAP packet are removed from the
이때, 언태그드이더넷SNAP패킷은 패킷 포맷 E, VLAN 태그드SNAP패킷은 패킷 포맷 F이다. At this time, the untagged Ethernet SNAP packet is packet format E, and the VLAN tagged SNAP packet is packet format F.
이때, 전술한 도3 내지 도5에서 각 패킷 포맷들의 우측면에 표시된 clock 은 실제 내부프로세싱 할 때의 1 Tick을 나타낸다.At this time, the clock displayed on the right side of each packet format in the above-described Figures 3 to 5 represents 1 tick when the actual internal processing.
상기와 같이 구성된 본 발명의 일실시예에 따른 동작을 살펴보면 다음과 같다. Looking at the operation according to an embodiment of the present invention configured as described above are as follows.
도 6 은 본 발명의 실시예에 따른 SPI브리지의 패킷처리방법에 대한 동작설명에 참조되는 순서도이다. 6 is a flowchart referred to for describing an operation of a packet processing method of an SPI bridge according to an embodiment of the present invention.
도 6을 참조하면, 프레이머(320)로부터 입력 패킷이 SPI수신부(311)로 수신된다(S510). SPI수신부(311)는 입력된 패킷을 64비트 버스로 변환하여 모드선택기(312)로 전달한다. Referring to FIG. 6, an input packet is received from the
모드선택기(312)는 프레이머(320)와의 인터페이스에 따른 패킷모드가 버스트모드인지 프레이밍 모드인지를 여부를 체크한다(S520). 이때, 모드선택기(312)는 제어상태레지스터(319)의 제어에 따라 그 모드를 선택한다. The
패킷모드가 프레이밍모드인 경우, 모드선택기(312)는 패킷의 프리앰블을 제 거하고(S530), 그에 따른 SOP(Start of Packet)의 포지션을 조정한다(S540). 한편, 패킷모드가 버스트모드인 경우에는 별도의 프리앰블 삭제는 수행되지 않는다. If the packet mode is the framing mode, the
패킷을 전달받은 프래임 분석기(313)는 헤더분석을 통해 목적지 주소를 추출하고 그 결과는 LU제어기(314)로 전달한다. 이때, LU제어기(314)는 프래임분석기(313)에서 추출된 목적지 주소를 키값으로 하여 검색한다(Lookup)(S550). 이때, LU제어기(314)는 패킷이 업링크인 POS로 포워딩되는지 다운링크인 이더넷으로 전송되는 여부를 체크하여 프래임분석기(313)로 신호를 전달한다. 프래임분석기(313)는 LU제어기(314)의 검색 결과값인 인덱스를 FCSChop제어기(316)로 전달한다. The
FCSChop제어기(316)는 수신된 인덱스가 인에이블 상태인지 여부에 따라, FCS제거 여부를 결정한다(S560). The
인덱스가 인에이블인경우에는 업링크인 POS 라인카드로의 포워딩을 위해 FCS를 4바이트 제거하고(570), 그에 따른 EOP(End of Packet)의 위치를 정렬한다(S580).If the index is enabled, the FCS is removed by four bytes for forwarding to the uplink POS line card (570), and the position of the end of packet (EOP) is aligned accordingly (S580).
인덱스가 인에이블이 아닌경우에는 다운링크인 이더넷으로 전송되는 것이므로 패킷을 필터링한다(S590). If the index is not enabled, the packet is filtered because it is transmitted to the downlink Ethernet (S590).
이때, 패킷 필터링은 FCS 에러를 체크하여 마킹하고, MRU(Maximum Receive Unit) 패킷 사이즈에 대한 필터링, 이더넷 Destination Address 필터링, Source Port, VLAN ID, 이더넷 Source Address 에 근거한 이더넷 Source Address 필터링이 수행된다. In this case, the packet filtering checks and marks an FCS error, and filtering for a maximum receive unit (MRU) packet size, Ethernet destination address filtering, Ethernet source address filtering based on a source port, a VLAN ID, and an Ethernet source address is performed.
FCS제거 또는 필터링된 패킷은 Skid버퍼(316)으로 입력된다(S600). The FCS remove or filtered packet is input to the Skid buffer 316 (S600).
Skid버퍼(316)는 포트별 백프레셔가 인에이블 되어있는지를 체크한다(S610). 이때, Skid 버퍼(316)는 포트별 백프레셔가 인에이블인 경우, 외부 네트워크 프로세서의 수신단 또는 SPI 제1 및 2 송신부(317)(318) 내부의 FIFO 제어에 의해 포트별 백프레셔가 발생된 것이므로 버퍼 컨트롤에 의한 백프레셔 처리를 하고 입력된 패킷을 저장하여, 패킷의 데이터를 유지한다(S620).The
한편, Skid 버퍼(316)는 포트별 백프레셔가 인에이블이 아닌 경우, 패킷을 SPI 제1 및 2 송신부(317)(318)로 전달하여 송신되도록 한다(S630). On the other hand, if the back buffer per port is not enabled, the
따라서, 에스피아이브리지와, 패킷처리장치 및 그 방법은 SPI브리지에서 스위치 패브릭을 통하여 POS 라인카드로 전송되는 패킷 처리를 위한 이더넷 FCS 제거 및 프레이머에서 제공하는 패킷모드를 하드웨어적으로 지원하고, 이러한 SPI브리지를 포함하여 패킷처리장치가 구성되므로, 용도별로 개별 설계하지 않아도 하나의 라인카드를 이용하여 패킷을 프로세싱할 수 있어, 그에 따른 제작 비용이 절감되고, 네트워크 프로세서의 사용효율이 극대화 되므로 성능이 크게 향상된다. Therefore, SPIABRIDGE, the packet processing apparatus, and the method thereof support the Ethernet FCS removal and packet mode provided by the framer for packet processing transmitted from the SPI bridge to the POS line card through the switch fabric. Since the packet processing device is configured including the bridge, it is possible to process the packet using a single line card without having to design it individually, thereby reducing the production cost and maximizing the use efficiency of the network processor. Is improved.
이상과 같이 본 발명에 의한 에스피아이브리지와, 패킷처리장치 및 그 방법은 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 이에 한정되지 않고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 응용될 수 있다.As described above, the spiabridge, the packet processing apparatus and the method thereof according to the present invention have been described with reference to the illustrated drawings. However, the present invention is not limited thereto by the embodiments and drawings disclosed herein, and the present invention belongs to It can be applied by those skilled in the art.
도 1 은 본 발명의 실시예에 따른 SPI브리지의 구성에 대한 설명에 참조되는 블록도, 1 is a block diagram referred to for description of the configuration of the SPI bridge according to an embodiment of the present invention;
도 2 는 본 발명의 실시예에 따른 SPI브리지를 포함하는 패킷처리장치의 구성설명에 참조되는 블록도, 2 is a block diagram referred to for explaining a configuration of a packet processing apparatus including an SPI bridge according to an embodiment of the present invention;
도 3 은 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제1 실시예에 대한 설명에 참조되는 도, 3 is a reference to the description of the first embodiment of packet conversion of the SPI bridge according to the embodiment of the present invention;
도 4 는 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제 2 실시예에 대한 설명에 참조되는 도,4 is a reference to the description of the second embodiment of the packet conversion of the SPI bridge according to the embodiment of the present invention;
도 5 는 본 발명의 실시예에 따른 SPI브리지의 패킷 변환의 제3 실시예에 대한 설명에 참조되는 도,5 is a reference to the description of the third embodiment of the packet conversion of the SPI bridge according to the embodiment of the present invention;
도 6 은 본 발명의 실시예에 따른 SPI브리지의 패킷처리방법에 대한 동작설명에 참조되는 순서도이다. 6 is a flowchart referred to for describing an operation of a packet processing method of an SPI bridge according to an embodiment of the present invention.
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
310: SPI브리지 311: SPI수신부310: SPI bridge 311: SPI receiver
312: 모드선택기 313: 프레임분석기 312: mode selector 313: frame analyzer
314: LU제어기 315: FCSChop제어기314: LU controller 315: FCSChop controller
316: Skid버퍼 317: SPI제1송신부316: Skid buffer 317: SPI first transmission unit
318: SPI제2송신부 320: 프레이머318: SPI second transmitter 320: framer
331,332: 네트워크프로세서 340: 프로세서331,332: network processor 340: processor
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015308A (en) * | 2002-05-16 | 2004-02-18 | 인텔 코포레이션 | Protocol independent transmission using a 10 gigabit attachment unit interface |
WO2004054203A1 (en) | 2002-12-05 | 2004-06-24 | Intel Corporation | Method and apparatus to perform translation in a modular system comprising network nodes and a switching fabric |
KR20060053189A (en) * | 2004-09-06 | 2006-05-19 | 한국전자통신연구원 | Packet processing apparatus for general purpose |
KR20060070310A (en) * | 2004-12-20 | 2006-06-23 | 한국전자통신연구원 | Apparatus for duplication control using base interface in atca platform and method therefor |
-
2007
- 2007-12-11 KR KR1020070128499A patent/KR100929234B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040015308A (en) * | 2002-05-16 | 2004-02-18 | 인텔 코포레이션 | Protocol independent transmission using a 10 gigabit attachment unit interface |
WO2004054203A1 (en) | 2002-12-05 | 2004-06-24 | Intel Corporation | Method and apparatus to perform translation in a modular system comprising network nodes and a switching fabric |
KR20060053189A (en) * | 2004-09-06 | 2006-05-19 | 한국전자통신연구원 | Packet processing apparatus for general purpose |
KR20060070310A (en) * | 2004-12-20 | 2006-06-23 | 한국전자통신연구원 | Apparatus for duplication control using base interface in atca platform and method therefor |
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