KR100926773B1 - 제어 반전 게이트 및 이를 포함하는 논리회로 - Google Patents

제어 반전 게이트 및 이를 포함하는 논리회로 Download PDF

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Abstract

제어 반전 게이트 및 이를 포함하는 논리회로가 개시된다. 상기 제어반전 게이트는 제1 터널링정크션 구조체, 제2 터널링정크션 구조체 및 다수의 양자점을 포함한다. 상기 제1 터널링정크션 구조체는 제 1 소오스 전극 및 상기 제1 드레인 전극을 포함한다. 상기 제2 터널링정크션 구조체는 상기 제1 터널링정크션 구조체와 이웃하고, 제2 소오스 전극 및 상기 제2 드레인 전극을 포함한다. 상기 다수의 양자점은 상기 제1 및 제2 터널링정크션 구조체들에 형성된다. 상기 양자점들에서는,
Figure 112007076034450-pat00001
의 수학식을 만족시키는 동작이 수행된다. 따라서, 자기장의 필요없이 게이트에 인가된 전압만으로 제어할 수 있으므로, 이러한 제어 반전 게이트를 채용하는 경우 양자컴퓨터는 소형화 집적화가 가능해 질 수 있다.

Description

제어 반전 게이트 및 이를 포함하는 논리회로{CONTROLLED NOT-GATE AND LOGIC CIRCUIT INCLUDING THE SAME}
본 발명은 제어 반전 게이트 (CNOT GATE)및 이를 포함하는 논리회로에 관한 것으로, 더욱 상세하게는 양자 컴퓨터를 구현하기 위하여 실리콘 양자점의 계곡축퇴를 이용한 제어 반전 게이트 및 이를 포함하는 논리회로에 관한 것이다.
현재 사용되고 있는 고전 컴퓨터는 수학, 물리학, 통계학, 각종 공학분야 뿐 아니라 산업 전반에 걸쳐 사용되는 매우 유용한 도구이다. 하지만, 고전 컴퓨터는 폰 노이만 설계방식을 따르고 있기 때문에 폰 노이만 병목현상이라는 기술적인 한계를 피할 수 없어 속도가 제한 될 수 밖에 없다.
따라서, 새로운 패러다임의 컴퓨터의 등장의 필요성이 대두되었고, 이에 대한 가능성을 열어주고 있는 것이 양자 컴퓨터(Quantum Computer)이다.
이러한 양자 컴퓨터의 개념을 확실히 정립한 사람이 도이치(Deutsch)이다. 그는 1985년에 임의의 양자계에 대해서 임의의 유니터리 오퍼레이션(Unitary Operation)을 만들 수 있는 간단한 오퍼레이션 세트(Operation Set)가 존재함을 보임으로써 양자컴퓨터를 구성하는 것이 가능함을 증명하였다. 이어서, 1989년 큐비 트(Qubit), 양자게이트(Quantum Gate), 양자 회로망(Quantum Network)과 같은 중요한 개념을 제안함으로써 양자 컴퓨터에 대하여 구체화되기 시작하였다.
지금까지 전 세계적으로 실용적인 양자 컴퓨팅을 구현하기 위한 연구로서, 도너 원자의 핵스핀[Kane, Nature 393 133(1998)], 초전도 현상[Nakamura et al., Nature 398, 786(1999)] 및 양자점 기반[Loss, Phys. Rev. A57, 120(1998); Fujisawa , Nuture 419, 278(2000); Koppens, Nature 442, 766(2006); Taylor, Nature Phys.1, 177(2005)]의 양자 컴퓨팅 소자들에 관한 연구가 진행되어 왔다.
양자 컴퓨터에서 처리되는 정보의 기본 단위는 퀀텀비트(Quantum bit) 또는 줄여서 큐비트(Qubit)이라고 부르는 2차원 힐버트 공간의 벡터가 된다. 원자 또는 분자의 양자역학적 파동함수는 힐버트 공간의 벡터로 표현되기 때문에 큐비트는 양자역학적 파동함수가 된다.
양자 컴퓨터를 구성하기 위해서는 1개의 큐비트를 제어할 수 있는 싱글큐비트 게이트(Single qubit gate)와 2개의 큐비트를 제어할 수 있는 유니버설 투큐비트 게이트(Universal two-qubit gate)가 필요하다는 것이 도이치 등에 의해 수학적으로 증명되어 있다. 또한 실용적인 큐비트를 구현하기 위해서는 디빈첸조 조건[DiVincenzo, Nature 408, 339(2000)]이라는 상당히 까다로운 조건을 만족시켜야 한다. 이러한 디빈첸조 조건을 만족시키는 시스템 중의 하나가 반도체 양자점에 구속된 전자의 스핀이다[Bukard, Phys. Rev. B59,2070(19990].
그러나, 이렇게 반도체 양자점에 구속된 전자의 스핀을 효과적으로 제어하기 위해서는 정적자기장(Static magnetic field)과 이에 수직으로 인가되는 동적자기 장(Dynamic magnetic field)을 인가해야 되는데, 이는 거대한 장치를 필요로 한다. 따라서, 양자 컴퓨터를 집적화하고 소형화하는데 결정적인 문제가 된다.
따라서, 본 발명이 해결하고자 하는 제1 과제는 자기장의 필요없이 게이트에 인가된 전압만으로 제어할 수 있는 유니버설 투큐비트 게이트인 제어 반전 게이트(CNOT Gate: Controlled Not Gate)를 제공하는 것이다.
본 발명의 제2 과제는 상기 제어 반전 게이트를 포함하는 논리회로를 제공하는 것이다.
본 발명의 일 특징에 따른 제어 반전 게이트는 제1 터널링정크션 구조체, 제2 터널링정크션 구조체 및 다수의 양자점을 포함한다. 상기 제1 터널링정크션 구조체는 제 1 소오스 전극 및 상기 제1 드레인 전극을 포함한다. 상기 제2 터널링정크션 구조체는 상기 제1 터널링정크션 구조체와 이웃하고, 제2 소오스 전극 및 상기 제2 드레인 전극을 포함한다. 상기 다수의 양자점은 상기 제1 및 제2 터널링정크션 구조체들에 형성된다. 상기 양자점들에서는,
Figure 112007076034450-pat00002
의 수학식을 만족시키는 동작이 수행된다[윗 식에서, Rα β(θ)=exp(iθσα/2)이고(σα는 파울리 매트릭스이고, 윗첨자β가 1이면, 제1 터널링정크션의 오퍼레이터, 윗첨자β가 2이면, 제2 터널링정크션의 오퍼레이터임),
U2(α)는
임].
Figure 112007076034450-pat00003
예컨대, 상기 Ry(θ)=-Rz(3π/2)Rx(θ)Rz(π/2)의 Rx와 Rz로 구현될 수 있다. 이때, 상기 제1 터널링정크션 구조체는 상기 제1 소오스 전극으로부터 상기 제1 드레인 전극 방향으로 순차적으로 형성된 제1 z-회전 양자점, 제1 x-회전 양자점, 제2 z-회전 양자점, 제1 커플링 양자점, 제2 x-회전 양자점, 제2 커플링 양자점, 제3 x-회전 양자점, 제3 z-회전 양자점, 제4 x-회전 양자점 및 제4 z-회전 양자점을 포함하고, 상기 제2 터널링정크션 구조체는 상기 제2 소오스 전극으로부터 상기 제2 드레인 전극 방향으로 제3 커플링 양자점, 제4 커플링 양자점 및 제5 x-회전 양자점을 포함하도록 형성될 수 있다.
바람직하게, 상기 제1 터널링정크션 구조체의 제1 커플링 양자점과 상기 제2 터널링정크션 구조체의 제3 커플링 양자점은 서로 인접하게 형성되어 좌측으로부터 첫 번째 U2(1/2)의 동작을 수행하고, 상기 제1 터널링정크션 구조체의 제2 커플링 양자점과 상기 제2 터널링정크션 구조체의 제4 커플링 양자점은 서로 인접하게 형성되어, 좌측으로부터 두 번째 U2(1/2)의 동작을 수행한다.
상기 제1 터널링정크션 구조체는 상기 제4 z-회전 양자점과 상기 제1 드레인 전극사이에 형성된 제1 검출 양자점과 상기 제1 검출 양자점의 양자상태 검출을 위한 제1 디텍터를 포함하는 제1 검출부를 더 포함하고, 상기 제2 터널링정크션 구조체는 상기 제5 x-회전 양자점과 상기 제2 드레인 전극 사이에 형성된 제2 검출 양자점과 상기 제2 검출 양자점의 양자상태 검출을 위한 제2 디텍터를 포함하는 제2 검출부를 더 포함할 수 있다.
상기 제어 반전 게이트는 상기 제1 및 제2 터널링정크션 구조체의 각 양자점에 대응하는 다수의 마이크로 웨이브 전극들을 더 포함할 수 있다. 상기 마이크로 웨이브 전극들에는 교류전압이 인가된다.
상기 양자점들은 실리콘을 포함하여 형성될 수 있다.
또한, 상기 제1 소오스 전극과 제2 소오스 전극은 서로 이웃하고, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 서로 이웃하며, 상기 제1 소오스 전극과 상기 제1 드레인 전극은 서로 대향하고, 상기 제2 소오스 전극과 상기 제2 드레인 전극은 서로 대향하도록 배치될 수 있다.
본 발명의 일 특징에 따른 논리회로는 위에서 언급되어진 제어 반전 게이트를 포함하여 형성된다.
따라서, 본 발명에 의한 제어 반전 게이트에 의하면 실리콘 양자점의 계곡축퇴상태(Polarized intervalley state)를 이용하여 자기장의 필요없이 게이트에 인가된 전압만으로 제어할 수 있다. 따라서 이러한 제어 반전 게이트를 채용하는 경우 양자컴퓨터는 소형화 집적화가 가능해 질 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 [001] 방향을 따른 실리콘 결정의 최소 전도대(lowest conduction band)의 6개의 고유상태(eigenstate)를 모멘텀 공간에서 도시한 그래프이다.
도 1을 참조하면, [001] 방향을 따른 실리콘 결정의 최소 전도대에서는 타원체로 나타내어지며, '계곡(valley)'으로 지칭되는 6개의 고유상태가 존재한다. 따라서, 전체 파동함수(Wave function)는 이러한 6개의 고유상태의 선형결합(Linear combination)으로 표현될 수 있다. 특정의 양자점의 구조로 형성되면 병진대칭(translational symmetry)가 깨어져 각 계곡 상태가 서로 결합된다.
만약, 상부의 게이트에 의한 전계의 방향과 실리콘 결정의 [001]방향을 Z축으로 잡게되면, 도 1의 Z축에 평행한 5번째 계곡과 6번째 계곡이 결합되며, 이때의 전자상태는 아래의 수학식 1과 같은 해밀토니안(Hamiltonian)으로 기술될 수 있다.
Figure 112007076034450-pat00004
상기 수학식 1에서 ε0와 ε1은 각각 대칭상태(symmetric state)와 반대칭(antisymmetric state)의 에너지이고, Δ는 스플리팅(splitting) 에너지이고, F는 z-축방향으로 인가된 전계이다.
이때의 파동함수(wave function)는 다음의 수학식 2로 기술된다.
Figure 112007076034450-pat00005
상기 수학식 2에서 φS,A(r)은 오비탈 파동함수이고, χS,A는 대칭과 반대칭 상태의 유사 스핀(pseudo spin)이다.
그러면, 상기 수학식 1에서의 Δ(F)는 다음의 수학식 3과 같이 근사될 수 있다.
Figure 112007076034450-pat00006
윗식에서,K0는 0.85ㅧ 2π/a,(a는 실리콘 격자상수(lattice constant), Ψ0는 단일계곡에서의 기저상태이며, V(r)은 Vc(r)+eFz, Vc는 양자점 구속 포텐셜이다.
도 2는 Si/SiO2 양자점의 계곡간 분리(inter valley splitting)를 보여주는 그래프이다.
본 그래프에서, 양자점은 직육면체 형상의 실리콘으로 x축과 y축 방향의 변 a, b의 길이는 각각 8nm로 고정하고, z축 방향의 변 c의 길이를 변화시켜가며 측정한 것이다.
상기 수학식 3에서 볼 수 있는 것과 같이, 계곡간 분리는 인가된 전기장(Y축)과 양자점 인터페이스(X축)에 의해서 이루어짐을 볼 수 있다. 그래프의 오실레이션(oscillation)은 수학식 3의 exp(-2iK0z)에 기인한다. 이와 유사한 계곡간 분리가 Si-Ge/Si에서도 관찰된다.
이러한 실리콘 계곡간 분리를 이용하여 실리콘 계곡 축퇴를 이용한 제어 반전 단자를 형성할 수 있다.
도 3a는 단양자 게이트의 개략적인 다이어그램이고, 도 3b는 도 3a에서 도시된 단양자 게이트의 개략적인 구성도이다.
도 3a 및 3b를 참조하면, 제1 양자점(2)에 하나의 전자가 존재하고, 제2 양자점(3)에 전자가 존재하지 않는다고 가정한다. 임의의 시간경과 후에 제1 양자점(2)의 전자 0상태(예컨대 스핀업 상태) 또는 1상태(예컨대 스핀다운 상태)에 있게된다. 소자 전체에 [001] 방향으로 자기장이 가해져 있다고 하고, 제1 양자점(2)의 전자에 제1 전극(4)을 통해서 전기장을 인가하면, 전기장이 인가된 시간에 따라 두 양자 상태가 중첩되게 된다. 제2 전극(6)에는 음의 전압을 인가하여 제1 양자점(2)의 전자가 제2 양자점(3)으로 터널링하는 것을 방해한다. 제3 전극(5) 및 제4 전극(7)의 전압을 조절하여 제2 양자점(3)으로 터널링하도록 할 수 있다. 따라서, 제2 전극(6), 제3 전극(5) 및 제4 전극(7)은 제1 양자점(2) 및 제2 양자점(3)의 터널링이 제어된다.
제2 양자점(3)으로 터널링한 전자는 검출기(8)에 의해 측정되어 그 상태를 알 수 있다.
도 4a는 쌍양자 게이트의 개략적인 다이어그램이고, 도 4b는 도 4a에서 도시된 쌍양자 게이트의 개략적인 구성도이다.
도 4a 및 4b를 참조하면, 앞서 설명한 단양자 게이트와 마찬가지로, 제1 양자점(10)과 제2 양자점(11)에 각각 하나의 전자를 넣고, 제1 전극(14)와 제2 전극(15)에 적절한 전압을 인가하여 쌍양자 게이트를 구현할 수 있다. 단양자 게이트와는 달리 상기 제1 양자점(10)과 제2 양자점(11)에 갇힌 전자 사이에 전자-전자 상호작용이 존재한다. 상기 전자-전자 상호작용은 두개의 전자가 안티본딩(anti-bonding) 상태일때 보다 본딩(bonding) 상태일때 상호작용이 크다.
제1 전극(14)과 제2 전극(15)에 인가하는 전압크기, 인가시간 등을 잘 조절하여 쌍양자 게이트가 구현된다. 만들어진 쌍양자 큐비트는 제3 전극(13)을 이용하여 제1 양자점(10)의 전자를 제3 양자점(9)으로 터널링시키고 제1 검출기(17)을 이용하여 측정하고, 제4 전극(16)을 이용하여 제2 양자점(11)의 전자를 제4 양자점(12)로 터널링시킨 후 제2 검출기(18)를 이용하여 측정한다.
제1 양자점(10)과 제2 양자점(11)에 갇힌 전자를 기술하는 해밀토니안은 아래의 수학식4와 같다.
Figure 112007076034450-pat00007
윗식에서 Ec는 양자점사이의 쿨롱상호작용(Coulomb interaction)에 의한 값이고, 다음의 수학식5에 의해서 표현된다.
Figure 112007076034450-pat00008
상기 식에서 Vif는 다음의 수학식6에 의해 표현된다.
Figure 112007076034450-pat00009
한편, 스왑(SWAP) 게이트는 아래의 수학식7에 의해 정의된다.
Figure 112007076034450-pat00010
상기 수학식 7은 벨 스테이트를 이용해서 다음의 수학식 8로 표현될 수 있다.
Figure 112007076034450-pat00011
윗식에서,
Figure 112007076034450-pat00012
이다.
근래들어 팬(Fan) 등은 임의의 투큐빗 오퍼레이션은 다음의 수학식 9의 U(swap)α를 이용하여 표시할 수 있음을 보인 바 있다.
Figure 112007076034450-pat00013
위의 수학식 9에서의 α값은 인가해주는 전위 및 상호작용 시간에 의해 조절할 수 있다.
본 발명의 일 실시예에 의한 제어 반전 게이트UCNOT는 수학식 9에서 도시된 U(swap)α를 이용하여 다음의 수학식 10으로 표시할 수 있다.
Figure 112007076034450-pat00014
이식에서
Figure 112007076034450-pat00015
이다.
위의 수학식 4에서 양자점의 크기 및 게이트 전압을 조절하여 다음의 수학식 11로 표시되는 조건이 만족되면,
Figure 112007076034450-pat00016
수학식 4는 아래의 수학식 12로 표시될 수 있다.
Figure 112007076034450-pat00017
수학식 12를 이용하면, 유니터리 오퍼레이터 U2는 아래의 수학식 13으로 표시된다.
Figure 112007076034450-pat00018
만약 수학식 13이 아래의 수학식 14를 만족하는 경우
Figure 112007076034450-pat00019
수학식 13은 아래의 수학식 15로 나타낼 수 있다.
Figure 112007076034450-pat00020
윗에서 언급되어진 식들로부터 본 발명의 일실시예에 의한 제어 반전 게이트를 구체화하기 위한 UCNOT오퍼레이터는 아래의 수학식 16으로 표현된다.
Figure 112007076034450-pat00021
위의 수학식 16에서 도시된 UCNOT의 매트릭스 표현으로부터, 제어비트(Control bit)가 0인 경우, 대상비트(targent bit)의 값은 변화하지 않으나, 제어비트가 1인 경우, 대상비트의 값은 반전됨을 볼 수 있다.
한편, 상기 수학식 16에서, Rα(θ)는 아래의 수학식 17로 표시될 수 있으며,
Figure 112007076034450-pat00022
이식에서, σα는 파울리 매트릭스임.
R오퍼레이터의 윗첨자(super script)는 다음의 수학식 18을 의미한다.
Figure 112007076034450-pat00023
Figure 112007076034450-pat00024
즉, R오퍼레이터의 윗첨자 1은 제어비트를 형성하는 터널링 정크션 구조체의 오퍼레이터를 의미하고, 윗첨자 2는 대상비트를 형성하는 터널링 정크션 구조체이다. 도 5를 참조하여 보다 상세히 설명될 것이다.
상기 수학식 16에서, Ry 오퍼레이터는 Rx 및 Rz를 이용하여 다음의 수학식 19로 표시될 수 있다.
Figure 112007076034450-pat00025
이하, 상기 수학식 16을 구현하는 구체적인 제어 반전 게이트의 구조를 기술한다.
도 5는 본 발명의 예시적인 일 실시예에 따른 제어 반전 게이트의 개략적인 구성도이다.
도 5를 참조하면, 본 발명의 예시적인 일 실시예에 따른 제어 반전 게이 트(100)는 제1 터널링 정크션 구조체(110), 제2 터널링 정크션 구조체(120) 및 상기 제1 터널링 정크션 구조체(110), 제2 터널링 정크션 구조체(120)에 형성된 다수의 양자점을 포함한다.
상기 제1 터널링 정크션 구조체(110)은 제1 소오스 전극(118)과 제1 드레인 전극(119) 사이에 전자들의 패스를 형성하며, 상기 제2 터널링 정크션 구조체(120)은 제2 소오스 전극(125)과 제2 드레인 전극(126) 사이에 전자들의 패스를 형성한다.
상기 제1 터널링 정크션 구조체(110)에 형성되는 양자점은 제1 y-축 회전 양자점 그룹(111), 제1 커플링 양자점(112), 제2 x-축 회전 양자점(113), 제2 커플링 양자점(114), 제3 x-축 회전 양자점(115), 제2 y-축 회전 양자점 그룹(116) 및 제1 검출부(117)를 포함한다. 상기 제1 y-축 회전 양자점 그룹(111)은 제1 z-축 회전 양자점(111a), 제1 x-축 회전 양자점(111b) 및 제2 z-축 회전 양자점(111c)으로 형성될 수 있다. 또한 제2 y-축 회전 양자점 그룹(116)은 제3 z-축 회전 양자점(116a), 제4 x-축 회전 양자점(116b) 및 제4 z-축 회전 양자점(116c)으로 형성될 수 있다. 상기 제1 검출부(117)는 제1 검출 양자점(117a)과 제1 디텍터(117b)를 포함한다.
상기 제2 터널링 정크션 구조체(120)에 형성되는 양자점은 제3 커플링 양자점(121), 제4 커플링 양자점(122), 제5 x-축 회전 양자점(123) 및 제2 검출부(124)를 포함한다. 상기 제2 검출부(124)는 제2 검출 양자점(124a)과 제2 디텍터(124b)를 포함한다.
이하, 상기 구성을 갖는 제어 반전 게이트(100)의 동작을 설명한다.
도 5에서 도시된 양자점은 수학식 19를 수학식 16에 대입하여 보면 이해될 수 있다. 또한 오퍼레이터이므로, 수학식 16의 우측부분에서 먼저 적용이 이루어진다. 또한 수학식 18에서, R오퍼레이터의 윗첨자가 1인 경우, 상기 R오퍼레이터는 제1 터널링 정크션 구조체(110)에 적용되는 오퍼레이터이고, R오퍼레이터의 윗첨자가 2인 경우, 상기 R오퍼레이터는 제2 터널링 정크션 구조체(120)에 적용되는 오퍼레이터이다. 또한 예컨대, 수학식 16의 복호중에서 위측의 부호만을 예로서, 적용한다.
제1 z-축 회전 양자점(111a)은 수학식 19의 Rz(π/2)를 수행한다. 다음으로, 제1 x-축 회전 양자점(111b)은 수학식 19의 Rx(π/2)를 수행한다. 제2 z-축 회전 양자점(111c)은 수학식 19의 Rz(3π/2)를 수행한다. 따라서, 제1 z-축 회전 양자점(111a), 제1 x-축 회전 양자점(111b) 및 제2 z-축 회전 양자점(111c)은 수학식 16의 Ry(π/2)오퍼레이션을 완료한다.
이후, 제1 터널링 정크션 구조체(110)의 제1 커플링 양자점(112)과 제2 터널링 정크션 구조체(120)의 제3 커플링 양자점(121)의 상호작용에 의해서 수학식 16의 U2(1/2)를 수행한다. 다음으로, 제2 x-축 회전 양자점(113)에서 수학식 16의 Rx(π)를 수행하고, 다시 제2 커플링 양자점(114)과 제4 커플링 양자점(122)의 상호작용에 의해서 수학식 16의 U2(1/2)를 수행한다.
이후, 제2 터널링 정크션 구조체(120)의 제5 x-축 회전 양자점(123)에서는 수학식 16의 Rx(π/2)를 수행하고, 제1 터널링 정크션 구조체(110)의 제3 x-축 회 전 양자점(115)에서는 Rx(π/2)를 수행한다.
그리고나서, 제1 터널링 정크션 구조체(110)의 제3 z-축 회전 양자점(116a)은 수학식 19의 Rz(π/2)를 수행한다. 다음으로, 제4 x-축 회전 양자점(116b)은 수학식 19의 Rx(-π/2)를 수행한다. 제4 z-축 회전 양자점(116c)은 수학식 19의 Rz(3π/2)를 수행한다. 따라서, 제1 z-축 회전 양자점(111a), 제1 x-축 회전 양자점(111b) 및 제2 z-축 회전 양자점(111c)은 수학식 16의 Ry(-π/2)오퍼레이션을 완료한다.
이렇게 제어 반전 게이트의 동작이 완료된 후, 제1 검출 양자점(117a)로 터널링된 전자는 제1 디텍터(117b)에 의해 관측되고, 제2 검출 양자점(124a)로 터널링된 전자는 제2 디텍터(124b)에 의해 관측된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 [001] 방향을 따른 실리콘 결정의 최소 전도대(lowest conduction band)의 6개의 고유상태(eigenstate)를 모멘텀 공간에서 도시한 그래프이다.
도 2는 Si/SiO2 양자점의 인터밸리 스플리팅(intervalley splitting)을 보여주는 그래프이다.
도 3a는 단양자 게이트의 개략적인 다이어그램이다.
도 3b는 도 3a에서 도시된 단양자 게이트의 개략적인 구성도이다.
도 4a는 쌍양자 게이트의 개략적인 다이어그램이다.
도 4b는 도 4a에서 도시된 쌍양자 게이트의 개략적인 구성도이다.
도 5는 본 발명의 예시적인 일 실시예에 따른 제어 반전 게이트의 개략적인 구성도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 제어 반전 게이트 110: 제1 터널링정크션 구조체
111: 제1 y-축 회전 양자점 그룹 111a: 제1 z-축 회전 양자점
111b: 제1 x-축 회전 양자점 111c: 제2 z-축 회전 양자점
112: 제1 커플링 양자점 113: 제2 x-축 회전 양자점
114: 제2 커플링 양자점 115: 제3 x-축 회전 양자점
116: 제2 y-축 회전 양자점 그룹 116a: 제3 z-축 회전 양자점
116b: 제4 x-축 회전 양자점 116c: 제4 z-축 회전 양자점
117: 제1 검출부117a: 제1 검출 양자점
117b: 제1 디텍터 118: 제1 소오스 전극
119: 제1 드레인 전극 120: 제2 터널링정크션 구조체
121: 제3 커플링 양자점 122: 제4 커플링 양자점
123: 제5 x-축 회전 양자점 124: 제2 검출부
124a: 제2 검출 양자점 124b: 제2 디텍터

Claims (10)

  1. 제 1 소오스 전극, 제1 드레인 전극을 포함하는 제1 터널링정크션 구조체;
    상기 제1 터널링정크션 구조체와 이웃하고, 제2 소오스 전극 및 제2 드레인 전극을 포함하는 제2 터널링정크션 구조체: 및
    상기 제1 및 제2 터널링정크션 구조체들에 형성된 다수의 양자점을 포함하고,
    상기 양자점들에서,
    Figure 112009055084577-pat00035
    의 수학식을 만족시키는 동작이 수행되는 것을 특징으로 하는 제어 반전 게이트[윗 식에서, Rα β(θ)=exp(iθσα/2)이고(σα는 파울리 매트릭스이고, 윗첨자β가 1이면, 제1 터널링정크션의 오퍼레이터, 윗첨자β가 2이면, 제2 터널링정크션의 오퍼레이터임),
    U2(α)는
    Figure 112009055084577-pat00036
    임].
  2. 제1 항에 있어서, 상기 Ry(θ)=-Rz(3π/2)Rx(θ)Rz(π/2)로 구현되는 것을 특징으로 하는 제어 반전 게이트.
  3. 제2 항에 있어서, 상기 제1 터널링정크션 구조체는 상기 제1 소오스 전극으로부터 상기 제1 드레인 전극 방향으로 순차적으로 형성된 제1 z-회전 양자점, 제1 x-회전 양자점, 제2 z-회전 양자점, 제1 커플링 양자점, 제2 x-회전 양자점, 제2 커플링 양자점, 제3 x-회전 양자점, 제3 z-회전 양자점, 제4 x-회전 양자점 및 제4 z-회전 양자점을 포함하고,
    상기 제2 터널링정크션 구조체는 상기 제2 소오스 전극으로부터 상기 제2 드레인 전극 방향으로 제3 커플링 양자점, 제4 커플링 양자점 및 제5 x-회전 양자점을 포함하는 것을 특징으로 하는 제어 반전 게이트.
  4. 제3 항에 있어서, 상기 제1 터널링정크션 구조체의 제1 커플링 양자점과 상기 제2 터널링정크션 구조체의 제3 커플링 양자점은 서로 인접하게 형성되어 좌측으로부터 첫 번째 U2(1/2)의 동작을 수행하고,
    상기 제1 터널링정크션 구조체의 제2 커플링 양자점과 상기 제2 터널링정크션 구조체의 제4 커플링 양자점은 서로 인접하게 형성되어, 좌측으로부터 두 번째 U2(1/2)의 동작을 수행하는 것을 특징으로 하는 제어 반전 게이트.
  5. 제3 항에 있어서, 상기 제1 터널링정크션 구조체는 상기 제4 z-회전 양자점과 상기 제1 드레인 전극사이에 형성된 제1 검출 양자점과 상기 제1 검출 양자점의 양자상태 검출을 위한 제1 디텍터를 포함하는 제1 검출부를 더 포함하고,
    상기 제2 터널링정크션 구조체는 상기 제5 x-회전 양자점과 상기 제2 드레인 전극 사이에 형성된 제2 검출 양자점과 상기 제2 검출 양자점의 양자상태 검출을 위한 제2 디텍터를 포함하는 제2 검출부를 더 포함하는 것을 특징으로 하는 제어 반전 게이트.
  6. 제5 항에 있어서, 상기 제1 및 제2 터널링정크션 구조체의 각 양자점에 대응하는 다수의 마이크로 웨이브 전극들을 더 포함하는 것을 특징으로 하는 제어 반전 게이트.
  7. 제6 항에 있어서, 상기 마이크로 웨이브 전극들에는 교류전압이 인가되는 것을 특징으로 하는 제어 반전 게이트.
  8. 제1 항에 있어서, 상기 양자점들은 실리콘을 포함하는 것을 특징으로하는 제어 반전 게이트.
  9. 제1 항에 있어서, 상기 제1 소오스 전극과 제2 소오스 전극은 서로 이웃하 고,
    상기 제1 드레인 전극과 상기 제2 드레인 전극은 서로 이웃하며,
    상기 제1 소오스 전극과 상기 제1 드레인 전극은 서로 대향하고,
    상기 제2 소오스 전극과 상기 제2 드레인 전극은 서로 대향하도록 배치된 것을 특징으로 하는 제어 반전 게이트.
  10. 제1 항 내지 9항 중 어느 하나의 항을 포함하는 논리회로.
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