KR100924774B1 - Method for modulating using modulation code including a plurality of DSV control bits - Google Patents
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Abstract
본 발명에는 DSV 제어 비트가 복수개 들어있는 변조 코드를 이용한 변조 방법이 개시되어 있다. 본 발명은 DC 성분을 억압하기 위해서 DSV 제어 비트가 포함된 변조 코드에 있어서 하나의 코드워드에 포함된 DSV 제어 비트가 복수일 때, 복수의 DSV 제어 비트를 모두 사용하지 않고 특정 비트만 DSV 제어 비트로 사용하고 다른 비트는 '1' 또는 '0'으로 고정시켜 사용함으로써 DC 억압 능력은 복수의 DSV 제어 비트를 모두 사용할 때와 거의 동일한 수준으로 유지하면서 하드웨어의 양을 줄일 수 있다. Disclosed is a modulation method using a modulation code including a plurality of DSV control bits. According to the present invention, when a plurality of DSV control bits included in one codeword are included in a modulation code including a DSV control bit to suppress a DC component, only a specific bit is used as a DSV control bit without using all of the plurality of DSV control bits. By using the other bits fixed at '1' or '0', the DC suppression capability can be reduced to the amount of hardware while maintaining almost the same level as when using multiple DSV control bits.
Description
도 1은 본 발명에 따른 DSV 제어 비트의 수가 2인 변조 코드의 특성에 따른 2가지의 변조 코드를 선택하기 위한 조건을 설명하기 위한 테이블, 1 is a table for explaining conditions for selecting two modulation codes according to a characteristic of a modulation code having a number of DSV control bits of 2 according to the present invention;
도 2는 본 발명에 따른 DSV 제어 비트를 모두 사용한 변조 코드와 선택 조건에 따라 특정 비트만을 사용한 변조 코드를 사용한 경우 DC 억압 성능을 비교한 그래프이다.2 is a graph comparing DC suppression performance when a modulation code using all of the DSV control bits and a modulation code using only specific bits according to selection conditions according to the present invention are used.
본 발명은 데이터 변조 분야에 관한 것으로, 특히 DSV 제어 비트가 복수개 들어있는 변조 코드내의 일부 DSV 제어 비트만을 사용하여 변조하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of data modulation, and more particularly, to a method of modulating using only some DSV control bits in a modulation code containing a plurality of DSV control bits.
일반적으로, 변조 코드를 생성하거나 변조 코드를 이용하여 데이터 변조를 수행하는 방법에 있어서 하나의 입력 데이터에 대해 복수개의 코드워드들을 할당하여 변조 코드를 생성하고, 생성된 변조 코드를 이용하여 하나의 데이터 스트림에 대해 변조를 수행하면 복수개의 변조 스트림을 얻을 수 있고 그 중에서 가장 DC 성분이 적은 변조 스트림을 선택함으로서 DC 성분이 없는 변조 스트림을 얻을 수 있다. In general, in a method of generating a modulation code or performing data modulation using a modulation code, a modulation code is generated by allocating a plurality of codewords to one input data, and using the generated modulation code. By performing modulation on the stream, a plurality of modulation streams can be obtained, and a modulation stream having no DC component can be obtained by selecting a modulation stream having the least DC component among them.
상기와 같이 DC 억압 제어가 가능한 변조 코드를 생성하는 방법 중의 하나는 변조를 위한 코드워드내의 어느 한 비트에 디지털 합 값(Digital Sum Value:DSV)을 제어할 수 있는 비트를 포함시키는 것이다. 여기서, DSV는 코드워드 스트림에서 디지털 합 값 즉, 일련의 코드워드 스트림에서 '1'이 나올 때마다 레벨을 반전시킨 후 얻어지는 패턴에서 0은 '-1'로 계수하고, 1은 '+1'로 계수한 값이다. One method of generating a modulation code capable of DC suppression control as described above is to include a bit capable of controlling a digital sum value (DSV) in any one bit in a codeword for modulation. Here, DSV inverts the level every time a '1' is generated in the codeword stream, that is, a series of codeword streams, and counts 0 as '-1' and 1 is '+1'. The value counted by.
DSV 제어 비트를 '0' 또는 '1'로 할당함으로서 코드워드의 패리티(코드워드내의 비트값이 인 개수가 짝수인지 홀수인지를 나타냄)가 서로 반대로 결정된다. 또한 DSV 제어 비트가 포함된 코드워드는 자신의 다음에 오는 코드워드들이 동일한 코드 그룹으로부터 오도록 다음 코드 그룹(Next Code Group: ncg)을 지정한다. 하나의 데이터 스트림이 상기의 특성(DSV 제어 비트가 포함되어 있으면서 동일한 ncg을 지정)을 갖고 있는 코드워드를 만나 두 개의 변조 스트림으로 나눠지면 만일 어느 한 변조 스트림의 DC 성분이 증가하면 다른 한 변조 스트림은 DC 성분이 감소하는 특성을 갖고 있다.By assigning the DSV control bits to '0' or '1', the parity of the codeword (indicating whether the number of bits in the codeword is an even number or an odd number) is determined to be opposite to each other. In addition, a codeword including a DSV control bit designates a next code group (ncg) such that codewords following it come from the same code group. If one data stream meets a codeword with the above characteristics (including the DSV control bits and specifies the same ncg) and is divided into two modulation streams, then if the DC component of one modulation stream increases, the other modulation stream Has the property of decreasing DC component.
그런데, 하나의 코드워드에 DSV 제어 비트가 r(r≥2)개 존재하는 경우 선택할 수 있는 코드워드의 수는 2r개가 되어서 하나의 데이터 스트림을 변조하기 위해 2r개의 변조 스트림을 저장하기 위한 저장 수단이 필요하게 되어 하드웨어의 부담이 커지게 되는 문제점이 있게 된다. However, when r (r≥2) DSV control bits exist in one codeword, the number of selectable codewords is 2 r , so that 2 r modulation streams can be stored to modulate one data stream. There is a problem in that a storage means is required and the burden of hardware becomes large.
따라서, 본 발명의 목적은 DC 성분을 억압하기 위한 DSV 제어 비트가 복수개 들어있는 변조 코드에서 특정 비트만 DSV 제어 비트로 사용해서 변조하는 방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method for modulating using only a specific bit as a DSV control bit in a modulation code containing a plurality of DSV control bits for suppressing a DC component.
본 발명의 다른 목적은 하나의 코드워드에 복수의 DSV 제어 비트가 들어있는 경우에 복수의 비트를 모두 사용하지 않고 특정 1비트만 DSV 제어 비트로 사용하고 나머지 제어 비트는 '0' 또는 '1'로 할당하여 변조하는 방법을 제공하는 데 있다.Another object of the present invention is to use only one specific bit as a DSV control bit without using all of the plurality of bits when a plurality of DSV control bits are included in one codeword and the remaining control bits to '0' or '1'. It provides a method of assigning and modulating.
본 발명에 따라, 상기의 목적은 DC 억압 능력을 가지기 위한 DSV(Digital Sum Value) 제어 비트를 포함하는 코드워드 중에서 DSV 제어 비트의 수가 r(r≥2)인 코드워드가 존재하는 변조 코드를 사용하여 입력 데이터의 변조를 수행하는 방법에 있어서: 어느 한 입력 데이터를 r비트의 DSV 제어 가능한 비트를 포함하는 코드워드로 변환할 때, 2r개의 변환가능한 코드워드 중에서 소정수의 코드워드만을 선택하여 상기 입력 데이터에 대응한 DC 억압 능력을 갖는 변조 코드를 생성하는 단계를 포함하는 변조 방법에 의해 달성된다.According to the present invention, the above object is to use a modulation code in which a codeword in which the number of DSV control bits is r (r ≧ 2) among codewords including a digital sum value (DSV) control bit for DC suppression capability is used. A method of performing modulation of input data, the method comprising: when converting any input data into a codeword including r-bit DSV controllable bits, selecting only a predetermined number of codewords from 2 r convertible codewords Generating a modulation code having a DC suppression capability corresponding to the input data.
여기서, 소정수는 2인 것이 바람직하고, 2r개의 코드워드 중에서 두 개를 선택함에 있어서, 선택 기준은 특정 1비트를 DSV 제어 비트로 사용하고 나머지 비트는 '0' 또는 '1'로 고정시켜서 두 개의 코드워드를 선택하는 것을 특징으로 하고 있다. Herein, the predetermined number is preferably 2, and in selecting two of the 2 r codewords, the selection criterion is that a specific 1 bit is used as the DSV control bit and the remaining bits are fixed to '0' or '1'. It is characterized by selecting one codeword.
또한, 상기의 목적은 DC 억압 능력을 갖는 적어도 두 비트 이상의 DSV(Digital Sum Value) 제어 비트를 포함하는 코드워드가 존재하는 변조 코드를 사용하여 입력 데이터를 변조하는 방법에 있어서: 어느 한 입력 데이터가 적어도 두 비트 이상의 DSV 제어 비트를 포함하는 코드워드로 변환할 때, 변환가능한 모든 코드워드 중에서 적어도 두 비트 이상의 DSV 제어 비트 중 소정의 선택 조건에 따라 특정 비트만을 DSV 제어 비트로 사용하고, 나머지 비트는 '0' 또는 '1'로 고정시킨 DC 억압 능력을 갖는 변조 코드를 선택해서 상기 입력 데이터를 상기 선택된 변조 코드를 이용하여 변환하는 단계를 포함하는 변조 방법에 의해 달성된다. In addition, the above object is a method of modulating input data using a modulation code in which a codeword containing at least two bits of digital sum value (DSV) control bits having DC suppression capability is present: When converting into a codeword including at least two bits of DSV control bits, only specific bits are used as DSV control bits according to a predetermined selection condition among at least two bits of DSV control bits among all the convertible codewords, and the remaining bits are ' Selecting a modulation code having a DC suppression capability fixed at 0 'or' 1 'and converting the input data using the selected modulation code.
여기서, 상기 선택 조건은 코드워드내의 비트값이 1인 개수가 짝수인지 홀수인지를 나타내는 패리티가 반대가 되도록 하는 DSV 제어 비트를 결정하여 두 개의 코드워드를 선택하는 것이 바람직하다. Here, the selection condition is preferably to select two codewords by determining a DSV control bit such that the parity indicating whether the number of the bit value 1 in the codeword is even or odd is reversed.
상기 선택 조건은 코드워드내에서 디지털 합 값을 나타내는 CSV(Codeword Sum Value)의 부호가 반대가 되도록 하는 DSV 제어 비트를 결정하여 두 개의 코드워드를 선택하는 것이 바람직하다. Preferably, the selection condition selects two codewords by determining a DSV control bit that causes a sign of a CSV (Codeword Sum Value) representing a digital sum value to be reversed in the codeword.
상기 선택 조건은 코드워드의 패리티가 반대이면서 CSV의 부호도 반대가 되도록 하는 DSV 제어 비트를 결정하여 두 개의 코드워드를 선택하는 것이 바람직하다. The selection condition is to select the two codewords by determining the DSV control bits such that the parity of the codeword is reversed and the sign of the CSV is reversed.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
DC 억압 능력을 가지기 위해 코드워드내에 DSV 제어 비트를 포함하는 변조 코드에서 입력 데이터를 DSV 제어 비트의 수가 r(r≥2)인 코드워드로 변환할 때, 선택할 수 있는 경우의 수는 2r개가 된다. 선택할 수 있는 코드워드의 수가 증가함에 따라 하드웨어의 양이 늘어나게 된다. 따라서, 본 발명에서는 DSV 제어 비트의 수가 r인 코드워드에 대해서 DC 억압 능력은 그대로 유지하면서 하드웨어의 양을 줄이기 위해 변환가능한 2r개의 코드워드 중에서 단 두 개의 코드워드만을 이용하여 DC 억압 능력은 거의 동일한 수준으로 유지하면서 하드웨어의 양을 줄일 수 있는 변조 방법을 위한 선택 조건을 다음과 같이 제시하고자 한다.When converting input data into a codeword in which the number of DSV control bits is r (r≥2) in a modulation code including DSV control bits in the codeword to have DC suppression capability, the number of cases that can be selected is 2 r do. As the number of selectable codewords increases, the amount of hardware increases. Accordingly, in the present invention, the DC suppression capability is almost reduced by using only two codewords out of 2 r codewords that can be converted to reduce the amount of hardware while maintaining the DC suppression capability for the codeword having the number of DSV control bits r. We propose the following selection conditions for a modulation method that can reduce the amount of hardware while maintaining the same level.
첫 번째는 2r개의 코드워드 중에서 패리티가 반대이면서 CSV(Codeword Sum Value)의 부호도 반대가 되는 두 개의 코드워드를 선택 사용한다. 여기서, 패리티는 코드워드내의 비트값이 1인 개수가 짝수인지 홀수인지를 나타내고, CSV는 코드워드내에서 디지털 합 값 즉, 하나의 코드워드내에서 '1'이 나올 때마다 레벨을 반전을 시킨 후 생성된 패턴에서 0은 '-1'로 계수하고, 1'은 '+1'로 계수한 값이다. The first uses two codewords whose parity is opposite and the sign of CSV (Codeword Sum Value) is opposite among 2 r codewords. Here, the parity indicates whether the number of bit values in the codeword is 1 or even, and the CSV inverts the level whenever a digital sum value, that is, a '1' appears in one codeword, in the codeword. In the generated pattern, 0 is counted as' -1 'and 1' is counted as' +1 '.
두 번째는 2r개의 코드워드 중에서 CSV의 부호가 반대가 되는 두 개의 코드워드를 선택 사용한다. The second selects and uses two codewords in which the sign of CSV is reversed among 2 r codewords.
세 번째는 DSV 제어 비트를 모두 사용하지 않고, 특정 1비트만 DSV 제어 비트로 사용하고 나머지 DSV 제어 비트는 '0' 또는 '1'로 고정시켜서 사용하여 코드워드의 패리티가 반대가 되는 두 개의 코드워드를 선택 사용한다. The third does not use all of the DSV control bits, but only one bit is used as the DSV control bit and the remaining DSV control bits are fixed to '0' or '1' so that the codewords have the opposite parity. Use to select.
다음은 코드워드의 DSV 제어 비트의 수 r이 2인 경우에 관한 실시 예를 설명하기로 한다. Next, an embodiment of a case where the number r of DSV control bits of a codeword is 2 will be described.
코드워드가 x?xx xxxx x?xx인 경우에(여기서 ?는 '0' 또는 '1'를 선택할 수 있는 DSV 제어 비트를 의미함) 선택할 수 있는 코드워드의 수는 4개가 된다. 만약 코드워드가 0?01 0000 0?01이고, DSV 제어 비트가 두 개인 경우 선택할 수 있는 코드워드는 도 1에 도시된 바와 같다.If the codeword is x? Xx xxxx x? Xx (where? Means a DSV control bit to select '0' or '1'), the number of selectable codewords is four. If the codeword is 0? 01 0000 0? 01 and there are two DSV control bits, the selectable codeword is shown in FIG. 1.
도 1을 참조하면, 코드워드가 0?01 0000 0?01이고, ??에 해당하는 DSV 제어 비트가 '00'이면 패리티는 짝수, CSV는 +4이고, DSV 제어 비트가 '01'이면 패리티는 홀수, CSV는 +2이고, DSV 제어 비트가 '10'이면 패리티는 홀수, CSV -6이고, DSV 제어 비트가 '11'이면 패리티는 짝수, CSV는 -4이다. Referring to FIG. 1, if the codeword is 0? 01 0000 0? 01, and the DSV control bit corresponding to ?? is '00', parity is even, CSV is +4, and if the DSV control bit is '01', parity Is odd, CSV is +2, and if the DSV control bit is '10', parity is odd, CSV -6; if the DSV control bit is '11', parity is even and CSV is -4.
r이 2인 코드워드에 대해 변환가능한 4가지(DSV 제어 비트가 00 01 10 11)의 코드워드 중 2가지를 선택한 경우 즉, 첫 번째 조건인 패리티가 반대이고 CSV의 부호가 반대인 경우는 DSV 제어 비트가 '00'과 '10'인 경우이고, 두 번째 조건인 CSV의 부호가 반대인 경우는 DSV 제어 비트가 '00'과 '11'인 경우이고, 그리고 세 번째 조건인 패리티가 반대인 경우는 DSV 제어 비트가 '10'과 '11'인 경우이다. If two of four codewords (DSV control bits are 00 01 10 11) are selected for a codeword with r equal to 2, that is, the first condition is parity is opposite and the sign of CSV is opposite, DSV If the control bits are '00' and '10', and if the sign of the second conditional CSV is opposite, then the DSV control bit is '00' and '11', and the third condition is parity The case is when the DSV control bits are '10' and '11'.
한편, 변조 코드에서 코드워드의 DSV 제어 비트의 수 r이 2인 코드워드의 수가 하나의 DSV 제어 비트를 포함하는 코드워드 수의 5% 이하일 경우를 가정하고, 상기 첫 번째, 두 번째, 세 번째의 조건으로 코드워드를 선택해서 시뮬레이션한 결과는 도 2에 도시된 바와 같다. On the other hand, it is assumed that the number of codewords in which the number r of DSV control bits of a codeword is 2 in a modulation code is 5% or less of the number of codewords including one DSV control bit, and the first, second, and third The simulation result of selecting a codeword under the condition of is as shown in FIG.
도 2는 r개의 DSV 제어 비트를 포함하는 코드워드를 상술한 첫 번째, 두 번 째, 세 번째 조건에 따라 두 개의 코드워드만을 선택하여 데이터 변조하였을 경우의 DC 억압 성능을 비교한 그래프로서, r이 2인 코드워드에 대해 4가지의 코드워드를 모두 사용한 경우(00 01 10 11: 4-Path)와 4가지 경우 중 2가지를 선택한 경우를 비교하고 있다. 4가지 경우에서 2가지를 선택한 기준은 위에서 설명한 대로 첫 번째 조건인 패리티가 반대이고 CSV의 부호가 반대인 경우(00 10: 2-Path), 두 번째 조건인 CSV의 부호가 반대인 경우(00 11: 2-Path), 그리고 세 번째 조건인 패리티가 반대인 경우(10 11: 2-Path)이다. FIG. 2 is a graph comparing DC suppression performance when only a codeword including r DSV control bits is selected and modulated by only two codewords according to the first, second and third conditions described above. For this two-word codeword, all four codewords are used (00 01 10 11: 4-Path) and two of four cases are selected. In the four cases, the criteria for selecting two are as described above when the first condition, parity is opposite and the sign of CSV is opposite (00 10: 2-Path), and the second condition, CSV is opposite (00). 11: 2-Path), and the third condition, parity, is reversed (10 11: 2-Path).
도 2를 참조하면, 4개의 코드워드를 모두 사용한 경우와 상기에서 제안한 세 가지 조건에 따라 두 개의 코드워드를 선택한 경우의 변조 후 DC 억압 성능 결과는 모두 거의 유사하게 나타나고 있다. 따라서, 복수의 DSV 제어 비트를 포함하는 코드워드의 수가 하나의 DSV 제어 비트를 포함하는 코드워드보다 많지 않을 경우, 복수의 DSV 제어 비트를 포함하는 코드워드의 특정 1비트만 DSV 제어 비트로 사용해도 DC 억압 능력에는 별 차이가 없음을 알 수 있다.Referring to FIG. 2, the results of the DC suppression performance after modulation in the case of using all four codewords and selecting two codewords according to the three conditions proposed above are almost similar. Therefore, if the number of codewords containing a plurality of DSV control bits is not greater than the codewords containing one DSV control bit, only one specific bit of a codeword containing a plurality of DSV control bits is used as a DSV control bit. It can be seen that there is no difference in the ability to suppress.
상술한 바와 같이, 본 발명은 r개의 DSV 제어 비트를 포함하는 코드워드는 데이터 변조(변환)시 2r개의 코드워드를 선택할 수 있는데 2r개의 코드워드 중 특정 1비트만을 사용하여 상술한 선택 조건에 따라 두개의 코드워드만을 선택해서 변조해도 변조된 코드 스트림의 DC 성분은 r개의 DSV 제어 비트 모두를 사용하는 경우와 유사해서 DC 억압 능력은 거의 동일한 수준으로 유지하면서 하드웨어로 구현시 하드웨어의 양은 줄일 수 있는 효과가 있다.As described above, the present invention r of DSV there codeword a control bit data modulation (conversion) when to select a 2 r
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030021416A KR100924774B1 (en) | 2003-04-04 | 2003-04-04 | Method for modulating using modulation code including a plurality of DSV control bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030021416A KR100924774B1 (en) | 2003-04-04 | 2003-04-04 | Method for modulating using modulation code including a plurality of DSV control bits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040087151A KR20040087151A (en) | 2004-10-13 |
| KR100924774B1 true KR100924774B1 (en) | 2009-11-03 |
Family
ID=37369368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030021416A KR100924774B1 (en) | 2003-04-04 | 2003-04-04 | Method for modulating using modulation code including a plurality of DSV control bits |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100924774B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090085257A (en) * | 2008-02-04 | 2009-08-07 | 삼성전자주식회사 | Method, recording medium and apparatus for controling digital sum value |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08223047A (en) * | 1995-02-13 | 1996-08-30 | Pioneer Electron Corp | Data conversion system and data decoding method |
| KR20020019674A (en) * | 2000-09-06 | 2002-03-13 | 윤종용 | Method of modulation and/or demodulation of RLL code having enhanced DC suppression capability |
-
2003
- 2003-04-04 KR KR1020030021416A patent/KR100924774B1/en not_active IP Right Cessation
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|---|---|
| KR20040087151A (en) | 2004-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |