KR100914074B1 - Receiver for implementing high speed signal transmission and low power consumption - Google Patents

Receiver for implementing high speed signal transmission and low power consumption Download PDF

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창원대학교 산학협력단
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Abstract

본 발명은 고속 신호 전송과 저전력 소비를 구현하는 수신기에 관하여 개시된다. 수신기는 스탠다드 증폭기와 차동 증폭기를 포함한다. 스탠다드 증폭기는 제1 및 제2 입력 신호들을 수신하고, 수신 인에이블 신호에 응답하여 제1 및 제2 입력 신호들을 감지 증폭하여 제1 및 제2 출력 신호들을 발생하되, 수신 인에이블 신호에 응답하여 제1 및 제2 출력 신호들을 셋팅시킨다. 차동 증폭기는 바이어스 신호에 응답하여 제1 및 제2 출력 신호들을 차동 증폭하여 제3 출력 신호를 발생하되, 수신 인에이블 신호에 응답하여 제3 출력 신호를 셋팅시킨다.The present invention is directed to a receiver that implements high speed signal transmission and low power consumption. The receiver includes a standard amplifier and a differential amplifier. The standard amplifier receives the first and second input signals, senses and amplifies the first and second input signals in response to the receive enable signal, and generates the first and second output signals, in response to the receive enable signal. Set the first and second output signals. The differential amplifier differentially amplifies the first and second output signals in response to the bias signal to generate a third output signal, but sets the third output signal in response to the receive enable signal.

스탠다드 수신기. 옵셋 수신기, MDDI, 고속 신호 전송, 저전력 소비 Standard receiver. Offset Receiver, MDDI, High Speed Signal Transmission, Low Power Consumption

Description

고속 신호 전송과 저전력 소비를 구현하는 수신기{Receiver for implementing high speed signal transmission and low power consumption}Receiver for implementing high speed signal transmission and low power consumption

본 발명은 디스플레이 구동 IC용 인터페이스 회로에 관한 것으로, 특히 모바일 시스템의 고속 신호 전송과 저전력 소비를 구현하는 수신기에 관한 것이다.The present invention relates to an interface circuit for a display driving IC, and more particularly, to a receiver for implementing high speed signal transmission and low power consumption of a mobile system.

LVDS(Low Voltage Differential Signal)는 시스템 간 신호 전송 체계 규약들 중의 하나이다. LVDS는 고속의 디지털 데이터 신호를 전압 진폭이 작은 신호로 변환한 후, 2-포트의 전송 선로를 통해 시스템 간 통신을 가능케 한다. 진폭을 줄임으로써 전력 소모 및 EMI / EMC 문제를 해결할 수 있고, 동시에 2-포트 전송 선로를 통해 차동 신호로 전송되기 때문에 외부 잡음에 둔감한 신호 전송을 통해 신호의 무결성을 향상시킬 수 있는 장점이 있다.Low voltage differential signal (LVDS) is one of the system protocols for signal transmission. LVDS converts high-speed digital data signals into signals with small voltage amplitudes, and then enables system-to-system communication over two-port transmission lines. Reducing the amplitude solves power consumption and EMI / EMC problems, while simultaneously transmitting differential signals over two-port transmission lines, improving signal integrity through signal transmission insensitive to external noise .

휴대폰의 메인 CPU와 TFT-LCD 구동 IC 간의 고속 데이터 인터페이스의 경우, LVDS 신호 전송을 응용하고 있다. 영상 데이터 버스가 기존의 CMOS/TTL 레벨의 신호로 전송될 경우, EMC / EMI 등의 문제뿐만 아니라 전송해야 할 데이터 버스의 폭과 높이에 따라 전송 선로 수가 늘어나 비용이 높아진다. 그러나, LVDS 인터페이스를 사용해 낮은 전송 속도를 갖는 병렬 데이터를 고속 및 직렬 데이터로 변환한 후 전송하는 경우, 전송 선로 수를 줄여 비용을 낮출 수 있는 장점이 있다.LVDS signal transmission is applied for the high speed data interface between the main CPU of the mobile phone and the TFT-LCD driving IC. When video data buses are transmitted with conventional CMOS / TTL level signals, the number of transmission lines increases depending on the width and height of the data bus to be transmitted, as well as EMC / EMI. However, when converting parallel data having a low data rate to high speed and serial data using the LVDS interface and transmitting the data, the cost can be reduced by reducing the number of transmission lines.

LVDS는, 예컨대, 350㎷ 정도의 작은 전압을 전송 선로에 차동 모드로 시그널링(Signaling)하는 원리로서, 고속 전송에 요구되는 회로의 전 분야에 걸쳐 사용되고 있다. 도 1은 LVDS 신호 전송 방식의 기본적인 블록 다이어그램을 설명하는 도면이다. 도 1을 참조하면, LVDS 구동회로(10)는 CMOS/TTL 레벨의 DATA_IN 디지털 입력 신호를 LVDS 신호레벨로 변환하여 2개의 전송 선로(30)를 통해 서로 반대방향의 3.5㎃의 일정한 전류를 전송하게 된다. LVDS 수신회로(20)의 입력단에서는 외부 또는 내부 저항에 의해 두 전송 선로(30)를 종단하므로, 두 전송 선로(30) 간 전류 루프가 형성된다. 따라서 LVDS 신호는 두 개의 출력에 의해 완전 차동으로 동작하게 된다. 두 차동 전류 출력 신호들은 서로가 기준 신호로 작용하므로, 두 신호들의 접지에 무관하게 되어 신호 무결성을 향상시킬 수 있다. 이때, 입력 신호 (DATA_IN)의 값에 따라 전류의 방향이 바뀌게 된다. 전류 루프에 의해 종단 저항의 양단에 전압 차(예컨대 350㎷, 100Ω 종단)가 발생하고, LVDS 입력 버퍼는 이 전압 차 및 극성을 추출하여 다시 CMOS/TTL 레벨의 DATA_OUT 신호로 복원하게 된다.LVDS is a principle of signaling in a differential mode on a transmission line, for example, a voltage of about 350 kV, and is used throughout the entire field of circuits required for high-speed transmission. 1 is a diagram illustrating a basic block diagram of an LVDS signal transmission method. Referring to FIG. 1, the LVDS driving circuit 10 converts a DATA_IN digital input signal of a CMOS / TTL level into an LVDS signal level so as to transmit a constant current of 3.5 mA in opposite directions through two transmission lines 30. do. At the input terminal of the LVDS receiving circuit 20, since the two transmission lines 30 are terminated by external or internal resistance, a current loop is formed between the two transmission lines 30. Thus, the LVDS signal is fully differentially driven by two outputs. Since the two differential current output signals act as reference signals to each other, they can be independent of the ground of the two signals, improving signal integrity. At this time, the direction of the current is changed according to the value of the input signal DATA_IN. The current loop generates a voltage difference across the termination resistor (eg 350 kΩ and 100 kΩ termination), and the LVDS input buffer extracts the voltage difference and polarity and restores it back to the CMOS_TTL level DATA_OUT signal.

이러한 LVDS 인터페이스 기술을 모바일 디스플레이 디지털 인터페이스(Mobile Display Digital Interface: MDDI)에 응용한다면, 모바일 시스템의 고속 신호 전송과 저전력 소비를 구현할 수 있을 것이다.If the LVDS interface technology is applied to the Mobile Display Digital Interface (MDDI), high speed signal transmission and low power consumption of the mobile system can be realized.

본 발명의 목적은 고속 신호 전송과 저전력 소비를 구현하는 수신기를 제공하는 데 있다.An object of the present invention is to provide a receiver that implements high speed signal transmission and low power consumption.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 수신기는, 제1 및 제2 입력 신호들을 수신하고 수신 인에이블 신호에 응답하여 제1 및 제2 입력 신호들을 감지 증폭하여 제1 및 제2 출력 신호들을 발생하되 수신 인에이블 신호에 응답하여 제1 및 제2 출력 신호들을 셋팅시키는 스탠다드 증폭기와, 바이어스 신호에 응답하여 제1 및 제2 출력 신호들을 차동 증폭하여 제3 출력 신호를 발생하되 수신 인에이블 신호에 응답하여 제3 출력 신호를 셋팅시키는 차동 증폭기를 포함한다.In order to achieve the above object, a receiver according to an aspect of the present invention receives the first and second input signals and senses and amplifies the first and second input signals in response to the receive enable signal to output the first and second outputs. A standard amplifier for generating signals but setting first and second output signals in response to a receive enable signal, and differentially amplifying the first and second output signals in response to a bias signal to generate a third output signal. And a differential amplifier for setting a third output signal in response to the enable signal.

본 발명의 실시예들에 따라, 스탠다드 증폭기는, 일단이 제1 출력 신호에 연결되고 다른 일단이 제1 노드에 연결되는 제1 저항, 일단이 제1 노드에 연결되고 다른 일단이 제2 출력 노드에 연결되는 제2 저항, 수신 인에이블 신호에 응답하여 제1 노드와 제1 추가 노드를 연결시키는 제1 스위칭부, 제1 추가 노드의 전압 레벨에 응답하여 제2 내지 제4 노드로 전원 전압을 제공하는 제1 전원 구동부, 수신 인에이블 신호에 응답하여 제1 노드와 제2 추가 노드를 연결시키는 제2 스위칭부, 제2 추가 노드의 전압 레벨에 응답하여 제5 내지 제7 노드로 접지 전압을 제공하는 제2 전원 구동부, 제2 내지 제4 노드들로 공급되는 전원 전압과 제5 내지 제7 노드들로 공급되는 접지 전압으로 구동되고, 제1 및 제2 입력 신호들을 감지 증폭하는 감지 증폭부, 그리고 수신 인에이블 신호에 응답하여 제1 출력 신호를 제1 로직 레벨로 셋팅하고 제2 출력 신호를 제2 로직 레벨로 셋팅하는 수신 인에이블부를 포함할 수 있다.According to embodiments of the invention, a standard amplifier has a first resistor, one end of which is connected to a first output signal and the other end of which is connected to a first node, one end of which is connected to a first node and the other end of which is a second output node. A second resistor coupled to the first switching unit connecting the first node and the first additional node in response to the receive enable signal, and supplying a power supply voltage to the second to fourth nodes in response to the voltage level of the first additional node; Providing a first power driver; a second switching unit connecting the first node and the second additional node in response to the receive enable signal; A second power driver to provide a power supply voltage supplied to the second to fourth nodes and a ground voltage supplied to the fifth to seventh nodes and to sense and amplify the first and second input signals; And to the addressee Setting a first output signal in response to the block signal to a first logic level, and may include a reception enable to set a second output signal to a second logic level.

본 발명의 실시예들에 따라, 차동 증폭기는, 전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되는 제2 피모스 트랜지스터, 제1 출력 신호가 그 게이트에 연결되고 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 엔모스 트랜지스터, 제2 출력 신호가 그 게이트에 연결되고 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고, 바이어스 신호가 그 게이트와 그 드레인에 연결되는 제3 엔모스 트랜지스터, 접지 전압이 그 소스에 연결되고 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고 제1 및 제2 엔모스 트랜지스터들의 소스들이 그 드레인에 연결되는 제4 엔모스 트랜지스터, 제2 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결 노드 신호와 수신 인에이블 신호를 입력하는 낸드 게이트, 그리고 낸드 게이트 출력을 입력하고 직렬 연결된 제1 내지 제3 인버터들을 According to embodiments of the present invention, a differential amplifier includes a first PMOS transistor having a power supply voltage connected to a source thereof, a gate and a drain thereof thereof, a power supply voltage connected to the source thereof, and a gate of the first PMOS transistor connected thereto. Has a second PMOS transistor connected to its gate, a first NMOS transistor having a first output signal connected to its gate, and a drain of the first PMOS transistor connected to its drain, a second output signal connected to its gate And a second NMOS transistor having a drain of the second PMOS transistor connected to the drain thereof, a ground voltage connected to the source thereof, a third NMOS transistor having a bias signal connected to the gate thereof, and a ground voltage thereof. Is connected to a source, a gate of the third NMOS transistor is connected to the gate thereof, and sources of the first and second NMOS transistors are connected to the drain thereof. A fourth NMOS transistor to be connected, a NAND gate inputting a connection node signal and a receive enable signal between the second PMOS transistor and the second NMOS transistor, and first to third inverters connected in series with the NAND gate output; Listen

상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 수신기는, 제1 및 제2 입력 신호들을 수신하여 감지 증폭하여 제1 및 제2 출력 신호들을 발생하되 제1 및 제2 입력 신호들의 전압 차가 제1 옵셋 전압과 제2 옵셋 전압의 차이만큼 감지될 때 감지 증폭을 수행하는 옵셋 증폭기와, 바이어스 신호에 응답하여 제1 및 제2 출력 신호들을 차동 증폭하여 제3 출력 신호를 발생하되 수신 인에이블 신호에 응답하여 제3 출력 신호를 셋팅시키는 차동 증폭기를 포함한다. In order to achieve the above object, a receiver according to another aspect of the present invention, by receiving and sensing amplification of the first and second input signals to generate the first and second output signals, the voltage difference between the first and second input signals An offset amplifier that performs sense amplification when the difference between the first offset voltage and the second offset voltage is sensed, and differentially amplifies the first and second output signals in response to the bias signal to generate a third output signal, but the reception is enabled. And a differential amplifier for setting a third output signal in response to the signal.

본 발명의 실시예들에 따라, 옵셋 증폭기는 일단이 제1 출력 신호에 연결되고 다른 일단이 제1 노드에 연결되는 제1 저항, 일단이 제1 노드에 연결되고 다른 일단이 제2 출력 노드에 연결되는 제2 저항, 수신 인에이블 신호에 응답하여 제1 노드와 제1 추가 노드를 연결시키는 제1 스위칭부, 제1 추가 노드의 전압 레벨에 응답하여 제2 내지 제4 노드로 전원 전압을 제공하는 제1 전원 구동부, 수신 인에이블 신호에 응답하여 제1 노드와 제2 추가 노드를 연결시키는 제2 스위칭부, 제2 추가 노드의 전압 레벨에 응답하여 제5 내지 제7 노드로 접지 전압을 제공하는 제2 전원 구동부, 제2 내지 제4 노드들로 공급되는 전원 전압과 제5 내지 제7 노드들로 공급되는 접지 전압으로 구동되고 제1 및 제2 입력 신호들을 감지 증폭하는 감지 증폭부, 그리고 제1 옵셋 전압 및 제2 옵셋 전압을 감지 증폭하는 옵셋 전압 감지부를 포함할 수 있다.According to embodiments of the invention, the offset amplifier has a first resistor, one end of which is connected to the first output signal and the other end of which is connected to the first node, one end of which is connected to the first node and the other end of which is connected to the second output node. A second resistor to be connected; a first switching unit connecting the first node and the first additional node in response to the receive enable signal; and supplying a power supply voltage to the second to fourth nodes in response to the voltage level of the first additional node A first power driver to provide a ground voltage to the fifth to seventh nodes in response to a voltage level of the second additional node and a second switching unit to connect the first node and the second additional node in response to the receive enable signal; A second power driver configured to be driven by a power supply voltage supplied to the second to fourth nodes and a ground voltage supplied to the fifth to seventh nodes, and configured to sense and amplify the first and second input signals; The first offset voltage and Detecting a second offset voltage to amplifier offset voltage detected that may include a.

본 발명의 수신기에 의하면 시스템들 간의 디지털 신호 인터페이스에 유리하여 MDDI 고속 인터페이스에 적용된다. 이에 따라, 디지털 기저 대역(base band) 컨트롤러와 디스플레이 및 카메라 등을 연결하는 신호의 수를 줄일 수 있다. 이렇게 상호 통신 연결의 복잡성을 줄여서 비용을 줄이고 신뢰성은 높인다. 또한, 고해상도 디스플레이 및 카메라가 장착된 고급 멀티미디어 단말기에서 연결 부분을 통한 다중 동시 고속 신호를 제거하여 단말기 통합에 따르는 복잡성을 줄여준다. 따라 서, 본 발명의 수신기를 MDDI 통신 방식에 사용하면, 줄어든 배선 수로 인하여 낮은 비용, 증대된 신뢰성 및 전원 소비 감소로 연결되며, 추가적인 보조 구성 요소 및 모듈이 필요 없게 되어 MSM(Mobile Station Modem)으로 직접 통합되는 장점이 있다.According to the receiver of the present invention, the digital signal interface between the systems is applied to the MDDI high speed interface. Accordingly, the number of signals connecting the digital base band controller, the display, and the camera can be reduced. This reduces the complexity of the interconnect and reduces costs and increases reliability. Advanced multimedia terminals with high resolution displays and cameras also eliminate the complexity of terminal integration by eliminating multiple simultaneous high-speed signals through the connection. Therefore, when the receiver of the present invention is used in the MDDI communication scheme, the reduced number of wires leads to low cost, increased reliability, and reduced power consumption, thereby eliminating the need for additional auxiliary components and modules. It has the advantage of being integrated directly.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2은 전형적인 MDDI의 개념을 설명하는 도면이다. 도 2를 참조하면, 카메라 모듈과 MSM(Mobile Station Modem) 칩 간의 MDDI 링크(Link, 70)를 통한 LVDS 송수신에서는 카메라 모듈이 신호를 송신하는 MDDI 호스트(Host)가 되고, MSM 칩은 신호를 수신하는 MDDI 클라이언트(Client)가 된다. 반면에 LCD 모듈과의 MDDI 링크를 통한 LVDS 송수신은 MSM 칩이 신호를 송신하는 MDDI 호스트가 되고, LCD 모듈이 신호를 수신하는 MDDI 클라이언트가 된다.2 is a diagram illustrating the concept of a typical MDDI. Referring to FIG. 2, in the LVDS transmission / reception through the MDDI link 70 between the camera module and the mobile station modem (MSM) chip, the camera module becomes an MDDI host to transmit a signal, and the MSM chip receives the signal. Become an MDDI Client. On the other hand, LVDS transmission and reception through the MDDI link with the LCD module becomes the MDDI host through which the MSM chip transmits signals, and the MDDI client through which the LCD module receives signals.

도 3은 도 2의 MDDI 링크의 블록 다이어그램이다. 도 3을 참조하면, MDDI 클라이언트 칩(60)은, 예컨대, LCD 모듈을 나타내고, MDDI 호스트 칩(40)은 휴대폰의 MSM 칩을 나타낸다. MDDI 호스트 칩(40)은 데이터 전송부(Data Transmitter), 스트 로브 전송부(Strobe Transmitter) 그리고 데이터 수신부(Data Receiver) 등으로 구성된다. MDDI 호스트 칩(40)은 송신부 내의 디지털 데이터 처리로부터 CMOS 로직 호환 레벨의 직렬 데이터를 입력으로 받아, LVDS의 신호 전송 규약을 만족하는 신호 레벨로 변환하여 수신부로 차동 신호를 전송하는 역할을 한다.3 is a block diagram of the MDDI link of FIG. Referring to FIG. 3, MDDI client chip 60 represents, for example, an LCD module, and MDDI host chip 40 represents an MSM chip of a mobile phone. The MDDI host chip 40 includes a data transmitter, a strobe transmitter, a data receiver, and the like. The MDDI host chip 40 receives serial data having a CMOS logic compatibility level as an input from digital data processing in the transmitter, converts the signal into a signal level that satisfies the signal transmission protocol of the LVDS, and transmits a differential signal to the receiver.

MDDI 클라이언트 칩(60)은 스트로브 수신부(Strobe Receiver), 오프셋 수신부(Offset Receiver), 데이터 수신부(Data Receiver), 데이터 송신부(Data Transmitter) 그리고 데이터 복원부(Data Recovery) 등으로 구성된다. MDDI 클라이언트 칩(60)은 수신부의 LVDS 수신 회로로서, MDDI 호스트 칩(40)의 구동 회로로부터 전송된 LVDS 호환 신호 레벨로부터 CMOS 로직 호환 신호 레벨로 복원하는 기능을 한다. 그리고 송신부를 제외한 부분은 LVDS 신호가 구동 회로로부터 수신 회로로 전송되는 연결 전송선(PCB 선로 및 케이블)을 나타내고 있으며, 구동 회로로부터 전송되는 차동 전류 신호의 전류 회귀 경로 형성 및 임피던스 정합을 위한 종단 저항 역할을 한다.The MDDI client chip 60 includes a strobe receiver, an offset receiver, a data receiver, a data transmitter, a data recovery unit, and the like. The MDDI client chip 60 is an LVDS receiver circuit of the receiver, and functions to restore the CMOS logic compatible signal level from the LVDS compatible signal level transmitted from the driver circuit of the MDDI host chip 40. In addition, the parts except for the transmission part represent connection transmission lines (PCB lines and cables) from which the LVDS signal is transmitted from the driving circuit to the receiving circuit, and serve as termination resistors for current return path formation and impedance matching of the differential current signals transmitted from the driving circuit. Do it.

MDDI 링크(70)에서, 데이터 페어(Data Pair)는 양방향 통신이며, 스트로브 페어(Strobe Pair)는 단방향 통신이다. MDDI 링크(70)는 전류 구동 방식이고, 병렬 저항 터미네이션(Parallel Resistive Termination)을 사용한다.In the MDDI link 70, a data pair is bidirectional communication and a strobe pair is unidirectional communication. The MDDI link 70 is a current drive type and uses parallel resistive termination.

LVDS 수신 회로는 넓은 입력 공통 모드 범위를 가져야 하고, 신호 전달시 노이즈에 의해 발생할 수 있는 간섭을 방지할 것이 요구된다. 이에 따라, LVDS 수신 회로에는 레일-투-레일(Rail-to-Rail) 증폭기와 히스테리시스를 갖는 슈미트 트리거가 사용된다. 전송선을 통한 신호 전송 시, 송신단과 수신단간의 접지 레벨은 동 일하지 않다. 그래서 수신단의 입력부는 공통 모드 전압 범위에서는 충분한 마진이 필요하고 수신 회로의 대역폭을 늘려야 하기 때문에, 자체 바이어스 구조의 레일-투-레일 증폭기가 장점을 가진다.LVDS receiver circuits must have a wide input common mode range and are required to prevent interference caused by noise in signal transmission. Accordingly, a rail-to-rail amplifier and a Schmitt trigger with hysteresis are used for the LVDS receiving circuit. When transmitting a signal through a transmission line, the ground level between the transmitter and receiver is not the same. Therefore, the self-biased rail-to-rail amplifier has an advantage because the input portion of the receiving end needs sufficient margin in the common mode voltage range and increases the bandwidth of the receiving circuit.

자체 바이어스로 구동되는 레일-투-레일 증폭기는, 입력 버퍼의 대역폭을 늘리기 위한 베이즈(Baze) 증폭기를 주로 사용한다. 도 4는 베이즈 증폭기를 설명하는 회로 다이어그램이다. 도 4를 참조하면, 베이즈 증폭기(400)는 제1 및 제2 저항들(R1, R2), 제1 전원 구동부(410), 감지 증폭부(420) 그리고 제2 전원 구동부(430)를 포함한다.Rail-to-rail amplifiers driven by self-biasing mainly use Bayes amplifiers to increase the bandwidth of the input buffer. 4 is a circuit diagram illustrating a Bayesian amplifier. Referring to FIG. 4, the Bayesian amplifier 400 includes first and second resistors R1 and R2, a first power driver 410, a sense amplifier 420, and a second power driver 430. do.

제1 저항(R1)과 제2 저항(R2)은 제2 출력 신호(OUTN)와 제1 출력 신호(OUTP) 사이에 직렬 연결된다. 제1 저항(R1)과 제2 저항(R2)은 동일한 저항값을 갖는다. 제1 저항(R1)과 제2 저항(R2) 사이의 연결점인 제1 노드(N1)에는 전원 전압(VDD)의 반에 해당하는 전압 레벨(VDD/2)이 자체적으로 잡힌다.The first resistor R1 and the second resistor R2 are connected in series between the second output signal OUTN and the first output signal OUTP. The first resistor R1 and the second resistor R2 have the same resistance value. The voltage level VDD / 2 corresponding to half of the power supply voltage VDD is self-holding at the first node N1, which is a connection point between the first resistor R1 and the second resistor R2.

제1 전원 구동부(410)는 제1 노드(N1) 전압에 응답하여 감지 증폭부(420)로 전원 전압(VDD)을 제공하는 제1 내지 제3 피모스 트랜지스터들(MP1-MP3)로 구성된다. 제1 피모스 트랜지스터(MP1)는, 전원 전압(VDD)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제2 노드(N2)가 그 드레인에 연결된다. 제2 피모스 트랜지스터(MP2)는, 전원 전압(VDD)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제3 노드(N3)가 그 드레인에 연결된다. 제3 피모스 트랜지스터(MP3)는, 전원 전압(VDD)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제4 노드(N4)가 그 드레인에 연결된다.The first power driver 410 includes first to third PMOS transistors MP1 to MP3 that provide a power supply voltage VDD to the sense amplifier 420 in response to the voltage of the first node N1. . In the first PMOS transistor MP1, a power supply voltage VDD is connected to a source thereof, a first node N1 is connected to a gate thereof, and a second node N2 is connected to a drain thereof. In the second PMOS transistor MP2, a power supply voltage VDD is connected to a source thereof, a first node N1 is connected to a gate thereof, and a third node N3 is connected to a drain thereof. In the third PMOS transistor MP3, a power supply voltage VDD is connected to a source thereof, a first node N1 is connected to a gate thereof, and a fourth node N4 is connected to a drain thereof.

감지 증폭부(420)는 제1 및 제2 입력 신호들(VINP, VINN)을 감지 증폭하여 제1 및 제2 출력 신호들(OUTP, OUTN)을 발생한다. 감지 증폭부(420)는 제4 내지 제7 피모스 트랜지스터들(MP4-MP7)과 제4 내지 제7 엔모스 트랜지스터들(MN4-MN7)을 포함한다. 제4 피모스 트랜지스터(MP4)는, 제2 노드(N2)가 그 소스에 연결되고, 제1 입력 신호(VINP)가 그 게이트에 연결되고, 제6 노드(N6)가 그 드레인에 연결된다. 제5 피모스 트랜지스터(MP5)는, 제2 노드(N2)가 그 소스에 연결되고, 제2 입력 신호(VINN)가 그 게이트에 연결되고, 제7 노드(N7)가 그 드레인에 연결된다. 제6 피모스 트랜지스터(MP6)는, 제3 노드(N3)가 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제2 출력 신호(OUTN)가 그 드레인에 연결된다. 제7 피모스 트랜지스터(MP7)는, 제4 노드(N4)가 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제1 출력 신호(OUTP)가 그 드레인에 연결된다. 제4 엔모스 트랜지스터(MN4)는, 제5 노드(N5)가 그 소스에 연결되고, 제1 입력 신호(VINP)가 그 게이트에 연결되고, 제3 노드(N3)가 그 드레인에 연결된다. 제5 엔모스 트랜지스터(MN5)는, 제5 노드(N5)가 그 소스에 연결되고, 제2 입력 신호(VINN)가 그 게이트에 연결되고, 제4 노드(N4)가 그 드레인에 연결된다. 제6 엔모스 트랜지스터(MN6)는, 제6 노드(N6)가 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제2 출력 신호(OUTN)가 그 드레인에 연결된다. 제7 엔모스 트랜지스터(MN7)는, 제7 노드(N7)가 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제1 출력 신호(OUTP)가 그 드레인에 연결된다.The sense amplifier 420 senses and amplifies the first and second input signals VINP and VINN to generate the first and second output signals OUTP and OUTN. The sense amplifier 420 includes fourth to seventh PMOS transistors MP4-MP7 and fourth to seventh NMOS transistors MN4-MN7. The fourth PMOS transistor MP4 has a second node N2 connected to its source, a first input signal VINP connected to its gate, and a sixth node N6 connected to its drain. In the fifth PMOS transistor MP5, the second node N2 is connected to its source, the second input signal VINN is connected to its gate, and the seventh node N7 is connected to its drain. The sixth PMOS transistor MP6 has a third node N3 connected to its source, a first node N1 connected to its gate, and a second output signal OUTN connected to its drain. In the seventh PMOS transistor MP7, the fourth node N4 is connected to its source, the first node N1 is connected to its gate, and the first output signal OUTP is connected to its drain. The fourth NMOS transistor MN4 has a fifth node N5 connected to its source, a first input signal VINP connected to its gate, and a third node N3 connected to its drain. The fifth NMOS transistor MN5 has a fifth node N5 connected to its source, a second input signal VINN connected to its gate, and a fourth node N4 connected to its drain. The sixth NMOS transistor MN6 has a sixth node N6 connected to its source, a first node N1 connected to its gate, and a second output signal OUTN connected to its drain. The seventh NMOS transistor MN7 has a seventh node N7 connected to its source, a first node N1 connected to its gate, and a first output signal OUTP connected to its drain.

제2 전원 구동부(430)는 제1 노드(N1) 전압에 응답하여 감지 증폭부(420)로 접지 전압(VSS)을 제공하는 제1 내지 제3 엔모스 트랜지스터들(MN1-MN3)로 구성된다. 제1 엔모스 트랜지스터(MN1)는, 접지 전압(VSS)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제5 노드(N5)가 그 드레인에 연결된다. 제2 엔모스 트랜지스터(MN2)는, 접지 전압(VSS)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제6 노드(N6)가 그 드레인에 연결된다. 제3 엔모스 트랜지스터(MN3)는, 접지 전압(VSS)이 그 소스에 연결되고, 제1 노드(N1)가 그 게이트에 연결되고, 제7 노드(N7)가 그 드레인에 연결된다.The second power driver 430 includes first to third NMOS transistors MN1 to MN3 providing a ground voltage VSS to the sense amplifier 420 in response to the voltage of the first node N1. . The first NMOS transistor MN1 has a ground voltage VSS connected to its source, a first node N1 connected to its gate, and a fifth node N5 connected to its drain. The second NMOS transistor MN2 has a ground voltage VSS connected to its source, a first node N1 connected to its gate, and a sixth node N6 connected to its drain. The third NMOS transistor MN3 has a ground voltage VSS connected to its source, a first node N1 connected to its gate, and a seventh node N7 connected to its drain.

베이즈 증폭기(400)는 제1 및 제2 입력 신호들(VINP, VINN)이 엔모스 트랜지스터 쌍(MN4, MN5)과 피모스 트랜지스터 쌍(MP4, MP5) 모두에 연결되어 있다. 따라서, 낮은 공통모드의 신호의 경우 피모스 트랜지스터(MP4, MP5)에 의해서, 높은 공통모드의 경우 엔모스 트랜지스터(MN4, MN5)에 의해 동작한다. 그리고 자체 바이어스 구조로 공통모드 부궤환 회로가 필요 없어 회로를 간단하게 구현할 수 있다.In the Bayesian amplifier 400, the first and second input signals VINP and VINN are connected to both the NMOS transistor pairs MN4 and MN5 and the PMOS transistor pairs MP4 and MP5. Therefore, the PMOS transistors MP4 and MP5 operate in the low common mode signal and the NMOS transistors MN4 and MN5 in the high common mode. The self-bias structure eliminates the need for a common-mode negative feedback circuit, simplifying the implementation of the circuit.

도 5는 본 발명의 제1 실시예에 따른 스탠다드 수신기(standard receiver)를 설명하는 회로 다이어그램이다. 도 5를 참조하면, 스탠다드 수신기(500)는 스탠다드 증폭기(600)와 차동 증폭기(700)를 포함하는 2-스테이지의 증폭기로 구성된다. 스탠다드 수신기(500)는 제1 및 제2 입력 신호들(VINP, VINN), 수신 인에이블 신호(RCV_EN) 및 바이어스 신호(IBIAS)에 응답하여 제3 출력 신호(VOUT)를 발생한다. 제3 출력 신호(VOUT)는 데이터 복원 회로의 입력으로 들어가 원래의 신호를 복원하는 데 사용될 수 있다.5 is a circuit diagram illustrating a standard receiver according to the first embodiment of the present invention. Referring to FIG. 5, the standard receiver 500 includes a two-stage amplifier including a standard amplifier 600 and a differential amplifier 700. The standard receiver 500 generates a third output signal VOUT in response to the first and second input signals VINP and VINN, the receive enable signal RCV_EN, and the bias signal IBIAS. The third output signal VOUT may enter an input of the data recovery circuit and be used to recover the original signal.

도 6은 도 5의 스탠다드 증폭기를 설명하는 회로 다이어그램이다. 도 6을 참조하면, 스탠다드 증폭기(600)는, 앞서 설명한 도 4의 베이즈 증폭기(400)와 비교하여, 제1 스위칭부(640), 제2 스위칭부(650) 그리고 수신 인에이블부(660)를 더 포함한다는 점에서 차이가 있다. 그리고 제1 및 제2 전원 구동부들(610, 630)는 도 4의 제1 및 제2 전원 구동부들(410, 420)의 구성 요소들과 유사한데, 수신 인에이블 신호들(RCV_EN, RCV_ENb)에 응답하는 피모스 트랜지스터(MP8)와 엔모스 트랜지스터(MN4)를 더 포함한다는 점에서 차이가 있다. 도 4와 동일한 참조부호는 동일한 부재를 나타내므로, 설명의 중복을 피하기 위하여 구체적인 설명이 생략된다.FIG. 6 is a circuit diagram illustrating the standard amplifier of FIG. 5. Referring to FIG. 6, the standard amplifier 600 includes a first switching unit 640, a second switching unit 650, and a reception enable unit 660 as compared to the Bayesian amplifier 400 of FIG. 4 described above. The difference is that it includes more). The first and second power drivers 610 and 630 are similar to the components of the first and second power drivers 410 and 420 of FIG. 4, and are connected to the receive enable signals RCV_EN and RCV_ENb. The difference is that it further includes a responding PMOS transistor MP8 and NMOS transistor MN4. Since the same reference numerals as in FIG. 4 denote the same members, detailed descriptions are omitted to avoid duplication of explanation.

제1 전원 구동부(610)는, 전원 전압(VDD)이 그 소스에 연결되고, 수신 인에이블 신호(RCV_EN)가 그 게이트에 연결되고, 제1 추가 노드(N1a)가 그 드레인에 연결되는 제8 피모스 트랜지스터(MP8)를 더 포함한다. 수신 인에이블 신호(RCV_EN)는, 예컨대, LCD 모듈인 도 3의 MDDI 클라이언트 칩(60)이 켜져 있는 경우 로직 하이레벨 상태이고, 꺼져있는 있는 경우 로직 로우레벨 상태이다. 제1 추가 노드(N1a)는, MDDI 클라이언트 칩(60)이 꺼져있는 있는 경우, 로직 로우레벨의 수신 인에이블 신호(RCV_EN)에 응답하여 전원 전압(VDD) 레벨로 셋팅된다.The first power driver 610 has an eighth power supply voltage VDD connected to its source, a receive enable signal RCV_EN connected to its gate, and a first additional node N1a connected to its drain. PMOS transistor MP8 is further included. The receive enable signal RCV_EN is, for example, a logic high level state when the MDDI client chip 60 of FIG. 3, which is an LCD module, is on, and a logic low level state when it is off. When the MDDI client chip 60 is turned off, the first additional node N1a is set to the power supply voltage VDD level in response to the logic low level receive enable signal RCV_EN.

제2 전원 구동부(630)는, 접지 전압(VSS)이 그 소스에 연결되고, 상보된 수신 인에이블 신호(RCV_ENb)가 그 게이트에 연결되고, 제2 추가 노드(N1b)가 그 드레인에 연결되는 제4 엔모스 트랜지스터(MN4)를 더 포함한다. 상보된 수신 인에이블 신호(RCV_ENb)는, MDDI 클라이언트 칩(60)이 켜져 있는 경우 로직 로우레벨 상태이고, 꺼져있는 있는 경우 로직 하이레벨 상태이다. 제2 추가 노드(N1b)는, MDDI 클라이언트 칩(60)이 꺼져있는 있는 경우, 로직 하이레벨의 상보된 수신 인에이블 신호(RCV_ENb)에 응답하여 접지 전압(VSS) 레벨로 셋팅된다.In the second power driver 630, a ground voltage VSS is connected to a source thereof, a complementary receive enable signal RCV_ENb is connected to a gate thereof, and a second additional node N1b is connected to a drain thereof. A fourth NMOS transistor MN4 is further included. The complementary receive enable signal RCV_ENb is a logic low level state when the MDDI client chip 60 is on and a logic high level state when it is off. The second additional node N1b is set to the ground voltage VSS level in response to the complementary receive enable signal RCV_ENb of the logic high level when the MDDI client chip 60 is turned off.

제1 스위칭부(640)는 수신 인에이블 신호쌍(RCV_EN, RCV_ENb)에 응답하여 제1 노드(N1)와 제1 추가 노드(N1a)를 선택적으로 연결시킨다. 제1 스위칭부(640)는, MDDI 클라이언트 칩(60)이 꺼져있는 있는 경우 제1 노드(N1)와 제1 추가 노드(N1a)의 연결을 차단하고, MDDI 클라이언트 칩(60)이 켜져 있는 경우 제1 노드(N1)와 제1 추가 노드(N1a)를 연결시킨다. 즉, MDDI 클라이언트 칩(60)이 켜져 있는 경우, 제1 노드(N1)와 제1 추가 노드(N1a)는 도 4의 제1 노드(N1)와 같이 VDD/2 전압 레벨이 된다.The first switching unit 640 selectively connects the first node N1 and the first additional node N1a in response to the receive enable signal pairs RCV_EN and RCV_ENb. When the MDDI client chip 60 is turned off, the first switching unit 640 blocks the connection between the first node N1 and the first additional node N1a, and when the MDDI client chip 60 is turned on. The first node N1 and the first additional node N1a are connected. That is, when the MDDI client chip 60 is turned on, the first node N1 and the first additional node N1a are at the VDD / 2 voltage level as in the first node N1 of FIG. 4.

제2 스위칭부(650)는 수신 인에이블 신호쌍(RCV_EN, RCV_ENb)에 응답하여 제1 노드(N1)와 제2 추가 노드(N1b)를 선택적으로 연결시킨다. 제2 스위칭부(650)는, MDDI 클라이언트 칩(60)이 꺼져있는 있는 경우 제1 노드(N1)와 제2 추가 노드(N1b)의 연결을 차단하고, MDDI 클라이언트 칩(60)이 켜져 있는 경우 제1 노드(N1)와 제2 추가 노드(N1b)를 연결시킨다. 즉, MDDI 클라이언트 칩(60)이 켜져 있는 경우, 제1 노드(N1)와 제2 추가 노드(N1b)는 도 4의 제1 노드(N1)와 같이 VDD/2 전압 레벨이 된다.The second switching unit 650 selectively connects the first node N1 and the second additional node N1b in response to the receive enable signal pairs RCV_EN and RCV_ENb. When the MDDI client chip 60 is turned off, the second switching unit 650 cuts off the connection between the first node N1 and the second additional node N1b, and when the MDDI client chip 60 is turned on. The first node N1 and the second additional node N1b are connected. That is, when the MDDI client chip 60 is turned on, the first node N1 and the second additional node N1b are at the VDD / 2 voltage level as in the first node N1 of FIG. 4.

수신 인에이블부(660)는, 상보된 수신 인에이블 신호(RCV_ENb)와 수신 인에이블 신호(RCV_EN)에 응답하여 제1 및 제2 출력 신호들(OUTP, OUTN)의 전압 레벨을 셋팅하는 제9 및 제10 피모스 트랜지스터들(MP9, MP10)과 제9 및 제10 엔모스 트랜지스터들(MN9, MN10)을 포함한다. 제9 피모스 트랜지스터(MP9)는, 전원 전압(VDD)이 그 소스에 연결되고, 수신 인에이블 신호(RCV_EN)가 그 게이트에 연결되고, 제2 출력 신호(OUTN)가 그 드레인에 연결된다. 제9 엔모스 트랜지스터(MN9)는, 접지 전압(VSS)이 그 소스와 그 게이트에 연결되고, 제2 출력 신호(OUTN)가 그 드레인에 연결된다. 제10 피모스 트랜지스터(MP10)는, 전원 전압(VDD)이 그 소스와 그 게이트에 연결되고, 제1 출력 신호(OUTP)가 그 드레인에 연결된다. 제10 엔모스 트랜지스터(MN10)는, 접지 전압(VSS)이 그 소스에 연결되고, 상보된 수신 인에이블 신호(RCV_ENb)가 그 게이트에 연결되고, 제1 출력 신호(OUTP)가 그 드레인에 연결된다. 수신 인에이블부(660)는, MDDI 클라이언트 칩(60)이 꺼져 있는 경우, 제1 출력 신호(OUTP)를 로직 로우레벨로 셋팅하고 제2 출력 신호(OUTN)는 로직 하이레벨로 셋팅한다.The reception enable unit 660 may set a voltage level of the first and second output signals OUTP and OUTN in response to the complementary reception enable signal RCV_ENb and the reception enable signal RCV_EN. And tenth PMOS transistors MP9 and MP10 and ninth and tenth NMOS transistors MN9 and MN10. The ninth PMOS transistor MP9 has a power supply voltage VDD connected to a source thereof, a receive enable signal RCV_EN connected to a gate thereof, and a second output signal OUTN connected to a drain thereof. In the ninth NMOS transistor MN9, a ground voltage VSS is connected to a source and a gate thereof, and a second output signal OUTN is connected to a drain thereof. In the tenth PMOS transistor MP10, a power supply voltage VDD is connected to a source and a gate thereof, and a first output signal OUTP is connected to a drain thereof. The tenth NMOS transistor MN10 has a ground voltage VSS connected to its source, a complementary receive enable signal RCV_ENb connected to its gate, and a first output signal OUTP connected to its drain. do. When the MDDI client chip 60 is turned off, the reception enable unit 660 sets the first output signal OUTP to a logic low level and the second output signal OUTN to a logic high level.

스탠다드 증폭기(600)는 도 4의 베이즈 증폭기(400)에 비해 데이터 전송이 없을 경우 완전히 동작을 멈추도록 설계하여 공급 전원 전압에서의 대기 모드 전류를 완전히 차단한다.The standard amplifier 600 is designed to completely stop operation when there is no data transmission compared to the Bayesian amplifier 400 of FIG. 4 to completely block the standby mode current at the supply voltage.

도 7은 도 5의 차동 증폭기를 설명하는 회로 다이어그램이다. 도 7을 참조하면, 차동 증폭기(700)는 제1 및 제2 피모스 트랜지스터들(701, 702), 제1 내지 제4 엔모스 트랜지스터들(703, 704, 705, 706), 낸드 게이트(707) 그리고 제1 내지 제3 인버터들(708, 709, 710)을 포함한다. 제1 및 제2 피모스 트랜지스터들(701, 702)은, 그 소스들이 전원 전압(VDD)에 연결되고, 그 게이트들이 제1 피모스 트랜지스터(701)의 드레인에 연결된다. 제1 엔모스 트랜지스터(703)은, 스탠다드 증폭기(600, 도 6)의 제1 출력 신호(OUTP)가 그 게이트에 연결되고, 제1 피모스 트랜지스터(701)의 드레인이 그 드레인에 연결된다. 제2 엔모스 트랜지스터(704)은, 스탠 다드 증폭기(600, 도 6)의 제2 출력 신호(OUTN)가 그 게이트에 연결되고, 제2 피모스 트랜지스터(702)의 드레인이 그 드레인에 연결된다. 제3 및 제4 엔모스 트랜지스터들(705, 706)은, 바이어스 신호(IBIAS)에 응답하는 전류 미러로 구성된다. 제4 엔모스 트랜지스터(706)는 제1 및 제2 엔모스 트랜지스터들(703, 704)의 소스들과 접지 전압(VSS) 사이에 연결된다. 낸드 게이트(707)은 제2 피모스 트랜지스터(702)와 제2 엔모스 트랜지스터(704)의 연결 노드 신호와 수신 인에이블 신호(RCV_EN)를 입력한다. 제1 내지 제3 인버터들(708, 709, 710)은 직렬 연결되고, 낸드 게이트(707)을 입력하여 스탠다드 수신기(500, 도 5)의 제3 출력 신호(VOUT)를 발생한다.FIG. 7 is a circuit diagram illustrating the differential amplifier of FIG. 5. Referring to FIG. 7, the differential amplifier 700 includes first and second PMOS transistors 701 and 702, first to fourth NMOS transistors 703, 704, 705 and 706, and a NAND gate 707. And first to third inverters 708, 709, and 710. The first and second PMOS transistors 701 and 702 have their sources connected to a power supply voltage VDD and their gates are connected to the drain of the first PMOS transistor 701. In the first NMOS transistor 703, the first output signal OUTP of the standard amplifier 600 (FIG. 6) is connected to the gate thereof, and the drain of the first PMOS transistor 701 is connected to the drain thereof. In the second NMOS transistor 704, the second output signal OUTN of the standard amplifier 600 (FIG. 6) is connected to the gate thereof, and the drain of the second PMOS transistor 702 is connected to the drain thereof. . The third and fourth NMOS transistors 705 and 706 are configured as current mirrors that respond to the bias signal IBIAS. The fourth NMOS transistor 706 is connected between the sources of the first and second NMOS transistors 703 and 704 and the ground voltage VSS. The NAND gate 707 receives the connection node signal and the receive enable signal RCV_EN of the second PMOS transistor 702 and the second NMOS transistor 704. The first to third inverters 708, 709, and 710 are connected in series and input the NAND gate 707 to generate the third output signal VOUT of the standard receiver 500 (FIG. 5).

차동 증폭기(700)는 제1 및 제2 엔모스 트랜지스터들(703, 704)로 구성되는 차동 증폭기를 사용한다. 차동 증폭기(700)는 수신 인에이블 신호(RCV_EN)에 의해 제어되는 데, 수신 인에이블 신호(RCV_EN)가 로직 로우레벨이면 제3 출력 신호(VOUT)를 로직 로우레벨로 셋팅하여 전력 소모를 줄인다.The differential amplifier 700 uses a differential amplifier composed of first and second NMOS transistors 703 and 704. The differential amplifier 700 is controlled by the receive enable signal RCV_EN. When the receive enable signal RCV_EN is at a logic low level, the differential amplifier 700 sets the third output signal VOUT to a logic low level to reduce power consumption.

도 8은 본 발명의 제2 실시예에 따른 옵셋 수신기를 설명하는 도면이다. 도 8을 참조하면, 옵셋 수신기(800)는 옵셋 증폭기(900)와 차동 증폭기(700)를 포함하는 2-스테이지의 증폭기로 구성된다. 옵셋 수신기(800)는 제1 및 제2 입력 신호들(VINP, VINN), 제1 및 제2 옵셋 전압들(V0, VP125), 수신 인에이블 신호(RCV_EN) 및 바이어스 신호(IBIAS)에 응답하여 출력 신호(VOUT)를 발생한다.8 is a diagram illustrating an offset receiver according to a second embodiment of the present invention. Referring to FIG. 8, the offset receiver 800 includes a two-stage amplifier including an offset amplifier 900 and a differential amplifier 700. The offset receiver 800 in response to the first and second input signals VINP and VINN, the first and second offset voltages V0 and VP125, the receive enable signal RCV_EN and the bias signal IBIAS. Generate the output signal VOUT.

도 9는 도 8의 옵셋 증폭기의 회로 다이어그램이다. 도 9를 참조하면, 옵셋 증폭기(900)는, 도 6에서 설명된 스탠다드 증폭기(600)와 비교하여, 수신 인에이블 부(660)를 포함하지 않고, 감지 증폭부(620) 내에 옵셋 전압 감지부(625)를 더 포함한다는 점에서 차이가 있다. 도 6과 동일한 참조부호는 동일한 부재를 나타내므로, 설명의 중복을 피하기 위하여 구체적인 설명이 생략된다.9 is a circuit diagram of the offset amplifier of FIG. 8. Referring to FIG. 9, the offset amplifier 900 does not include the receive enable unit 660 in comparison with the standard amplifier 600 described in FIG. 6, and the offset voltage detector in the sense amplifier 620. The difference is that it further includes (625). Since the same reference numerals as those in FIG. 6 denote the same members, detailed descriptions are omitted to avoid duplication of explanation.

옵셋 전압 감지부(625)는 제11 내지 제13 피모스 트랜지스터들(MP11-MP13)과 제1 내지 제3 엔모스 트랜지스터들(MN11-MN13)을 포함한다. 제11 피모스 트랜지스터(MP11)는, 전원 전압(VDD)이 그 소스에 연결되고, 제1 추가 노드(N1a)가 그 게이트에 연결된다. 제12 피모스 트랜지스터(MP12)는, 제11 피모스 트랜지스터(MP11)의 드레인이 그 소스에 연결되고, 제1 옵셋 전압(V0)이 그 게이트에 연결되고, 제6 노드(N6)가 그 드레인에 연결된다. 제13 피모스 트랜지스터(MP13)는, 제11 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 제2 옵셋 전압(V125)이 그 게이트에 연결되고, 제7 노드(N7)가 그 드레인에 연결된다. 제11 엔모스 트랜지스터(MN11)는, 접지 전압(VSS)이 그 소스에 연결되고, 제2 추가 노드(N1b)가 그 게이트에 연결된다. 제12 엔모스 트랜지스터(MN12)는, 제11 엔모스 트랜지스터(MN11)의 드레인이 그 소스에 연결되고, 제1 옵셋 전압(V0)이 그 게이트에 연결되고, 제3 노드(N3)가 그 드레인에 연결된다. 제13 엔모스 트랜지스터(MN13)는, 제11 엔모스 트랜지스터(MN11)의 드레인이 그 소스에 연결되고, 제2 옵셋 전압(V125)이 그 게이트에 연결되고, 제4 노드(N4)가 그 드레인에 연결된다.The offset voltage detector 625 includes eleventh through thirteenth PMOS transistors MP11 through MP13 and first through third NMOS transistors MN11 through MN13. In the eleventh PMOS transistor MP11, a power supply voltage VDD is connected to a source thereof, and a first additional node N1a is connected to a gate thereof. In the twelfth PMOS transistor MP12, the drain of the eleventh PMOS transistor MP11 is connected to its source, the first offset voltage V0 is connected to its gate, and the sixth node N6 is drained thereof. Is connected to. In the thirteenth PMOS transistor MP13, a drain of the eleventh PMOS transistor is connected to a source thereof, a second offset voltage V125 is connected to a gate thereof, and a seventh node N7 is connected to the drain thereof. . In the eleventh NMOS transistor MN11, a ground voltage VSS is connected to a source thereof, and a second additional node N1b is connected to a gate thereof. In the twelfth NMOS transistor MN12, the drain of the eleventh NMOS transistor MN11 is connected to its source, the first offset voltage V0 is connected to the gate thereof, and the third node N3 is drained thereof. Is connected to. In the thirteenth NMOS transistor MN13, a drain of the eleventh NMOS transistor MN11 is connected to a source thereof, a second offset voltage V125 is connected to a gate thereof, and a fourth node N4 is connected to the drain thereof. Is connected to.

옵셋 증폭기(900)는 제1 및 제2 입력 신호들(VINP, VINN)이 수신되지 않을 경우에 동작을 멈추고 있다가 125㎷ 이상의 입력 전압 차가 감지될 경우 동면(Hibernation Mode)상태에서 벗어나는 신호를 생성하여 스탠다드 수신기(500, 도 5)를 동작시키는 클라이언트 웨이크 업(client wake-up) 신호를 생성하는 기능을 하며, 입력 전압 차가 125㎷ 이하일 경우 그 동작을 멈추어 동면 상태에 있게 된다.The offset amplifier 900 stops operating when the first and second input signals VINP and VINN are not received, and generates a signal that is out of hibernation mode when an input voltage difference of 125 kHz or more is detected. The client wake-up signal is generated to operate the standard receiver 500 (FIG. 5). When the input voltage difference is less than 125 mA, the operation is stopped and in a hibernating state.

도 10은 도 5의 스탠다드 수신기(500)의 150MHz 동작에서의 아이 패턴을 보여주는 도면으로, 임의의 차동 입력에 대하여 출력 신호가 중첩된 모습을 보여준다.FIG. 10 is a diagram illustrating an eye pattern in 150 MHz operation of the standard receiver 500 of FIG. 5, and shows an overlapping output signal for an arbitrary differential input.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 LVDS 신호 전송 방식의 기본적인 블록 다이어그램을 설명하는 도면이다.1 is a diagram illustrating a basic block diagram of an LVDS signal transmission method.

도 2은 전형적인 MDDI(Mobile Display Digital Interface)의 개념을 설명하는 도면이다.2 is a view for explaining the concept of a typical Mobile Display Digital Interface (MDDI).

도 3은 도 2의 MDDI 링크의 블락 다이어그램이다.3 is a block diagram of the MDDI link of FIG.

도 4는 전형적인 베이즈 증폭기를 설명하는 회로 다이어그램이다. 4 is a circuit diagram illustrating a typical Bayesian amplifier.

도 5는 본 발명의 제1 실시예에 따른 스탠다드 수신기(standard receiver)를 설명하는 도면이다.5 is a diagram illustrating a standard receiver according to the first embodiment of the present invention.

도 6은 도 5의 스탠다드 증폭기를 설명하는 회로 다이어그램이다.FIG. 6 is a circuit diagram illustrating the standard amplifier of FIG. 5.

도 7은 도 5의 차동 증폭기를 설명하는 회로 다이어그램이다 FIG. 7 is a circuit diagram illustrating the differential amplifier of FIG. 5.

도 8은 본 발명의 제2 실시예에 따른 옵셋 수신기를 설명하는 도면이다.8 is a diagram illustrating an offset receiver according to a second embodiment of the present invention.

도 9는 도 8의 옵셋 증폭기의 회로 다이어그램이다.9 is a circuit diagram of the offset amplifier of FIG. 8.

도 10은 도 5의 스탠다드 수신기의 150MHz 동작에서의 아이 패턴을 보여주는 도면이다.FIG. 10 is a diagram illustrating an eye pattern at 150 MHz operation of the standard receiver of FIG. 5.

Claims (14)

제1 및 제2 입력 신호들을 수신하고, 수신 인에이블 신호에 응답하여 상기 제1 및 제2 입력 신호들을 감지 증폭하여 제1 및 제2 출력 신호들을 발생하되, 상기 수신 인에이블 신호에 응답하여 상기 제1 및 제2 출력 신호들을 셋팅시키는 스탠다드 증폭기; 및Receiving first and second input signals, and sensing and amplifying the first and second input signals in response to a receive enable signal to generate first and second output signals, wherein the first and second input signals are generated in response to the receive enable signal. A standard amplifier for setting first and second output signals; And 바이어스 신호에 응답하여 상기 제1 및 제2 출력 신호들을 차동 증폭하여 제3 출력 신호를 발생하되, 상기 수신 인에이블 신호에 응답하여 상기 제3 출력 신호를 셋팅시키는 차동 증폭기를 구비하며,And a differential amplifier configured to differentially amplify the first and second output signals in response to a bias signal to generate a third output signal, and to set the third output signal in response to the receive enable signal. 상기 스탠다드 증폭기는,The standard amplifier, 일단이 상기 제1 출력 신호에 연결되고, 다른 일단이 제1 노드에 연결되는 제1 저항;A first resistor having one end connected to the first output signal and the other end connected to the first node; 일단이 상기 제1 노드에 연결되고, 다른 일단이 상기 제2 출력 노드에 연결되는 제2 저항;A second resistor having one end connected to the first node and the other end connected to the second output node; 상기 수신 인에이블 신호에 응답하여 상기 제1 노드와 제1 추가 노드를 연결시키는 제1 스위칭부;A first switching unit connecting the first node and a first additional node in response to the reception enable signal; 상기 제1 추가 노드의 전압 레벨에 응답하여 제2 내지 제4 노드로 전원 전압을 제공하는 제1 전원 구동부;A first power driver configured to provide a power supply voltage to second to fourth nodes in response to the voltage level of the first additional node; 상기 수신 인에이블 신호에 응답하여 상기 제1 노드와 제2 추가 노드를 연결시키는 제2 스위칭부;A second switching unit connecting the first node and a second additional node in response to the reception enable signal; 상기 제2 추가 노드의 전압 레벨에 응답하여 제5 내지 제7 노드로 접지 전압을 제공하는 제2 전원 구동부;A second power driver configured to provide a ground voltage to fifth to seventh nodes in response to a voltage level of the second additional node; 상기 제2 내지 제4 노드들로 공급되는 상기 전원 전압과 상기 제5 내지 제7 노드들로 공급되는 상기 접지 전압으로 구동되고, 상기 제1 및 제2 입력 신호들을 감지 증폭하는 감지 증폭부; 및A sensing amplifier driven by the power supply voltage supplied to the second to fourth nodes and the ground voltage supplied to the fifth to seventh nodes, and configured to sense and amplify the first and second input signals; And 상기 수신 인에이블 신호에 응답하여 상기 제1 출력 신호를 제1 로직 레벨로 셋팅하고 상기 제2 출력 신호를 제2 로직 레벨로 셋팅하는 수신 인에이블부를 구비하는 것을 특징으로 하는 수신기.And a reception enable unit configured to set the first output signal to a first logic level and to set the second output signal to a second logic level in response to the reception enable signal. 삭제delete 제1항에 있어서, 상기 제1 전원 구동부는The method of claim 1, wherein the first power driver 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제2 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the power supply voltage, at a gate thereof at the first additional node, and at a drain thereof at the second node; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제3 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected to a source thereof, the power supply voltage connected to a source thereof, the first additional node connected to a gate thereof, and the third node connected to a drain thereof; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제4 노드가 그 드레인에 연결되는 제3 피모스 트랜지스터; 및A third PMOS transistor, wherein the power supply voltage is connected to its source, the first additional node is connected to its gate, and the fourth node is connected to its drain; And 상기 전원 전압이 그 소스에 연결되고, 상기 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제1 추가 노드가 그 드레인에 연결되는 제4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth PMOS transistor, wherein said power supply voltage is coupled to its source, said receive enable signal is coupled to its gate, and said first additional node is coupled to its drain. 제1항에 있어서, 상기 제2 전원 구동부는The method of claim 1, wherein the second power driver 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제5 노드가 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain thereof at the fifth node; 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제6 노드가 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain thereof at the sixth node; 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제7 노드가 그 드레인에 연결되는 제3 엔모스 트랜지스터; 및A third NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain of the seventh node; And 상기 접지 전압이 그 소스에 연결되고, 상보된 상기 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제2 추가 노드가 그 드레인에 연결되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth NMOS transistor, wherein the ground voltage is coupled to its source, the complementary receive enable signal is coupled to its gate, and the second additional node is coupled to its drain. 제1항에 있어서, 상기 감지 증폭기는The method of claim 1, wherein the sense amplifier 상기 제2 노드가 그 소스에 연결되고, 상기 제1 입력 신호가 그 게이트에 연결되고, 상기 제6 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the second node, at a gate thereof to the first input signal, and at a drain thereof to the sixth node; 상기 제2 노드가 그 소스에 연결되고, 상기 제2 입력 신호가 그 게이트에 연결되고, 상기 제7 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected at a source thereof to the second node, at a gate thereof to the second input signal, and at a drain thereof to the seventh node; 상기 제3 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제3 피모스 트랜지스터;A third PMOS transistor connected at a source thereof to the third node, at a gate thereof to the gate, and at a drain thereof to the second output signal; 상기 제4 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제4 피모스 트랜지스터;A fourth PMOS transistor connected at a source thereof to the fourth node, at a gate thereof to the first node, and at a drain of the first output signal; 상기 제5 노드가 그 소스에 연결되고, 상기 제1 입력 신호가 그 게이트에 연결되고, 상기 제3 노드가 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a source thereof to the fifth node, at a gate thereof to the first input signal, and at a drain thereof to the third node; 상기 제5 노드가 그 소스에 연결되고, 상기 제2 입력 신호가 그 게이트에 연결되고, 상기 제4 노드가 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a source thereof to the fifth node, at a gate thereof to the second input signal, and at a drain thereof to the fourth node; 상기 제6 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제3 엔모스 트랜지스터; 및A third NMOS transistor connected at a source thereof to the sixth node, at a gate thereof to the first node, and at a drain of the second output signal; And 상기 제7 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth NMOS transistor coupled to the source thereof, the seventh node coupled to the gate thereof, and the first output signal coupled to the drain thereof. 제1항에 있어서, 상기 수신 인에이블부는The method of claim 1, wherein the receiving enable unit 상기 전원 전압이 그 소스에 연결되고, 상기 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the power supply voltage, at a gate thereof to the receive enable signal, and at a drain thereof to the second output signal; 상기 접지 전압이 그 소스와 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor coupled to the source and the gate thereof and the second output signal coupled to the drain thereof; 상기 전원 전압이 그 소스와 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제2 피모스 트랜지스터; 및A second PMOS transistor having a power supply voltage connected to a source and a gate thereof, and a first output signal connected to a drain thereof; And 상기 접지 전압이 그 소스에 연결되고, 상보된 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a second NMOS transistor, wherein the ground voltage is coupled to its source, the complementary receive enable signal is coupled to its gate, and the first output signal is coupled to its drain. 제1항에 있어서, 상기 차동 증폭기는The method of claim 1, wherein the differential amplifier 상기 전원 전압이 그 소스에 연결되고, 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터;A first PMOS transistor having a power supply voltage connected to a source thereof and a gate thereof connected to a drain thereof; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected at a source thereof to the power supply voltage, and at a gate thereof to the gate of the first PMOS transistor; 상기 제1 출력 신호가 그 게이트에 연결되고, 상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a gate thereof to the first output signal, and at a drain thereof to the drain of the first PMOS transistor; 상기 제2 출력 신호가 그 게이트에 연결되고, 상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a gate thereof to the second output signal, and at a drain thereof to the drain of the second PMOS transistor; 상기 접지 전압이 그 소스에 연결되고, 상기 바이어스 신호가 그 게이트와 그 드레인에 연결되는 제3 엔모스 트랜지스터;A third NMOS transistor having the ground voltage connected to its source and the bias signal connected to its gate and its drain; 상기 접지 전압이 그 소스에 연결되고, 상기 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고, 상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 그 드레인에 연결되는 제4 엔모스 트랜지스터;A fourth NMOS transistor coupled to the ground voltage thereof, a gate of the third NMOS transistor coupled to the gate thereof, and a source of the first and second NMOS transistors coupled to the drain thereof; 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드 신호와 상기 수신 인에이블 신호를 입력하는 낸드 게이트; 및A NAND gate configured to receive a connection node signal and the receive enable signal between the second PMOS transistor and the second NMOS transistor; And 상기 낸드 게이트 출력을 입력하고 직렬 연결된 제1 내지 제3 인버터들을 구 비하는 것을 특징으로 하는 수신기.And receiving the NAND gate output and providing first to third inverters connected in series. 제1 및 제2 입력 신호들을 수신하여 감지 증폭하여 제1 및 제2 출력 신호들을 발생하되, 상기 제1 및 제2 입력 신호들의 전압 차가 제1 옵셋 전압과 제2 옵셋 전압의 차이만큼 감지될 때 상기 감지 증폭을 수행하는 옵셋 증폭기; 및When the first and second input signals are received and sensed and amplified to generate first and second output signals, the voltage difference between the first and second input signals is detected by the difference between the first offset voltage and the second offset voltage. An offset amplifier for performing the sense amplification; And 바이어스 신호에 응답하여 상기 제1 및 제2 출력 신호들을 차동 증폭하여 제3 출력 신호를 발생하되, 상기 수신 인에이블 신호에 응답하여 상기 제3 출력 신호를 셋팅시키는 차동 증폭기를 구비하는 것을 특징으로 하는 수신기.And a differential amplifier configured to differentially amplify the first and second output signals in response to a bias signal to generate a third output signal, and to set the third output signal in response to the receive enable signal. receiving set. 제8항에 있어서, 상기 옵셋 증폭기는The method of claim 8, wherein the offset amplifier 일단이 상기 제1 출력 신호에 연결되고, 다른 일단이 제1 노드에 연결되는 제1 저항;A first resistor having one end connected to the first output signal and the other end connected to the first node; 일단이 상기 제1 노드에 연결되고, 다른 일단이 상기 제2 출력 노드에 연결되는 제2 저항;A second resistor having one end connected to the first node and the other end connected to the second output node; 상기 수신 인에이블 신호에 응답하여 상기 제1 노드와 제1 추가 노드를 연결시키는 제1 스위칭부;A first switching unit connecting the first node and a first additional node in response to the reception enable signal; 상기 제1 추가 노드의 전압 레벨에 응답하여 제2 내지 제4 노드로 전원 전압을 제공하는 제1 전원 구동부;A first power driver configured to provide a power supply voltage to second to fourth nodes in response to the voltage level of the first additional node; 상기 수신 인에이블 신호에 응답하여 상기 제1 노드와 제2 추가 노드를 연결시키는 제2 스위칭부;A second switching unit connecting the first node and a second additional node in response to the reception enable signal; 상기 제2 추가 노드의 전압 레벨에 응답하여 제5 내지 제7 노드로 접지 전압을 제공하는 제2 전원 구동부;A second power driver configured to provide a ground voltage to fifth to seventh nodes in response to a voltage level of the second additional node; 상기 제2 내지 제4 노드들로 공급되는 상기 전원 전압과 상기 제5 내지 제7 노드들로 공급되는 상기 접지 전압으로 구동되고, 상기 제1 및 제2 입력 신호들을 감지 증폭하는 감지 증폭부; 및A sensing amplifier driven by the power supply voltage supplied to the second to fourth nodes and the ground voltage supplied to the fifth to seventh nodes, and configured to sense and amplify the first and second input signals; And 상기 제1 옵셋 전압 및 상기 제2 옵셋 전압을 감지 증폭하는 옵셋 전압 감지부를 구비하는 것을 특징으로 하는 수신기.And an offset voltage detector configured to sense and amplify the first offset voltage and the second offset voltage. 제9항에 있어서, 상기 제1 전원 구동부는The method of claim 9, wherein the first power driver 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제2 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the power supply voltage, at a gate thereof at the first additional node, and at a drain thereof at the second node; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제3 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected to a source thereof, the power supply voltage connected to a source thereof, the first additional node connected to a gate thereof, and the third node connected to a drain thereof; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되고, 상기 제4 노드가 그 드레인에 연결되는 제3 피모스 트랜지스터; 및A third PMOS transistor, wherein the power supply voltage is connected to its source, the first additional node is connected to its gate, and the fourth node is connected to its drain; And 상기 전원 전압이 그 소스에 연결되고, 상기 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제1 추가 노드가 그 드레인에 연결되는 제4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth PMOS transistor, wherein said power supply voltage is coupled to its source, said receive enable signal is coupled to its gate, and said first additional node is coupled to its drain. 제9항에 있어서, 상기 제2 전원 구동부는The method of claim 9, wherein the second power driver 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제5 노드가 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain thereof at the fifth node; 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제6 노드가 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain thereof at the sixth node; 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되고, 상기 제7 노드가 그 드레인에 연결되는 제3 엔모스 트랜지스터; 및A third NMOS transistor connected at a source thereof to the ground voltage, at a gate thereof at the second additional node, and at a drain of the seventh node; And 상기 접지 전압이 그 소스에 연결되고, 상보된 상기 수신 인에이블 신호가 그 게이트에 연결되고, 상기 제2 추가 노드가 그 드레인에 연결되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth NMOS transistor, wherein the ground voltage is connected to its source, the complementary receive enable signal is connected to its gate, and the second additional node is connected to its drain. 제9항에 있어서, 상기 감지 증폭기는The method of claim 9, wherein the sense amplifier is 상기 제2 노드가 그 소스에 연결되고, 상기 제1 입력 신호가 그 게이트에 연결되고, 상기 제6 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the second node, at a gate thereof to the first input signal, and at a drain thereof to the sixth node; 상기 제2 노드가 그 소스에 연결되고, 상기 제2 입력 신호가 그 게이트에 연결되고, 상기 제7 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected at a source thereof to the second node, at a gate thereof to the second input signal, and at a drain thereof to the seventh node; 상기 제3 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제3 피모스 트랜지스터;A third PMOS transistor connected at a source thereof to the third node, at a gate thereof to the gate, and at a drain thereof to the second output signal; 상기 제4 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제4 피모스 트랜지스터;A fourth PMOS transistor connected at a source thereof to the fourth node, at a gate thereof to the first node, and at a drain of the first output signal; 상기 제5 노드가 그 소스에 연결되고, 상기 제1 입력 신호가 그 게이트에 연 결되고, 상기 제3 노드가 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a source thereof to the fifth node, at a gate thereof to the first input signal, and at a drain thereof to the third node; 상기 제5 노드가 그 소스에 연결되고, 상기 제2 입력 신호가 그 게이트에 연결되고, 상기 제4 노드가 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a source thereof to the fifth node, at a gate thereof to the second input signal, and at a drain thereof to the fourth node; 상기 제6 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제2 출력 신호가 그 드레인에 연결되는 제3 엔모스 트랜지스터; 및A third NMOS transistor connected at a source thereof to the sixth node, at a gate thereof to the first node, and at a drain of the second output signal; And 상기 제7 노드가 그 소스에 연결되고, 상기 제1 노드가 그 게이트에 연결되고, 상기 제1 출력 신호가 그 드레인에 연결되는 제4 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a fourth NMOS transistor coupled to the source thereof, the seventh node coupled to the gate thereof, and the first output signal coupled to the drain thereof. 제9항에 있어서, 상기 옵셋 전압 감지부는The method of claim 9, wherein the offset voltage detector 상기 전원 전압이 그 소스에 연결되고, 상기 제1 추가 노드가 그 게이트에 연결되는 제1 피모스 트랜지스터;A first PMOS transistor connected at a source thereof to the power supply voltage and at a gate thereof to the first additional node; 상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제1 옵셋 전압이 그 게이트에 연결되고, 상기 제6 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor having a drain of the first PMOS transistor connected to a source thereof, a first offset voltage connected to a gate thereof, and a sixth node connected to the drain thereof; 상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제2 옵셋 전압이 그 게이트에 연결되고, 상기 제7 노드가 그 드레인에 연결되는 제3 피모스 트랜지스터;A third PMOS transistor having a drain of the first PMOS transistor connected to a source thereof, a second offset voltage connected to a gate thereof, and a seventh node connected to the drain thereof; 상기 접지 전압이 그 소스에 연결되고, 상기 제2 추가 노드가 그 게이트에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a source thereof to the ground voltage, and at a gate thereof to the second additional node; 상기 제1 엔모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제1 옵셋 전압이 그 게이트에 연결되고, 상기 제3 노드가 그 드레인에 연결되는 제2 엔모스 트랜지스터; 및A second NMOS transistor having a drain of the first NMOS transistor connected to a source thereof, a first offset voltage connected to a gate thereof, and a third node connected to the drain thereof; And 상기 제1 엔모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제2 옵셋 전압이 그 게이트에 연결되고, 상기 제4 노드가 그 드레인에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 수신기.And a third NMOS transistor having a drain of the first NMOS transistor connected to a source thereof, a second offset voltage connected to a gate thereof, and a fourth node connected to the drain thereof. . 제8항에 있어서, 상기 차동 증폭기는The method of claim 8, wherein the differential amplifier 전원 전압이 그 소스에 연결되고, 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터;A first PMOS transistor having a power supply voltage connected to a source thereof, and having a gate thereof connected to a drain thereof; 상기 전원 전압이 그 소스에 연결되고, 상기 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되는 제2 피모스 트랜지스터;A second PMOS transistor connected at a source thereof to the power supply voltage, and at a gate thereof to the gate of the first PMOS transistor; 상기 제1 출력 신호가 그 게이트에 연결되고, 상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;A first NMOS transistor connected at a gate thereof to the first output signal, and at a drain thereof to the drain of the first PMOS transistor; 상기 제2 출력 신호가 그 게이트에 연결되고, 상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 엔모스 트랜지스터;A second NMOS transistor connected at a gate thereof to the second output signal, and at a drain thereof to the drain of the second PMOS transistor; 접지 전압이 그 소스에 연결되고, 상기 바이어스 신호가 그 게이트와 그 드레인에 연결되는 제3 엔모스 트랜지스터;A third NMOS transistor having a ground voltage connected to a source thereof, and the bias signal connected to a gate thereof and a drain thereof; 상기 접지 전압이 그 소스에 연결되고, 상기 제3 엔모스 트랜지스터의 게이트가 그 게이트에 연결되고, 상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 그 드레인에 연결되는 제4 엔모스 트랜지스터;A fourth NMOS transistor coupled to the ground voltage thereof, a gate of the third NMOS transistor coupled to the gate thereof, and a source of the first and second NMOS transistors coupled to the drain thereof; 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 사이의 연결 노드 신호와 상기 수신 인에이블 신호를 입력하는 낸드 게이트; 및A NAND gate configured to receive a connection node signal and the receive enable signal between the second PMOS transistor and the second NMOS transistor; And 상기 낸드 게이트 출력을 입력하고 직렬 연결된 제1 내지 제3 인버터들을 구비하는 것을 특징으로 하는 수신기.And first to third inverters input to the NAND gate output and connected in series.
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