KR100909635B1 - Transistor Formation Method of Semiconductor Device - Google Patents
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Abstract
본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 식각정지막 패턴을 형성하는 단계; 식각정지막 패턴의 일 측면으로부터 소정 거리만큼 이격한 위치의 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치 및 식각정지막 패턴을 매립하는 매립절연막을 형성하는 단계; 매립절연막을 식각하여 식각정지막 패턴 및 반도체 기판의 표면 일부를 노출시키는 단계; 노출된 식각정지막 패턴을 매립하는 반도체층을 형성하는 단계; 반도체층 및 매립절연막을 평탄화하여 반도체층을 분리하는 소자분리막을 형성하는 단계; 반도체층 및 소자분리막 위에 마스크막 패턴을 형성하는 단계; 마스크막 패턴을 식각 마스크로 반도체층을 식각하여 리세스 트렌치를 형성하는 단계; 리세스 트렌치 내의 식각정지막 패턴을 제거하는 단계; 및 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.A method of forming a transistor of a semiconductor device of the present invention comprises the steps of: forming an etch stop layer pattern on a semiconductor substrate; Forming a trench in the semiconductor substrate at a position spaced a predetermined distance from one side of the etch stop layer pattern; Forming a buried insulating film filling the trench and the etch stop film pattern; Etching the buried insulating layer to expose the etch stop layer pattern and a portion of the surface of the semiconductor substrate; Forming a semiconductor layer filling the exposed etch stop layer pattern; Forming an isolation layer to planarize the semiconductor layer and the buried insulating film to separate the semiconductor layer; Forming a mask layer pattern on the semiconductor layer and the isolation layer; Etching the semiconductor layer using the mask layer pattern as an etch mask to form a recess trench; Removing the etch stop layer pattern in the recess trench; And forming a gate stack overlapping the recess trench.
리세스 트렌치, 식각 정지막, 리세스 트렌치 깊이 Recess trench, etch stop, recess trench depth
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 리세스 트렌치의 깊이를 균일하게 형성하여 셀 문턱전압을 균일하게 유지할 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다. BACKGROUND OF THE
반도체 소자의 집적도가 높아지면서 소자의 디자인 룰(design rule) 또한 감소하고 있다. 이러한 디자인 룰의 감소에 따라 트랜지스터의 크기가 감소되고 있고, 이에 따라 트랜지스터의 소스 및 드레인 간에 배치되는 채널(channel)의 길이 또한 짧아지고 있다. 일반적인 트랜지스터의 경우, 게이트 스택이 반도체 기판 위에 형성되면서 반도체 기판의 표면을 따라 전자(electron)가 흐르는 평판형 채널(planar typed channel)을 갖는 트랜지스터가 적용되고 있다. As the degree of integration of semiconductor devices increases, the design rules of the devices also decrease. As the design rule decreases, the size of the transistor is reduced, and accordingly, the length of a channel disposed between the source and the drain of the transistor is also shortened. In the case of a general transistor, a transistor having a planar typed channel in which electrons flow along a surface of the semiconductor substrate while a gate stack is formed on the semiconductor substrate is applied.
도 1은 일반적인 평판형 채널을 갖는 트랜지스터를 나타내보인 도면이다.1 illustrates a transistor having a general planar channel.
도 1을 참조하면, 평판형 채널을 갖는 트랜지스터는, 소자분리막(105)에 의해 활성영역이 정의된 반도체 기판(100) 위에 게이트 절연막(110), 도전막(115), 금속막(120) 및 하드마스크막(125)이 적층된 구조로 이루어진 게이트 스택(130)이 배치되어 있다. 그리고 게이트 스택(130) 사이 반도체 기판(100) 내에 소스 및 드레인 영역을 포함하는 불순물 영역(135)이 배치되어 있다. 이러한 구조의 트랜지스터의 채널(a)은 불순물 영역(135)을 따라 형성되며, 채널(a)의 길이는 게이트 스택의 폭을 따라 정해진다. Referring to FIG. 1, a transistor having a planar channel includes a
그런데 소자가 고집적화되면서 소자 내에 배치되는 트랜지스터의 크기가 감소하고, 이에 따라 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 이러한 단채널 효과가 발생하면, 트랜지스터의 소스와 드레인 사이에 펀치스루(punch-through)가 심각하게 발생할 수 있고, 이러한 펀치스루는 소자 오동작의 주요 원인으로 인식되고 있다. 특히 트랜지스터의 채널 길이가 짧아지면서 문턱전압 제어 마진(Threshold voltage control margin)이 급격하게 취약해져 문턱전압이 변화될 수 있다. 이와 같이 문턱전압이 변화하면, 반도체 소자의 동작을 안정적으로 진행할 수 없어 소자의 특성이 저하될 수 있다. 이에 따라 제한된 게이트 선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조를 갖는 트랜지스터를 형성하는 방법이 요구된다. However, as the device is highly integrated, the size of the transistors disposed in the device is reduced, and accordingly, the channel length of the transistor is also shortened. If the channel length of the transistor is shortened, a short channel effect occurs that causes a decrease in threshold voltage, an increase in leakage current, and a decrease in refresh characteristics. When such a short channel effect occurs, punch-through may occur seriously between the source and the drain of the transistor, which is recognized as a major cause of device malfunction. In particular, as the channel length of the transistor is shortened, the threshold voltage control margin is rapidly weakened, and thus the threshold voltage may be changed. As such, when the threshold voltage is changed, the operation of the semiconductor device may not be stably performed, and thus the device characteristics may be degraded. Accordingly, there is a need for a method of forming a transistor having a structure that further extends a channel length for a limited gate line width.
본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 식각정지막 패턴을 형성하는 단계; 상기 식각정지막 패턴의 일 측면으로부터 소정 거리만큼 이격한 위치의 반도체 기판 내에 트렌치를 형성하는 단계; 상 기 트렌치 및 식각정지막 패턴을 매립하는 매립절연막을 형성하는 단계; 상기 매립절연막을 식각하여 상기 식각정지막 패턴 및 반도체 기판의 표면 일부를 노출시키는 단계; 상기 노출된 식각정지막 패턴을 매립하는 반도체층을 형성하는 단계; 상기 반도체층 및 매립절연막을 평탄화하여 상기 반도체층을 분리하는 소자분리막을 형성하는 단계; 상기 반도체층 및 소자분리막 위에 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 상기 반도체층을 식각하여 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치 내의 식각정지막 패턴을 제거하는 단계; 및 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다. In an embodiment, a method of forming a transistor of a semiconductor device may include forming an etch stop layer pattern on a semiconductor substrate; Forming a trench in the semiconductor substrate at a position spaced a predetermined distance from one side of the etch stop layer pattern; Forming a buried insulating film filling the trench and the etch stop film pattern; Etching the buried insulating layer to expose the etch stop layer pattern and a portion of a surface of the semiconductor substrate; Forming a semiconductor layer to fill the exposed etch stop layer pattern; Forming an isolation layer to planarize the semiconductor layer and the buried insulating layer to separate the semiconductor layer; Forming a mask layer pattern on the semiconductor layer and the device isolation layer; Etching the semiconductor layer using the mask layer pattern as an etch mask to form a recess trench; Removing an etch stop layer pattern in the recess trench; And forming a gate stack overlapping the recess trench.
본 발명에 있어서, 상기 식각정지막 패턴은 상기 반도체층과 식각 선택비가 상이한 물질로 형성하는 것이 바람직하며, 질화막을 포함하여 30Å 내지 300Å의 두께로 형성할 수 있다. In the present invention, the etch stop layer pattern may be formed of a material having a different etching selectivity from the semiconductor layer. The etch stop layer pattern may be formed to have a thickness of about 30 kPa to about 300 kPa including a nitride film.
상기 반도체층은 폴리실리콘막 또는 비정질 실리콘(amorphous-Si)막을 포함하여 형성하며, 화학적기상증착방법 또는 에피택셜 성장방법으로 상기 리세스 트렌치의 타겟 깊이 두께로 형성하는 것이 바람직하다. 여기서 반도체층은 상기 리세스 트렌치의 타겟 깊이가 1000Å 내지 1500Å인 경우 1000Å 내지 1500Å의 두께로 형성하는 것이 바람직하다. The semiconductor layer may be formed to include a polysilicon layer or an amorphous silicon (amorphous-Si) layer, and may be formed to a target depth thickness of the recess trench by a chemical vapor deposition method or an epitaxial growth method. In this case, the semiconductor layer is preferably formed to have a thickness of 1000 GPa to 1500 GPa when the target depth of the recess trench is 1000 GPa to 1500 GPa.
상기 식각정지막 패턴은 질화막으로 형성하는 경우 인산(H3PO4) 용액으로 제거하는 것이 바람직하다. When the etch stop layer pattern is formed of a nitride layer, it is preferable to remove the phosphate (H 3 PO 4 ) solution.
본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판 위에 식각정지막 패턴을 형성하는 단계; 상기 식각정지막 패턴 및 반도체 기판 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각마스크로 상기 반도체층 및 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치를 모두 채우는 소자분리막을 형성하는 단계; 상기 트렌치의 노출면에 측벽산화막 및 라이너막을 형성하는 단계; 상기 반도체층을 선택적으로 식각하여 상기 식각정지막 패턴을 노출시키는 리세스 트렌치를 형성하는 단계; 상기 리세스 트렌치 내의 상기 식각정지막 패턴을 제거하는 단계; 및 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다. In another embodiment, a method of forming a transistor of a semiconductor device may include forming an etch stop layer pattern on a semiconductor substrate; Forming a semiconductor layer on the etch stop layer pattern and the semiconductor substrate; Forming a mask layer pattern on the semiconductor layer; Etching the semiconductor layer and the semiconductor substrate using the mask layer pattern as an etch mask to form a trench in the semiconductor substrate; Forming an isolation layer filling all of the trenches; Forming a sidewall oxide film and a liner film on the exposed surface of the trench; Selectively etching the semiconductor layer to form a recess trench for exposing the etch stop layer pattern; Removing the etch stop layer pattern in the recess trench; And forming a gate stack overlapping the recess trench.
상기 식각정지막 패턴은 PSG(Phosphorus silicate glass)막 또는 BPSG(Boron phosphorus silicate glass)막을 포함하여 형성하는 것이 바람직하다. The etch stop layer pattern may be formed including a PSG (Phosphorus silicate glass) film or a BPSG (Boron phosphorus silicate glass) film.
상기 식각정지막 패턴은 불산(HF) 용액 또는 BOE 용액으로 제거하는 것이 바람직하다. The etch stop layer pattern may be removed with a hydrofluoric acid (HF) solution or a BOE solution.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.2 to 13 are views illustrating a method of forming a transistor of a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(200) 위에 식각정지막(205)을 증착한다. 이 식각정지막(205)은 이후 리세스 트렌치를 형성하기 위한 식각 공정에서 반도체 기판(200)이 과도 식각되는 것을 방지하는 배리어 역할을 한다. 여기서 식각정지막(205)은 질화막을 포함하여 형성할 수 있다. 이때, 식각정지막(205)은 이후 리세스 트렌치를 형성한 다음 습식 식각 용액을 이용하여 제거하는 과정에서 습식 식각 용액에 침수하는 시간(dip time)이 최소화될 수 있는 두께, 예를 들어 30-300Å의 두께로 형성한다. 다음에 식각정지막(205) 위에 포토레지스트막을 도포 및 패터닝하여 리세스 트렌치가 형성될 영역을 정의하는 포토레지스트막 패턴(210)을 형성한다. Referring to FIG. 2, an
도 3을 참조하면, 포토레지스트막 패턴(210)을 식각마스크로 식각정지막(205)을 식각하여 식각정지막 패턴(215)을 형성한다. 여기서 식각정지막 패턴(215)에 의해 차단된 부분은 이후 리세스 트렌치가 형성될 영역을 정의한다. 이 식각정지막 패턴(215)에 의해 차단된 부분은 후속 리세스 트렌치를 형성하기 위한 식각 공정에서 반도체 기판(200)이 과도 식각되는 것을 방지하는 배리어 역할을 한다. 다음에 포토레지스트막 패턴(210)은 애슁 공정을 이용하여 제거한다. Referring to FIG. 3, the
도 4를 참조하면, 반도체 기판(200) 위에 식각정지막 패턴(215)이 형성된 영역은 차단하면서 반도체 기판(200)의 소정 표면을 노출시키는 제1 마스크막 패턴(220)을 형성한다. 이 제1 마스크막 패턴(220)은 포토레지스트막으로 형성할 수 있다. 이러한 제1 마스크막 패턴(220)에 의해 노출된 영역은 이후 소자분리막이 형성될 영역이다. Referring to FIG. 4, the first
도 5를 참조하면, 제1 마스크막 패턴(220)을 식각 마스크로 반도체 기판(200)의 노출 부분을 소정 깊이만큼 식각하여 트렌치(225)를 형성한다. 여기서 트렌치(225)는 반도체 기판(200)의 표면으로부터 500Å 내지 1500Å의 깊이로 형성할 수 있다. 그리고 제1 마스크막 패턴(220)은 제거한다. Referring to FIG. 5, the
도 6을 참조하면, 반도체 기판(200) 내에 형성된 트렌치(225) 및 식각정지막 패턴(215)을 매립하는 매립절연막(230)을 형성한다. 구체적으로, 비록 도면에 도시하지는 않았지만, 트렌치(225)의 노출면에 측벽산화막, 라이너 질화막 및 라이너 산화막을 형성한다. 다음에 반도체 기판(200) 상에 매립절연막(230)을 형성하여 트렌치(225) 및 식각정지막 패턴(215)을 매립한다. 여기서 매립절연막(230)은 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하거나 또는 고밀도 플라즈마(HDP; High Density Plasma) 공정을 이용하여 형성할 수 있다. 이렇게 트렌치(225) 및 식각정지막 패턴(215) 상에 형성된 매립절연막(230)은 산화막으로 형성할 수 있다. 이때, 매립절연막(230)은 소자분리공정 후 반도체 기판(200) 상에 형성될 소자분리막이 1500Å 내지 3000Å의 높이를 갖도록 2500Å 내지 5000Å의 두께로 증착하는 것이 바람직하다. 다음에 식각정지막 패턴(215)이 형성된 영역의 매립절연막(230)을 선택적으로 노출시키는 제2 마스크막 패턴(235)을 형성한다. Referring to FIG. 6, a buried insulating
도 7을 참조하면, 제2 마스크막 패턴(235)을 마스크로 한 식각 공정으로 매립절연막(230)의 노출 부분을 식각하여 식각정지막 패턴(215)을 노출시키는 개구 부(240)를 형성한다. 여기서 식각 공정은 개구부(240) 내에 식각정지막 패턴(215)이 형성되지 않은 영역의 반도체 기판(200)의 표면이 노출될 때까지 진행할 수 있다. 이러한 식각 공정에 의해 노출된 반도체 기판(200) 및 식각정지막 패턴(215)이 배치된 영역은 이후 활성 영역이 형성되며, 제2 마스크막 패턴(235)에 의해 차단된 영역은 이후 소자분리영역이 된다. 그리고 제2 마스크막 패턴(235)은 애슁 공정을 이용하여 제거한다.Referring to FIG. 7, an
도 8을 참조하면, 개구부(240)를 반도체층(245)을 이용하여 매립한다. 이 반도체층(245)은 이후 형성될 리세스 트렌치의 깊이를 조절하는 역할을 한다. 여기서 반도체층(245)은 폴리실리콘막 또는 비정질 실리콘(amorphous-Si)막을 포함하여 형성할 수 있다. 여기서 반도체층(245)은 저압화학적기상증착(LPCVD; Low Pressure CVD)방법을 이용하여 증착하거나 또는 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성할 수 있다. 이때 개구부(240)를 매립하는 반도체층(245)은 이후 형성될 리세스 트렌치의 깊이를 조절할 수 있도록 1000-1500Å의 두께로 형성하는 것이 바람직하다. Referring to FIG. 8, the opening 240 is buried using the
도 9를 참조하면, 반도체층(245) 및 매립절연막(도 8 참조, 230) 상에 평탄화 공정을 진행하여 소자분리영역과 활성영역을 분리하는 소자분리막(250)을 형성한다. 여기서 평탄화 공정은 에치백(etch back) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법을 이용하여 진행할 수 있다. Referring to FIG. 9, a planarization process is performed on the
도 10을 참조하면, 식각정지막 패턴(215)이 형성된 영역의 반도체층(245)을 선택적으로 노출시키는 제3 마스크막 패턴(255)을 형성한다. 제3 마스크막 패 턴(255)은 소자분리막(250) 및 식각정지막 패턴(215)이 배치되지 않은 부분의 반도체층(245)은 차단한다. 다음에 제3 마스크막 패턴(255)을 식각 마스크로 반도체층(245)을 식각하여 식각정지막 패턴(215)을 노출시키는 리세스 트렌치(260)를 형성한다. 리세스 트렌치(260)는 반도체 기판(200) 위에 식각정지막 패턴(215)이 형성된 상태에서 반도체층(245)의 형성 및 식각이 진행됨에 따라 리세스 트렌치(260)를 형성하고자 하는 타겟 영역에 바르게 정렬할 수 있다. 또한, 리세스 트렌치(260)의 깊이를 추후에 지정하는 대신에, 미리 깊이를 조정한 상태에서 형성함으로써 트렌치의 깊이 분포 불량 현상을 방지할 수 있다. Referring to FIG. 10, a third
도 11을 참조하면, 제3 마스크막 패턴(255)을 제거한 후, 리세스 트렌치(260) 내의 식각정지막 패턴(215)을 제거한다. 구체적으로, 반도체 기판(200)을 습식 식각 용액 내에 침수(dip) 시킨다. 여기서 습식 식각 용액은 식각정지막 패턴(215)을 질화막으로 형성한 경우, 인산(H3PO4) 용액으로 이용할 수 있다. 이때, 식각정지막 패턴(215)은 습식 식각 용액에 침수되는 시간을 최소화하는 두께, 예컨대 30Å 내지 300Å의 두께로 형성되어 있어 반도체 기판(200) 및 소자분리막(250)의 습식 식각 용액에 의한 영향을 최소화할 수 있다. 이러한 습식 식각 공정에 의해 식각정지막 패턴(215)이 제거되면서 반도체 기판(200) 상에 1000Å 내지 1500Å의 깊이를 갖는 리세스 트렌치(260)가 형성된다. Referring to FIG. 11, after removing the third
도 12를 참조하면, 리세스 트렌치(260)가 형성된 반도체 기판(200) 위에 게이트 형성물질을 증착한다. 구체적으로, 리세스 트렌치(260)가 형성된 반도체 기 판(200)에 세정을 수행하여 각 공정을 진행하면서 리세스 트렌치(260) 및 소자분리막(250) 상에 남아 있는 잔여물을 제거한다. 다음에 게이트 절연막(265), 게이트 도전막(270), 금속막(275) 및 하드마스크막(280)을 포함하는 게이트 형성물질을 순차적으로 형성한다. Referring to FIG. 12, a gate forming material is deposited on the
도 13을 참조하면, 하드마스크막(280), 금속막(275), 게이트 도전막(270) 및 게이트 절연막(265)을 패터닝하여 게이트 스택(310)을 형성한다. 구체적으로, 하드마스크막(280) 위에 게이트 스택이 형성될 영역을 정의하는 게이트 마스크(미도시함)를 형성한다. 다음에 이 게이트 마스크를 식각마스크로 하드마스크막(280)을 식각하여 하드마스크막 패턴(290)을 형성한다. 다음에 게이트 마스크는 애슁 공정을 이용하여 제거한다. 다음에 하드마스크막 패턴(290)을 식각 마스크로 금속막(275) 내지 게이트 절연막(265)을 식각하여 게이트 스택(310)을 형성한다. 여기서 게이트 스택(310)은 게이트 절연막 패턴(305), 게이트 도전막 패턴(300), 금속막 패턴(295) 및 하드마스크막 패턴(290)을 포함하여 형성할 수 있다.Referring to FIG. 13, the
본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 식각정지막 패턴을 이용하여 리세스 트렌치의 위치를 미리 설정한 다음에, 소자분리막 및 리세스 트렌치를 형성함으로써 웨이퍼 전체에 걸쳐 균일한 폭 및 깊이를 갖는 게이트 스택을 형성할 수 있다. 이에 따라 리세스 트렌치의 폭 및 깊이가 불균일할 경우 문턱전압이 불균일하게 분포하는 현상을 방지할 수 있다.In the method of fabricating a transistor of a semiconductor device according to an embodiment of the present invention, the recess trench is positioned in advance using an etch stop layer pattern, and thereafter, a device isolation layer and a recess trench are formed to form a uniform trench throughout the wafer. It is possible to form a gate stack having a width and a depth. Accordingly, when the width and depth of the recess trench are non-uniform, it is possible to prevent the phenomenon that the threshold voltage is unevenly distributed.
도 14 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스 터 형성방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 24는 산화계 박막의 식각율을 나타내보인 표이다. 14 to 23 illustrate a method of forming a transistor of a semiconductor device in accordance with another embodiment of the present invention. FIG. 24 is a table illustrating etching rates of oxidized thin films.
도 14를 참조하면, 반도체 기판(400) 위에 식각정지막(405)을 증착한다. 이 식각정지막(405)은 이후 리세스 트렌치를 형성하기 위한 식각 공정에서 반도체 기판(400)이 과도 식각되는 것을 방지하는 배리어 역할을 한다. 식각정지막(405)은 PSG(Phosphorus silicate glass)막 또는 BPSG(Boron phosphorus silicate glass)막으로 형성할 수 있다. 이때, 식각정지막(405)은 이후 리세스 트렌치를 형성한 다음, 습식 식각 용액을 이용하여 제거하는 과정에서 습식 식각 용액에 침수하는 시간(dip time)을 최소화할 수 있는 두께, 예를 들어 30Å 내지 300Å의 두께로 형성한다. Referring to FIG. 14, an
도 15를 참조하면, 식각정지막(도 14참조, 405)을 패터닝하여 리세스 트렌치가 형성될 영역을 정의하는 식각정지막 패턴(410)을 형성한다. 다음에 식각정지막 패턴(410) 및 반도체 기판(400) 위에 반도체층(415)을 형성한다. 반도체층(415)은 이후 형성될 리세스 트렌치의 깊이를 제어하는 역할을 한다. 여기서 반도체층(415)은 실리콘막으로 형성할 수 있다. 이때 반도체층(415)은 저압화학기상증착(LPCVD)방법을 이용하여 증착하거나 또는 에피택셜 성장 방법을 이용하여 형성할 수 있다. 여기서 반도체층(415)은 이후 리세스 트렌치의 깊이를 제어하기 위해 1000Å 내지 1500Å의 두께로 형성한다. Referring to FIG. 15, an etch stop layer (refer to FIG. 14 and 405) is patterned to form an etch
도 16을 참조하면, 반도체층(415) 위에 제1 마스크막 패턴(430)을 형성한다. 제1 마스크막 패턴(430)은 이후 소자분리막이 형성될 영역의 반도체층(415)을 선택 적으로 노출한다. 여기서 제1 마스크막 패턴(430)은 패드산화막 패턴(420) 및 패드질화막 패턴(425)을 포함하여 형성할 수 있다. Referring to FIG. 16, a first
도 17을 참조하면, 제1 마스크막 패턴(430)을 식각마스크로 반도체층(415)의 노출 부분을 식각하여 반도체 기판(400)의 표면 일부를 노출시킨다. 계속해서 노출된 반도체 기판(400)을 식각하여 소정 깊이의 트렌치(435)를 형성한다. 다음에 트렌치(435)의 노출면에 누설전류(leakage current)를 방지하고, 리프레시(refresh) 특성을 향상시키는 측벽산화막(440) 및 라이너막(445)을 형성한다. 여기서 라이너막(445)은 질화막 또는 산화막을 포함하여 형성할 수 있다. Referring to FIG. 17, the exposed portion of the
도 18을 참조하면, 트렌치(435)를 매립하는 소자분리막(450)을 형성한다. 구체적으로, 트렌치(435)가 형성된 반도체 기판(400) 상에 매립절연막을 형성하여 트렌치(435) 및 제1 마스크막 패턴(도 17 참조, 430)을 모두 매립한다. 다음에 매립절연막 상에 제1 마스크막 패턴(430)의 표면이 노출될 때까지 평탄화 공정을 진행하여 활성영역과 소자분리영역을 분리한다. 평탄화 공정은 화학적기계적연마(CMP) 방법으로 진행한다. 다음에 노출된 제1 마스크막 패턴(430)의 패드질화막 패턴(425)을 인산(H3PO4) 용액을 이용하여 제거한다. 그리고 패드질화막 패턴(425)이 제거되면서 돌출된 소자분리막(450)을 반도체층(415)의 높이와 대등하게 평탄화시킨다.Referring to FIG. 18, an
도 19를 참조하면, 소자분리막(450) 위에 식각정지막 패턴(410)이 형성된 영역의 패드산화막 패턴(420)을 선택적으로 노출시키는 제2 마스크막 패턴(455)을 형 성한다. 제2 마스크막 패턴(455)은 반도체층(415)의 두께를 고려하여 500Å 내지 1500Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 19, a second
도 20을 참조하면, 제2 마스크막 패턴(455)을 식각 마스크로 패드산화막 패턴(420) 및 반도체층(415)을 식각하여 식각정지막 패턴(410)을 노출시키는 리세스 트렌치(460)을 형성한다. 여기서 제2 마스크막 패턴(455)은 식각정지막 패턴(410)과의 미스얼라인(mis-align)을 최소화할 수 있도록 식각정지막 패턴(410)에 정렬(align) 작업을 한다. 다음에 제2 마스크막 패턴(455) 및 반도체층(415) 상에 잔류하고 있는 패드산화막 패턴(420)을 제거한다. Referring to FIG. 20, a
도 21을 참조하면, 리세스 트렌치(460) 내의 식각정지막 패턴(410)을 제거한다. 구체적으로, 반도체 기판(400)을 습식 식각 용액 내에 침수(dip) 시킨다. 습식 식각 용액은 식각정지막 패턴(410)을 PSG막 또는 BPSG막으로 형성하는 경우, 불산(HF) 용액 또는 BOE(Buffered oxidant etchant) 용액을 이용한다. PSG막 또는 BPSG막은 도 24에 도시한 바와 같이, 다른 산화계 물질, 예컨대 열산화막 또는 고밀도 플라즈마 공정을 이용한 산화막보다 불산 용액 또는 BOE 용액에서 식각 속도(etch rate)가 빠르다. 또한, 식각정지막 패턴(410)은 습식 식각 용액에 침수되는 시간을 최소화하는 두께, 예컨대 30Å 내지 300Å의 두께로 형성되어 있다. 이에 따라 소자분리막(450) 및 라이너막(445)이 습식 식각 용액에 의한 손실되는 것을 방지할 수 있다. 이러한 습식 식각 공정에 의해 식각정지막 패턴(410)이 제거되면서 반도체 기판(400) 상에 1000Å 내지 1500Å의 깊이를 갖는 리세스 트렌치(460)가 형성된다. 리세스 트렌치(460)는 식각정지막 패턴(410) 및 반도체 층(415)에 의해 위치 및 깊이를 미리 설정함으로써 웨이퍼 전체에 걸쳐 균일한 폭 및 깊이를 갖게 형성할 수 있다. 이에 따라 리세스 트렌치(460)의 깊이가 불균일한 경우 셀 문턱전압의 산포 불량을 근본적으로 방지할 수 있다. Referring to FIG. 21, the etch
도 22를 참조하면, 리세스 트렌치(460)가 형성된 반도체 기판(400) 위에 게이트 형성물질을 증착한다. 구체적으로, 리세스 트렌치(460)가 형성된 반도체 기판(400)에 세정을 수행하여 각 공정을 진행하면서 리세스 트렌치(460) 및 소자분리막(450) 상에 남아 있는 잔여물을 제거한다. 다음에 반도체 기판(400) 상에 게이트 절연막(465), 게이트 도전막(470), 금속막(475) 및 하드마스크막(480)을 포함하는 게이트 형성물질을 순차적으로 형성한다. Referring to FIG. 22, a gate forming material is deposited on the
도 23을 참조하면, 하드마스크막(480), 금속막(475), 게이트 도전막(470) 및 게이트 절연막(465)을 패터닝하여 게이트 스택(505)을 형성한다. 구체적으로, 하드마스크막(480) 위에 게이트 스택이 형성될 영역을 정의하는 레지스트막 패턴(미도시함)을 형성한다. 다음에 이 레지스트막 패턴을 식각 마스크로 하드마스크막(480)을 식각하여 하드마스크막 패턴(485)을 형성한다. 다음에 레지스트막 패턴은 애슁 공정을 이용하여 제거한다. 다음에 하드마스크막 패턴(485)을 식각마스크로 한 식각 공정으로 게이트 스택(505)을 형성한다. 여기서 게이트 스택(505)은 게이트 절연막 패턴(500), 게이트 도전막 패턴(495), 금속막 패턴(490) 및 하드마스크막 패턴(485)을 포함한다. Referring to FIG. 23, the
본 발명의 다른 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법은, 식각정지막 패턴을 이용하여 리세스 트렌치의 위치를 미리 설정한 다음, 하 드마스크막을 이용하여 리세스 트렌치의 깊이를 미리 지정함으로써 웨이퍼 전체에 걸쳐 균일한 폭 및 깊이를 갖는 게이트 스택을 형성할 수 있다. 이에 따라 리세스 트렌치의 폭 및 깊이가 불균일할 경우 문턱전압이 불균일하게 분포하는 현상을 방지할 수 있다. 또한, 식각정지막 패턴을 PSG막 또는 BPSG막으로 형성함으로써 소자분리막 및 라이너막의 손실을 방지할 수 있다. According to another exemplary embodiment of the present inventive concept, a method of manufacturing a semiconductor device having a recess gate may include setting a recess trench in advance using an etch stop layer pattern, and then using a hard mask layer to increase the depth of the recess trench. By specifying in advance, it is possible to form a gate stack having a uniform width and depth throughout the wafer. Accordingly, when the width and depth of the recess trench are non-uniform, it is possible to prevent the phenomenon that the threshold voltage is unevenly distributed. Also, by forming the etch stop film pattern as the PSG film or the BPSG film, it is possible to prevent loss of the device isolation film and the liner film.
도 1은 일반적인 평판형 채널을 갖는 트랜지스터를 나타내보인 도면이다.1 illustrates a transistor having a general planar channel.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.2 to 13 are views illustrating a method of forming a transistor of a semiconductor device according to an embodiment of the present invention.
도 14 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다. 14 to 23 are views illustrating a method of forming a transistor of a semiconductor device according to another embodiment of the present invention.
도 24는 산화계 박막의 식각율을 나타내보인 표이다. 24 is a table showing the etching rate of the oxidized thin film.
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KR20080087518A (en) * | 2007-03-27 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for fabricating recessed gate in semicondutor device |
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