KR100907013B1 - Semiconductor Integrated Circuit - Google Patents

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Abstract

본 발명의 반도체 집적 회로는 제1 칩 선택 신호에 따라 구동되는 제1 메모리 뱅크 그룹; 제어 신호에 따라 제1 칩 선택 신호 또는 제2 칩 선택 신호 중 하나의 신호를 출력하는 선택부; 및 선택부의 출력에 따라 구동되는 제2 메모리 뱅크 그룹을 포함하고, 상기 제1 메모리 뱅크 그룹 및 제2 메모리 뱅크 그룹은 하나의 패키지 내에 구비됨을 특징으로 한다.A semiconductor integrated circuit of the present invention includes a first memory bank group driven according to a first chip select signal; A selector configured to output one of a first chip select signal and a second chip select signal according to a control signal; And a second memory bank group driven according to an output of the selector, wherein the first memory bank group and the second memory bank group are provided in one package.

메모리 보드(board), 싱글 모드, 듀얼 모드 Memory board, single mode, dual mode

Description

반도체 집적 회로{Semiconductor Integrated Circuit}Semiconductor Integrated Circuits

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 메모리 밀도(Density)를 선택적으로 조절할 수 있는 반도체 집적 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a semiconductor integrated circuit capable of selectively adjusting memory density.

도 1은 종래 기술에 따른 반도체 집적 회로의 뱅크 구조를 나타낸 블록도이다.1 is a block diagram illustrating a bank structure of a semiconductor integrated circuit according to the related art.

도 1에 도시한 반도체 집적 회로는 하나의 패키지화된 칩 내에 4개의 쿼터(quarter)를 포함한다. 상기 쿼터는 16개의 뱅크를 포함한다. 상기 뱅크는 메모리 셀들과 상기 메모리 셀에 데이터를 입출력 및 저장하기 위한 회로들이 포함된다. 도 1에 도시한 반도체 집적 회로는 1Gb의 메모리 용량을 갖고 있으며, 칩 선택 신호가 인에이이블되고, 리드, 라이트, 액티브 등의 명령에 따라, 해당 메모리 셀에 데이터를 입출력과 같은 동작이 수행된다. The semiconductor integrated circuit shown in FIG. 1 includes four quarters in one packaged chip. The quota includes 16 banks. The bank includes memory cells and circuits for inputting and storing data in the memory cell. The semiconductor integrated circuit shown in FIG. 1 has a memory capacity of 1 Gb, the chip select signal is enabled, and operations such as input and output of data are performed in the corresponding memory cells according to commands such as read, write, and active. .

밀도(density)가 높은 그래픽 메모리와 같은 반도체 집적 회로는 메모리 보드(board)에 한번 장착되면, 전체 메모리 보드에 메모리 밀도는 고정이 된다. 그러나, 메모리 용량을 증가시키거나 감소시키려면 그 변경할 방법이 없으므로 보드를 다시 설계해야 한다. 따라서, 비용 및 시간을 투자해서 메모리 용량을 업그레이드 하거나, 메모리 용량을 감소시킨다.When a semiconductor integrated circuit such as a high density graphics memory is mounted on a memory board, the memory density is fixed to the entire memory board. However, there is no way to change the memory capacity to increase or decrease it, so the board must be redesigned. Therefore, the cost and time are invested in upgrading memory capacity or reducing memory capacity.

그러나 시장 상황에 따라 메모리 용량이 큰 디바이스가 요구될 때도 있고, 메모리 용량이 작은 디바이스가 요구될 때도 있으며, 중앙 처리 장치(CPU) 또는 그래픽 처리 장치(GPU)의 요청에 따라 선택적으로 메모리 용량을 적용할 필요가 있다.However, depending on market conditions, a device with a large memory capacity may be required, a device with a small memory capacity may be required, and the memory capacity may be selectively applied at the request of the central processing unit (CPU) or the graphics processing unit (GPU). Needs to be.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 메모리 보드에 장착된 메모리를 효율적으로 활용하고, 메모리 밀도를 선택적으로 조절할 수 있는 반도체 집적 회로를 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor integrated circuit capable of efficiently utilizing a memory mounted on a memory board and selectively adjusting a memory density.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 집적 회로는 제1 칩 선택 신호에 따라 구동되는 제1 메모리 뱅크 그룹; 제어 신호에 따라 상기 제1 칩 선택 신호 또는 제2 칩 선택 신호 중 하나의 신호를 출력하는 선택부; 및 상기 선택부의 출력에 따라 구동되는 제2 메모리 뱅크 그룹을 포함하고, 상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹은 하나의 패키지 내에 구비됨을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor integrated circuit including: a first memory bank group driven according to a first chip select signal; A selector configured to output one of the first chip select signal and the second chip select signal according to a control signal; And a second memory bank group driven according to an output of the selector, wherein the first memory bank group and the second memory bank group are provided in one package.

본 발명에 따른 반도체 집적 회로는 메모리 밀도를 선택적으로 조절할 수 있으므로 시장 상황 및 가격 경쟁력에 따라 선택적으로 메모리 용량을 제시할 수 있고, 칩과 칩간의 인터페이스의 특성을 개선할 수 있다.Since the semiconductor integrated circuit according to the present invention can selectively adjust the memory density, it is possible to selectively present the memory capacity according to the market situation and the price competitiveness, and improve the characteristics of the chip-to-chip interface.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 따른 반도체 집적 회로의 블록도이다.2 is a block diagram of a semiconductor integrated circuit in accordance with the present invention.

도 2에 도시된 반도체 집적 회로는 선택부(100), 제1 메모리 뱅크 그룹(300) 및 제2 메모리 뱅크 그룹(400)을 포함한다.The semiconductor integrated circuit illustrated in FIG. 2 includes a selector 100, a first memory bank group 300, and a second memory bank group 400.

상기 선택부(100)는 제어 신호(MRS)에 따라 상기 제1 칩 선택 신호(CS0) 또는 상기 제2 칩 선택 신호(CS1) 중 하나의 신호를 출력한다. 상기 제어 신호(MRS)는 모드 레지스터 셋팅(Mode Register Setting)에 의한 신호가 될 수 있다. The selector 100 outputs one of the first chip select signal CS0 and the second chip select signal CS1 according to the control signal MRS. The control signal MRS may be a signal by mode register setting.

상기 선택부(100)는 상기 제어 신호(MRS)에 의해 제어되어 상기 제1 칩 선택 신호(CS0) 또는 상기 제2 칩 선택 신호(CS1) 중 하나를 선택하여 전송하는 회로로 구현할 수 있다. 예를 들면, 상기 선택부(100)는 패스 게이트를 사용하거나 복수의 낸드 게이트의 조합으로도 구현할 수 있다. 예를 들면, 도시하지 않았지만, 상기 선택부(100)는 각각의 신호가 패스 게이트에 입력되고, 상기 제어 신호(MRS)에 따라 두 개의 패스 게이트 중 하나의 패스 게이트에 입력된 신호가 전송되는 회로로 구현할 수 있다. The selector 100 may be controlled by the control signal MRS and implemented as a circuit for selecting and transmitting one of the first chip select signal CS0 and the second chip select signal CS1. For example, the selector 100 may be implemented using a pass gate or a combination of a plurality of NAND gates. For example, although not shown, the selector 100 may include a circuit in which each signal is input to a pass gate and a signal input to one pass gate of two pass gates is transmitted according to the control signal MRS. Can be implemented as:

상기 제1 칩 선택 신호(CS0) 및 상기 제2 칩 선택 신호(CS1)는 칩을 인에이블시키는 신호이며, 명령 신호(RAS(Row Address Strobe),CAS(Column Address Strobe),WE(Write Enable))와 함께 입력되어, 상기 칩 선택 신호가 인에이블되면 칩이 구동되고, 디스에이블되면 칩이 구동되지 않는다.The first chip select signal CS0 and the second chip select signal CS1 are signals that enable the chip, and include a command signal (RAS) (Column Address Strobe), CAS (Column Address Strobe), and WE (Write Enable). The chip is driven when the chip select signal is enabled, and the chip is not driven when disabled.

도 2에 도시된 반도체 집적 회로는 상기 제어 신호(MRS)에 따라 듀얼 모드 또는 싱글 모드로 동작한다. The semiconductor integrated circuit shown in FIG. 2 operates in a dual mode or a single mode according to the control signal MRS.

듀얼 모드란 하나의 패키지 내의 반도체 집적 회로에 포함된 메모리(500)를 두개의 메모리 뱅크 그룹(상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400))으로 구분하여 제1 메모리 뱅크 그룹(300)은 상기 제1 칩 선택 신호(CS0)에 따라 구동시키고, 상기 제2 메모리 뱅크 그룹(400)은 상기 제2 칩 선택 신호(CS1)에 따라 구동시키는 동작 모드이다. 종래 기술에 따르면, 두 개의 패키지화된 칩마다 하나씩의 칩 선택 신호가 입력되고, 각각의 칩은 각각의 칩 선택 신호에 따라 구동된다. 본 발명은 하나의 패키지화된 칩 내에 독립적인 두개의 칩을 구비한것처럼 구성하여, 상기 듀얼 모드인 경우, 상기 제1 칩 선택 신호(CS0) 및 상기 제2 칩 선택 신호(CS1)에 따라 각각의 칩을 구동시킨다. 즉, 듀얼 모드란 하나의 패키지화된 반도체 집적 회로를 두개의 칩 선택 신호에 의해 구동시키는 것이다.The dual mode divides the memory 500 included in the semiconductor integrated circuit in one package into two memory bank groups (the first memory bank group 300 and the second memory bank group 400). The bank group 300 is driven according to the first chip select signal CS0, and the second memory bank group 400 is driven according to the second chip select signal CS1. According to the prior art, one chip select signal is input for every two packaged chips, and each chip is driven according to each chip select signal. The present invention is configured as if two independent chips are included in one packaged chip, and in the dual mode, each of the chips according to the first chip select signal CS0 and the second chip select signal CS1 may be configured. Drive the chip. In other words, the dual mode is to drive one packaged semiconductor integrated circuit by two chip select signals.

또한, 싱글 모드란 하나의 패키지 내의 반도체 집적 회로를 두개의 메모리 뱅크 그룹으로 구분하였으나, 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400) 모두 상기 제1 칩 선택 신호(CS0)에 따라 구동시키는 동작 모드이다. 즉, 싱글 모드는 하나의 패키화된 칩은 하나의 칩 선택 신호에 따라 구동시키는 것이다. In addition, the single mode divides the semiconductor integrated circuit in one package into two memory bank groups, but both the first memory bank group 300 and the second memory bank group 400 have the first chip select signal CS0. Operation mode. That is, in the single mode, one packaged chip is driven according to one chip select signal.

본 발명은 상기 제어 신호(MRS)에 따라 싱글 모드 또는 듀얼 모드를 선택적으로 적용할 수 있다.The present invention may selectively apply a single mode or a dual mode according to the control signal (MRS).

상기 제1 메모리 뱅크 그룹(300)은 제1 칩 선택 신호(CS0)에 따라 구동한다. 상기 제1 칩 선택 신호(CS0)가 인에이블되면, 리드, 라이트 및 액티브와 같은 명령에 따라 상기 제1 메모리 뱅크 그룹(300)이 구동된다. 상기 제1 메모리 뱅크 그룹(300)은 복수의 뱅크를 포함한다.The first memory bank group 300 is driven according to the first chip select signal CS0. When the first chip select signal CS0 is enabled, the first memory bank group 300 is driven according to commands such as read, write, and active. The first memory bank group 300 includes a plurality of banks.

상기 제2 메모리 뱅크 그룹(400)은 상기 선택부(100)의 출력에 따라 구동한다. 상기 제2 메모리 뱅크 그룹(400)은 상기 선택부(100)의 출력이 인에이블되면, 리드, 라이트 및 액티브와 같은 명령에 따라 구동된다. 상기 제2 메모리 뱅크 그룹(400)은 복수의 뱅크를 포함한다. 상기 제2 메모리 뱅크 그룹(400)은 상기 칩 선택 신호로서 상기 선택부(100)의 출력을 입력받는다. The second memory bank group 400 is driven according to the output of the selector 100. When the output of the selector 100 is enabled, the second memory bank group 400 is driven according to commands such as read, write, and active. The second memory bank group 400 includes a plurality of banks. The second memory bank group 400 receives the output of the selector 100 as the chip select signal.

또한, 본 발명은 선택 전송부(200)를 추가로 포함할 수 있다. 상기 선택 전송부(200)는 상기 제어 신호(MRS)에 따라 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송 또는 차단한다. 상기 제어 신호(MRS)가 디스에이블되면, 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송하고, 상기 제어 신호(MRS)가 인에이블되면, 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송되는 것을 차단한다. 즉, 듀얼 모드에서는 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송되는 것을 차단하고, 싱글 모드에서는 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송시킨다.In addition, the present invention may further include a selection transmitter 200. The selection transmitter 200 transmits or blocks the first address signal RAS12 to the first memory bank group 300 and the second memory bank group 400 according to the control signal MRS. When the control signal MRS is disabled, the first address signal RAS12 is transmitted to the first memory bank group 300 and the second memory bank group 400, and the control signal MRS is When enabled, the first address signal RAS12 is blocked from being transmitted to the first memory bank group 300 and the second memory bank group 400. That is, in the dual mode, the first address signal RAS12 is blocked from being transmitted to the first memory bank group 300 and the second memory bank group 400. In the single mode, the first address signal RAS12 is blocked. ) Is transferred to the first memory bank group 300 and the second memory bank group 400.

도 2에 도시된 반도체 집적 회로의 동작을 설명하면 다음과 같다.The operation of the semiconductor integrated circuit illustrated in FIG. 2 will be described below.

예를 들면, 듀얼 모드로 구동하려면, 상기 제어 신호(MRS)가 인에이블된다. 따라서, 상기 선택부(100)는 상기 제1 칩 선택 신호(CS0) 및 상기 제2 칩 선택 신호(CS1) 중 상기 제2 칩 선택 신호(CS1)를 출력한다. 따라서, 상기 제2 메모리 뱅크 그룹(400)은 상기 제2 칩 선택 신호(CS1)에 따라 구동되고, 상기 제1 메모리 뱅크 그룹(300)은 상기 제1 칩 선택 신호(CS0)에 따라 구동된다. 또한, 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)은 각각의 뱅크 어드레스(BA<0:2>))에 따라 해당 뱅크 내의 데이터를 입출력한다. 상기 선택 전송부(200)는 상기 제어 신호(MRS)가 인에이블되므로 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송되는 것을 차단하고, 각각의 뱅크 어드레스(BA<0:2>))에 따라 구동된다.For example, to drive in the dual mode, the control signal MRS is enabled. Therefore, the selector 100 outputs the second chip select signal CS1 among the first chip select signal CS0 and the second chip select signal CS1. Therefore, the second memory bank group 400 is driven according to the second chip select signal CS1, and the first memory bank group 300 is driven according to the first chip select signal CS0. In addition, the first memory bank group 300 and the second memory bank group 400 input and output data in a corresponding bank according to respective bank addresses BA <0: 2>. Since the control signal MRS is enabled, the selection transmitter 200 transmits the first address signal RAS12 to the first memory bank group 300 and the second memory bank group 400. Blocks and is driven according to each bank address BA <0: 2>.

또한, 싱글 모드로 구동하려면, 상기 제어 신호(MRS)는 디스에이블된다. 따라서, 상기 선택부(100)는 상기 제1 칩 선택 신호(CS0) 및 상기 제2 칩 선택 신호(CS1) 중 상기 제1 칩 선택 신호(CS0)를 출력한다. 따라서, 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)은 모두 상기 제1 칩 선택 신호(CS0)에 따라 구동된다.In addition, to drive in the single mode, the control signal MRS is disabled. Therefore, the selector 100 outputs the first chip select signal CS0 among the first chip select signal CS0 and the second chip select signal CS1. Thus, both the first memory bank group 300 and the second memory bank group 400 are driven according to the first chip select signal CS0.

상기 제어 신호(MRS)가 디스에이블되므로 상기 선택 전송부(200)는 상기 제1 어드레스 신호(RAS12)를 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400)에 전송한다. 예를 들면, 상기 제1 어드레스 신호(RAS12)는 상기 뱅크 어드레스(BA<0:2>))의 최상위 어드레스로 적용되어, 상기 제1 어드레스 신호(RAS12)에 따라 상기 제1 메모리 뱅크 그룹(300) 또는 상기 제2 메모리 뱅크 그룹(400)이 선택된다. 따라서, 상기 제1 어드레스 신호(RAS12)에 따라 상기 제1 메모리 뱅크 그룹(300)과 상기 제2 메모리 뱅크 그룹(400)의 어드레스가 구분되고, 상기 뱅크 어드레스(BA<0:2>))에 따라 상기 제1 메모리 뱅크 그룹(300) 및 상기 제2 메모리 뱅크 그룹(400) 내의 뱅크들의 주소가 구분되어 동작된다.Since the control signal MRS is disabled, the selection transmitter 200 transmits the first address signal RAS12 to the first memory bank group 300 and the second memory bank group 400. For example, the first address signal RAS12 is applied as the highest address of the bank address BA <0: 2>, and the first memory bank group 300 according to the first address signal RAS12. ) Or the second memory bank group 400 is selected. Accordingly, the addresses of the first memory bank group 300 and the second memory bank group 400 are divided according to the first address signal RAS12, and the bank addresses BA <0: 2> are distinguished from each other. Accordingly, the addresses of the banks in the first memory bank group 300 and the second memory bank group 400 are divided and operated.

도 3은 본 발명에 따른 반도체 집적 회로의 듀얼 모드에서의 뱅크 구조를 나타낸 블록도이다.3 is a block diagram illustrating a bank structure in a dual mode of a semiconductor integrated circuit according to the present invention.

예를 들면, 상기 제어 신호(MRS)가 하이 레벨일 때이며, 상기 선택부(100)는 상기 제2 칩 선택 신호(CS1)를 출력한다. 따라서, 도 3에 도시한 바와 같이, 상기 반도체 집적 회로 내, 상기 제1 칩 선택 신호(CS0)를 입력받는 메모리 뱅크 그룹(상기 제1 메모리 뱅크 그룹에 해당됨)과 상기 제2 칩 선택 신호(CS1)를 입력받는 메모리 뱅크 그룹(상기 제2 메모리 뱅크 그룹에 해당됨)이 존재한다. 따라서, 듀얼 모드에서, 상기 제1 메모리 뱅크 그룹은 상기 제1 칩 선택 신호(CS0)에 따라 구동되며, 상기 제2 메모리 뱅크 그룹은 상기 제2 칩 선택 신호(CS1)에 따라 구동된다.For example, when the control signal MRS is at a high level, the selector 100 outputs the second chip select signal CS1. Accordingly, as shown in FIG. 3, a memory bank group (corresponding to the first memory bank group) and the second chip select signal CS1 that receive the first chip select signal CS0 in the semiconductor integrated circuit. ) Is a memory bank group (corresponding to the second memory bank group). Therefore, in the dual mode, the first memory bank group is driven according to the first chip select signal CS0, and the second memory bank group is driven according to the second chip select signal CS1.

도 4는 본 발명에 따른 반도체 집적 회로의 싱글 모드에서의 뱅크 구조를 나타낸 블록도이다.4 is a block diagram showing a bank structure in a single mode of a semiconductor integrated circuit according to the present invention.

예를 들면, 상기 제어 신호(MRS)가 로우 레벨일 때이며, 상기 선택부(100)는 상기 제1 칩 선택 신호(CS0)를 출력한다. 따라서, 도 4에 도시한 바와 같이, 상기 반도체 집적 회로 내, 모든 메모리 뱅크 그룹(상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹에 해당됨)이 상기 제1 칩 선택 신호(CS0)를 입력받고, 상기 제1 칩 선택 신호(CS0)에 따라 모든 메모리 뱅크 그룹이 구동된다.For example, when the control signal MRS is at a low level, the selector 100 outputs the first chip select signal CS0. Therefore, as shown in FIG. 4, all memory bank groups (corresponding to the first memory bank group and the second memory bank group) in the semiconductor integrated circuit receive the first chip select signal CS0. All memory bank groups are driven according to the first chip select signal CS0.

본 발명에서 설명한 실시예는 싱글 모드 및 듀얼 모드인 경우를 예시로 설명하였지만, 본 발명은 하나의 패키지화된 집적 회로를 3개 이상의 칩 선택 신호에 의해 구동시키거나 하나의 칩 선택 신호에 의해 구동시키는 등 보다 다양한 제품으로 변경시킬 수 있다.Although the embodiment described in the present invention has been described as an example of the single mode and the dual mode, the present invention is to drive one packaged integrated circuit by three or more chip select signals or by one chip select signal. It can be changed to more various products.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적 인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래 기술에 따른 뱅크 구조를 나타낸 블록도, 1 is a block diagram showing a bank structure according to the prior art;

도 2는 본 발명에 따른 반도체 집적 회로의 블록도,2 is a block diagram of a semiconductor integrated circuit according to the present invention;

도 3은 본 발명에 따른 반도체 집적 회로의 듀얼 모드에서의 뱅크 구조를 나타낸 블록도,3 is a block diagram showing a bank structure in a dual mode of a semiconductor integrated circuit according to the present invention;

도 4는 본 발명에 따른 반도체 집적 회로의 싱글 모드에서의 뱅크 구조를 나타낸 블록도이다.4 is a block diagram showing a bank structure in a single mode of a semiconductor integrated circuit according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 선택부 200 : 선택 전송부100: selection unit 200: selection transmission unit

300 : 제1 메모리 뱅크 그룹 400 : 제2 메모리 뱅크 그룹300: first memory bank group 400: second memory bank group

500 : 메모리500: memory

Claims (7)

제1 칩 선택 신호에 따라 구동되는 제1 메모리 뱅크 그룹;A first memory bank group driven according to a first chip select signal; 제어 신호에 따라 상기 제1 칩 선택 신호 또는 제2 칩 선택 신호 중 하나의 신호를 출력하는 선택부; 및A selector configured to output one of the first chip select signal and the second chip select signal according to a control signal; And 상기 선택부의 출력에 따라 구동되는 제2 메모리 뱅크 그룹을 포함하고, 상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹은 하나의 패키지 내에 구비되는 반도체 집적 회로.And a second memory bank group driven according to an output of the selector, wherein the first memory bank group and the second memory bank group are provided in one package. 제 1 항에 있어서,The method of claim 1, 상기 제어 신호에 따라 제1 어드레스 신호를 상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹에 전송 또는 차단하는 선택 전송부를 추가로 포함하는 반도체 집적 회로.And a selection transfer unit configured to transfer or block a first address signal to the first memory bank group and the second memory bank group according to the control signal. 제 2 항에 있어서,The method of claim 2, 상기 제1 어드레스 신호는 뱅크 어드레스인 것을 특징으로 하는 반도체 집적 회로.And the first address signal is a bank address. 제 1 항에 있어서,The method of claim 1, 상기 제어 신호가 인에이블되면 상기 선택부는 상기 제2 칩 선택 신호를 출력하고,If the control signal is enabled, the selector outputs the second chip select signal, 상기 제어 신호가 디스에이블되면 상기 선택부는 상기 제1 칩 선택 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로.And the selector outputs the first chip select signal when the control signal is disabled. 제 4 항에 있어서,The method of claim 4, wherein 상기 제어 신호에 따라 제1 어드레스 신호를 상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹에 전송 또는 차단하는 선택 전송부를 추가로 포함하는 반도체 집적 회로.And a selection transfer unit configured to transfer or block a first address signal to the first memory bank group and the second memory bank group according to the control signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 제어 신호가 디스에이블되면 상기 선택 전송부는 상기 제1 어드레스 신호를 상기 제1 메모리 뱅크 그룹 및 상기 제2 메모리 뱅크 그룹에 전송하는 것을 특징으로 하는 반도체 집적 회로.And when the control signal is disabled, the select transfer unit transmits the first address signal to the first memory bank group and the second memory bank group. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 제어 신호는 모드 레지스터 셋팅 신호인 것을 특징으로 하는 반도체 집적 회로. And the control signal is a mode register setting signal.
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