KR100897878B1 - Power up circuit in semiconductor device - Google Patents

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KR100897878B1 KR1020080002056A KR20080002056A KR100897878B1 KR 100897878 B1 KR100897878 B1 KR 100897878B1 KR 1020080002056 A KR1020080002056 A KR 1020080002056A KR 20080002056 A KR20080002056 A KR 20080002056A KR 100897878 B1 KR100897878 B1 KR 100897878B1
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김흥동
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(주)이엠엘에스아이
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Abstract

반도체 디바이스의 파워업 회로가 게시된다. 본 발명의 파워업 신호 발생회로는 엔모스 트랜지스터 디바이스 및 제1 부하소자를 포함하여, 감지신호를 발생하는 레벨 감지부로서, 상기 엔모스 트랜지스터는 감지신호와 접지전압 사이에 형성되고, 상기 외부전원전압의 상승에 응답하여 상기 감지신호를 풀다운하도록 구동되며, 상기 제1 부하소자는 상기 감지신호와 외부전원전압 사이에 형성되는 상기 레벨 감지부; 피모스 트랜지스터 및 제2 부하소자를 포함하여, 예비업 신호를 발생하는 파워업 발생부로서, 상기 피모스 트랜지스터는 상기 예비업 신호와 상기 외부전원전압 사이에 형성되며, 상기 감지신호의 풀다운에 응답하여 상기 파워업 신호를 풀업하도록 구동되며, 상기 제2 부하소자는 상기 예비업 신호와 상기 접지전압 사이에 형성되는 상기 파워업 발생부; 및 상기 예비업 신호를 버퍼링하여 상기 파워업 신호를 발생하는 버퍼부를 구비한다. 본 발명의 파워업 신호 발생회로에서는, 파워업 신호(PWRUP1)가 파워업 초기에 "H"로 활성화되는 오동작을 발생할 가능성이 현저히 감소된다.A power-up circuit of a semiconductor device is published. The power-up signal generating circuit of the present invention includes a level sensing unit for generating a sensing signal, including an emmos transistor device and a first load device, wherein the emmos transistor is formed between a sensing signal and a ground voltage, Wherein the first load element is formed between the sensing signal and the external power supply voltage, the level sensing unit being configured to pull down the sensing signal in response to an increase in voltage; A PMOS transistor including a PMOS transistor and a second load element for generating a preliminary up signal, the PMOS transistor being formed between the preliminary up signal and the external supply voltage, and responsive to the pull- And the second load element is formed between the spare up signal and the ground voltage; And a buffer unit for buffering the spare up signal to generate the power up signal. In the power-up signal generating circuit of the present invention, the possibility of causing a malfunction in which the power-up signal PWRUP1 is activated to "H"

파워업, 오동작, 반도체, 디바이스  Power-up, malfunction, semiconductor, device

Description

반도체 디바이스의 파워업 회로{POWER UP CIRCUIT IN SEMICONDUCTOR DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a power-

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS For a more complete understanding of the drawings used in the detailed description of the present invention, a brief description of each drawing is provided.

도 1은 종래기술의 파워업 신호 발생회로를 나타내는 도면이다.1 is a diagram showing a conventional power-up signal generating circuit.

도 2는 종래기술의 문제점을 설명하기 위한 도면이다.2 is a view for explaining a problem of the prior art.

도 3은 본 발명의 일실시예에 따른 반도체 디바이스의 파워업 신호 발생회로를 나타내는 도면이다.3 is a circuit diagram of a power-up signal generating circuit of a semiconductor device according to an embodiment of the present invention.

도 4는 도 3의 파워업 발생회로의 동작을 설명하기 위한 도면이다.Fig. 4 is a diagram for explaining the operation of the power-up generating circuit of Fig. 3. Fig.

도 5 및 도 6은 도 3의 파워업 신호 발생회로에 대하여, 열악한 상태에서의 파워업을 시뮬레이션한 결과를 나타내는 도면들이다.FIGS. 5 and 6 are diagrams showing results of simulating the power-up signal generating circuit of FIG. 3 in a poor state.

도 7은 본 발명의 다른 일실시예에 따른 반도체 디바이스의 파워업 신호 발생회로를 나타내는 도면이다.7 is a diagram illustrating a power-up signal generating circuit of a semiconductor device according to another embodiment of the present invention.

본 발명은 반도체 디바이스에 관한 것으로, 특히 반도체 디바이스의 파워업 신호 발생회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a power-up signal generating circuit of a semiconductor device.

반도체 디바이스에는 다양한 형태의 로직(Logic) 회로들이 존재한다. 그리고, 이러한 로직 회로들은, 안정한 동작을 위하여 외부전원전압이 기준전압 이상으로 상승된 후에, 반도체 디바이스의 내부동작을 구동하는 것이 요구된다. -본 명세서에서, 상기 '기준전압'은 설계자의 의도에 의하여 설정되는 전압레벨로서, 반도체 디바이스의 내부회로들이 안정적으로 동작할 수 있는 외부전원전압의 레벨을 의미한다.- 예를 들어, 기준전압 이하의 외부전원전압에서 내부전원전압이 상승하게 되는 경우에는, 래치업(Latch-Up)과 같은 문제가 발생될 수 있다. 이 경우, 반도체 디바이스의 오동작이 유발되며, 신뢰성이 현저히 저하하게 된다. There are various types of logic circuits in semiconductor devices. These logic circuits are required to drive the internal operation of the semiconductor device after the external supply voltage rises above the reference voltage for stable operation. In this specification, the 'reference voltage' means a voltage level set by the designer's intention, which means the level of the external power supply voltage at which the internal circuits of the semiconductor device can operate stably. For example, If the internal supply voltage rises at the external power supply voltage below, problems such as latch-up may occur. In this case, malfunction of the semiconductor device is caused, and the reliability is significantly lowered.

이러한 이유로 반도체 디바이스는, 인가되는 외부전원전압(VDD)이 기준전압 이상으로 레벨로 상승됨을 나타내는 파워업(POWER-UP)신호를 발생하는 파워업 신호 발생회로를 내장하는 것이 일반적이다.For this reason, the semiconductor device generally incorporates a power-up signal generating circuit that generates a power-up signal indicating that the applied external power supply voltage VDD rises to a level higher than the reference voltage.

도 1은 종래기술의 파워업 신호 발생회로를 나타내는 도면이다. 도 1의 파워업 신호 발생회로는 크게 레벨 감지부(10), 제어신호 발생부(30), 파워업 발생부(50) 및 버퍼부(70)로 구성된다.1 is a diagram showing a conventional power-up signal generating circuit. The power-up signal generating circuit of FIG. 1 mainly includes a level sensing unit 10, a control signal generating unit 30, a power-up generating unit 50, and a buffer unit 70.

상기 레벨 감지부(10)는 피모스 트랜지스터(11)과 저항(R1)로 구성되며, 외부전원전압(VDD)의 상승을 감지하여 감지신호(VDET)를 출력한다. 그리고, 상기 제어신호 발생부(30)는 저항(R2)과 엔모스 트랜지스터(31)로 구성되며, 상기 파워업 발생부(50)의 동작을 제어하는 제어신호(VCON)을 발생한다. 상기 파워업 발생 부(50)는 저항(R3)과 엔모스 트랜지스터(51)로 구성되며, 상기 외부전원전압(VDD)이 소정의 기준전압 이상으로 상승함을 나타내기 위한 예비업 신호(VPRE)를 발생한다. 상기 버퍼부(70)는 상기 예비업 신호(VPRE)를 버퍼링하여, 파워업 신호(PWRUP)를 생성한다.The level sensing unit 10 includes a PMOS transistor 11 and a resistor R1 and senses an increase of the external power supply voltage VDD to output a sensing signal VDET. The control signal generating unit 30 includes a resistor R2 and an NMOS transistor 31 and generates a control signal VCON for controlling the operation of the power-up generating unit 50. [ The power-up generating unit 50 includes a resistor R3 and an NMOS transistor 51. The power-up generating unit 50 generates a spare up signal VPRE for indicating that the external supply voltage VDD rises above a predetermined reference voltage, . The buffer unit 70 buffers the spare up signal VPRE to generate a power-up signal PWRUP.

이때, 상기 외부전원전압(VDD)이 상승함에 따라, 상기 감지신호(VDET)의 전압레벨이 상승하게 된다. 그리고, 전압레벨이 상승된 상기 감지신호(VDET)는 상기 제어신호 발생부(30)의 엔모스 트랜지스터(31)를 턴온시킨다. 이에 따라, 접지전압(VSS)으로 제어되는 제어신호(VCON)는 상기 파워업 발생부(50)의 엔모스 트랜지스터(51)를 턴오프시키게 된다. 그 결과, 상기 예비업 신호(VPRE)는 상기 외부전원전압(VDD) 쪽으로 상승하게 되며, 상기 파워업 신호(PWRUP)는 활성화된다.At this time, as the external power supply voltage VDD rises, the voltage level of the sense signal VDET rises. The sensing signal VDET whose voltage level has been raised causes the NMOS transistor 31 of the control signal generator 30 to be turned on. Accordingly, the control signal VCON controlled by the ground voltage VSS turns off the NMOS transistor 51 of the power-up generating unit 50. [ As a result, the spare up signal VPRE rises toward the external power supply voltage VDD, and the power up signal PWRUP is activated.

그런데, 도 1의 파워업 신호 발생회로에서, 상기 예비업 신호(VPRE)가 저항(R3)을 통하여 외부전원전압(VDD)과 연결된다. 그러므로, 상기 파워업 발생부(50)에서 발생되는 상기 예비업 신호(VPRE)는 상기 외부전원전압(VDD)이 상승하기 시작하는 파워업 초기에, 상기 외부전원전압(VDD)을 따라 상승하게 된다. 따라서, 상기 엔모스 트랜지스터(51)의 문턱전압이 공정조건에 따라 높아지는 경우, 도 2에 도시되는 바와 같이, 파워업 초기에 상기 파워업 신호(PWRUP)가 "H"로 활성화되는 문제점이 발생된다.In the power-up signal generating circuit of Fig. 1, the spare up signal VPRE is connected to the external power supply voltage VDD through the resistor R3. Therefore, the pre-up signal VPRE generated by the power-up generating unit 50 rises along the external power-supply voltage VDD at the initial stage of power-up at which the external power-supply voltage VDD begins to rise . Therefore, when the threshold voltage of the NMOS transistor 51 rises according to process conditions, there occurs a problem that the power-up signal PWRUP is activated to "H" at the beginning of power-up .

따라서, 본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 파워업 초기에 파워업 신호가 비정상적으로 활성화될 가능성을 저감시키는 반도체 디바이스의 파워업 신호 발생회로를 제공하는 데 있다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a power-up signal generating circuit for a semiconductor device which reduces the possibility of abnormally activating a power-up signal at the initial stage of power-up.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 외부전원전압을 인가받아 파워업 신호를 발생하는 파워업 신호 발생회로에 관한 것이다. 본 발명의 파워업 신호 발생회로는 엔모스 트랜지스터 디바이스 및 제1 부하소자를 포함하여, 감지신호를 발생하는 레벨 감지부로서, 상기 엔모스 트랜지스터는 감지신호와 접지전압 사이에 형성되고, 상기 외부전원전압의 상승에 응답하여 상기 감지신호를 풀다운하도록 구동되며, 상기 제1 부하소자는 상기 감지신호와 외부전원전압 사이에 형성되는 상기 레벨 감지부; 피모스 트랜지스터 및 제2 부하소자를 포함하여, 예비업 신호를 발생하는 파워업 발생부로서, 상기 피모스 트랜지스터는 상기 예비업 신호와 상기 외부전원전압 사이에 형성되며, 상기 감지신호의 풀다운에 응답하여 상기 파워업 신호를 풀업하도록 구동되며, 상기 제2 부하소자는 상기 예비업 신호와 상기 접지전압 사이에 형성되는 상기 파워업 발생부; 및 상기 예비업 신호를 버퍼링하여 상기 파워업 신호를 발생하는 버퍼부를 구비한다.According to an aspect of the present invention, there is provided a power-up signal generating circuit for generating a power-up signal by receiving an external power supply voltage. The power-up signal generating circuit of the present invention includes a level sensing unit for generating a sensing signal, including an emmos transistor device and a first load device, wherein the emmos transistor is formed between a sensing signal and a ground voltage, Wherein the first load element is formed between the sensing signal and the external power supply voltage, the level sensing unit being configured to pull down the sensing signal in response to an increase in voltage; A PMOS transistor including a PMOS transistor and a second load element for generating a preliminary up signal, the PMOS transistor being formed between the preliminary up signal and the external supply voltage, and responsive to the pull- And the second load element is formed between the spare up signal and the ground voltage; And a buffer unit for buffering the spare up signal to generate the power up signal.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리 고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are denoted by the same reference numerals whenever possible. The detailed description of well-known functions and constructions which are considered to be unnecessarily obscuring the gist of the present invention is omitted.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따른 반도체 디바이스의 파워업 신호 발생회로를 나타내는 도면이다. 도 3의 파워업 신호 발생회로는 레벨 감지부(110), 파워업 발생부(130) 및 버퍼부(150)를 구비한다.3 is a circuit diagram of a power-up signal generating circuit of a semiconductor device according to an embodiment of the present invention. 3 includes a level sensing unit 110, a power-up generating unit 130, and a buffer unit 150. The power-

상기 레벨 감지부(110)는 외부전원전압(VDD)을 인가받는다. 그리고, 상기 레벨 감지부(110)는 엔모스 트랜지스터(111) 및 제1 부하소자(R11)를 포함하여, 감지신호(VDET1)를 발생한다.The level sensing unit 110 receives the external power supply voltage VDD. The level sensing unit 110 includes an emmos transistor 111 and a first load device R11 to generate a sensing signal VDET1.

구체적으로, 상기 엔모스 트랜지스터(111)는 상기 감지신호(VDET1)와 상기 접지전압(VSS) 사이에 형성되며, 상기 외부전원전압(VDD)의 상승에 응답하여 상기 감지신호(VDET1)를 풀다운시킨다. 도 3의 실시예에서, 상기 레벨 감지부(110)의 엔모스 트랜지스터(111)는 상기 외부전원전압(VDD)에 의하여 게이팅된다. Specifically, the NMOS transistor 111 is formed between the sense signal VDET1 and the ground voltage VSS, and pulls down the sense signal VDET1 in response to the rise of the external supply voltage VDD . In the embodiment of FIG. 3, the NMOS transistor 111 of the level sensing unit 110 is gated by the external power supply voltage VDD.

상기 제1 부하소자(R11)는 상기 감지신호(VDET1)와 상기 외부전원전압(VDD) 사이에 형성된다. 바람직하기로는, 상기 제1 부하소자(R11)는 일단이 상기 감지신호(VDET1)에 연결되며, 타단은 상기 외부전원전압(VDD)에 연결되는 저항으로 구현된다.The first load device R11 is formed between the sense signal VDET1 and the external supply voltage VDD. Preferably, the first load device R11 is implemented as a resistor having one end connected to the sense signal VDET1 and the other end connected to the external power supply voltage VDD.

상기 파워업 발생부(130)는 상기 감지신호(VDET1)를 수신하며, 상기 예비업 신호(VPRE1)를 발생한다. 상기 파워업 발생부(130)는 구체적으로 피모스 트랜지스 터(131) 및 제2 부하소자(R13)를 포함한다. 상기 피모스 트랜지스터(131)는 상기 예비업 신호(VPRE1)와 상기 외부전원전압(VDD) 사이에 형성되며, 상기 감지신호(VDET1)에 게이팅된다. 그리고, 상기 제2 부하소자(R13)는 상기 예비업 신호(VPRE1)와 상기 접지전압(VSS) 사이에 형성된다. The power-up generating unit 130 receives the sense signal VDET1 and generates the spare up signal VPRE1. The power-up generating unit 130 specifically includes a PMOS transistor 131 and a second load device R13. The PMOS transistor 131 is formed between the preliminary up signal VPRE1 and the external power supply voltage VDD and is gated to the sense signal VDET1. The second load element R13 is formed between the spare up signal VPRE1 and the ground voltage VSS.

상기 버퍼부(150)는 상기 예비업 신호(VPRE1)를 버퍼링하여 상기 파워업 신호(PWRUP1)를 발생한다.The buffer unit 150 generates the power-up signal PWRUP1 by buffering the spare up signal VPRE1.

이어서, 도 4를 참조하여, 도 3의 파워업 발생회로의 동작이 기술된다. 먼저, 상기 외부전원전압(VDD)가 공급되기 시작하면, 상기 감지신호(VDET1)는 상기 외부전원전압(VDD)을 따라 상승된다. 이때, 상기 피모스 트랜지스터(131)는 턴오프 상태를 유지하며, 상기 예비업 신호(VPRE1)는 접지전압(VSS) 상태를 유지한다. 따라서, 상기 파워업 신호(PWRUP1)는 비활성화된다.Next, referring to Fig. 4, the operation of the power-up generating circuit of Fig. 3 will be described. First, when the external supply voltage VDD starts to be supplied, the sense signal VDET1 is raised according to the external supply voltage VDD. At this time, the PMOS transistor 131 maintains the turn-off state and the spare up signal VPRE1 maintains the ground voltage (VSS) state. Therefore, the power-up signal PWRUP1 is inactivated.

계속하여, 상기 외부전원전압(VDD)이 상기 엔모스 트랜지스터(111)의 문턱전압(도 4에서는, 약 0.5V임)으로 상승되면(t21), 상기 감지신호(VDET1)는 0V의 접지전압(VSS)으로 풀다운된다. 그리고, 상기 외부전원전압(VDD)이 계속 상승하여 상기 피모스 트랜지스터(131)의 문턱전압 레벨 이상으로 상승하면(t22), 상기 피모스 트랜지스터(131)는 도통되며, 상기 예비업 신호(VPRE1)의 전압레벨도 상승된다. 이후, 상기 상기 외부전원전압(VDD)이 소정의 기준전압(도 4에서는, 약 1.1V임) 이상으로 상승하면(t23), 상기 버퍼부(150)에서 발생되는 상기 파워업 신호(PWRUP1)는 "H"로 활성화된다.When the external power supply voltage VDD rises to the threshold voltage of the NMOS transistor 111 (about 0.5 V in FIG. 4) (t21), the sense signal VDET1 goes to 0V VSS). When the external power supply voltage VDD rises and rises above the threshold voltage level of the PMOS transistor 131 at time t22, the PMOS transistor 131 becomes conductive, Is also increased. Then, when the external power supply voltage VDD rises above a predetermined reference voltage (about 1.1 V in FIG. 4) (t23), the power-up signal PWRUP1 generated in the buffer unit 150 is It is activated to "H".

한편, 도 3에 도시되는 본 발명의 파워업 신호 발생회로에서는, 도 1에 도시 되는 종래의 파워업 신호 발생회로에 비하여, 오동작의 가능성이 현저히 감소된다.On the other hand, in the power-up signal generating circuit of the present invention shown in Fig. 3, the possibility of malfunction is remarkably reduced as compared with the conventional power-up signal generating circuit shown in Fig.

도 3의 본 발명의 파워업 신호 발생회로에서, 상기 예비업 신호(VPRE1)는 제2 저항(R13)을 통하여 접지전압(VSS)에 연결된다. 그러므로, 상기 예비업 신호(VPRE1)는 파워업 초기에 접지전압(VSS) 쪽으로 유지된다. 반면에, 도 1의 종래기술의 파워업 신호 발생회로는, 예비업 신호(VPRE)가 저항(R3)를 통하여 외부전원전압(VDD)에 연결된다. 따라서, 도 3의 파워업 신호 발생회로에서는, 도 1의 파워업 신호 발생회로와 비교하여, 상기 파워업 신호(PWRUP1)가 파워업 초기에 "H"로 활성화되는 오동작을 발생할 가능성이 현저히 감소된다.3, the spare up signal VPRE1 is connected to the ground voltage VSS via the second resistor R13. Therefore, the spare up signal VPRE1 is maintained toward the ground voltage VSS at the initial stage of power-up. On the other hand, in the conventional power-up signal generating circuit of Fig. 1, the spare up signal VPRE is connected to the external power-supply voltage VDD through the resistor R3. Therefore, in the power-up signal generating circuit of Fig. 3, the possibility of causing a malfunction in which the power-up signal PWRUP1 is activated to "H" .

또한, 도 3의 파워업 신호 발생회로는, 도 1의 파워업 신호 발생회로에 비하여, 매우 간단한 구조이다.The power-up signal generating circuit of Fig. 3 is a very simple structure as compared with the power-up signal generating circuit of Fig.

도 1의 종래기술의 파워업 신호 발생회로는, 버퍼부(70)를 제외하고 3개의 저항(R1, R2, R3)과 3개의 트랜지스터(11, 31, 51)로 구현되는 3단의 구조로 구현된다. 반면에, 도 3의 본 발명의 파워업 신호 발생회로는, 버퍼부(150)를 제외하고, 2개의 저항(R11, R13)과 2개의 트랜지스터(111, 131)로 구현되는 2단의 구조이다.The conventional power-up signal generating circuit of Fig. 1 has a three-stage structure including three resistors R1, R2 and R3 and three transistors 11, 31 and 51 except for the buffer unit 70 . 3, the power-up signal generating circuit of the present invention has a two-stage structure including two resistors R11 and R13 and two transistors 111 and 131 except for the buffer unit 150 .

따라서, 도 3의 파워업 신호 발생회로는, 도 1의 파워업 신호 발생회로에 비하여, 공정조건에 변화에 상대적으로 안정적이다.Therefore, the power-up signal generation circuit of Fig. 3 is relatively stable to changes in the process conditions, as compared with the power-up signal generation circuit of Fig.

도 5는 도 3의 파워업 신호 발생회로에 대하여, 열악한 상태에서의 파워업을 시뮬레이션한 결과를 나타내는 도면이다. 도 5은 외부전원전압(VDD)이 오프(OFF)된 후, 곧 온(ON)되는 경우를 나타낸다. 도 5를 통하여, 외부전원전압(VDD)이 오 프(OFF)된 후, 곧 온(ON)되더라도, 파워업 신호(PWRUP1)가 오동작없이 정상적으로 동작됨을 알 수 있다.Fig. 5 is a diagram showing a result of simulating power-up in a poor state with respect to the power-up signal generating circuit of Fig. 3. Fig. 5 shows a case where the external power supply voltage VDD is turned off and then turned on. 5, it can be seen that the power-up signal PWRUP1 operates normally without malfunction even after the external power-supply voltage VDD is turned off and then immediately turned on.

도 6은 도 3의 파워업 신호 발생회로에 대하여, 열악한 상태에서의 파워업을 시뮬레이션한 결과를 나타내는 다른 도면이다. 도 6은 외부전원전압(VDD)이 완전히 접지전압(VSS)으로 되지 않은 상태에서, 다시 파워업 되는 경우를 나타낸다. 이는 종종 외부전원전압(VDD)이 오프(OFF)되더라도, 내부에 충전되어 있는 전하들로 인하여 외부전원전압(VDD)의 전압레벨이 0V로 떨어지지 않는 경우를 고려한 것이다. Fig. 6 is another diagram showing the result of simulating power-up in a poor state with respect to the power-up signal generating circuit of Fig. 3. Fig. 6 shows a case where the external power supply voltage VDD is completely powered up in a state where the power supply voltage VDD is not completely brought to the ground voltage VSS. This takes into consideration the case where the voltage level of the external power supply voltage VDD does not drop to 0 V due to charges charged in the internal power supply, even when the external power supply voltage VDD is turned off.

도 6을 통하여, 외부전원전압(VDD)이 완전히 0V로 떨어지지 않은 상태에서 다시 파워업되더라도, 파워업 신호(PWRUP1)가 오동작없이 정상적으로 동작됨을 알 수 있다.6, it can be seen that the power-up signal PWRUP1 is normally operated without malfunction even if the external power-supply voltage VDD is again powered up in a state where the power-supply voltage VDD does not fall completely to 0V.

도 7은 본 발명의 다른 일실시예에 따른 반도체 디바이스의 파워업 신호 발생회로를 나타내는 도면으로서, 도 3의 파워업 신호 발생회로의 변형예를 나타내는 도면이다. 도 7의 파워업 신호 발생회로는, 도 3의 파워업 신호 발생회로와 유사하게, 레벨 감지부(210), 파워업 발생부(230) 및 버퍼부(250)를 구비한다. 도 7의 파워업 신호 발생회로에서의 파워업 발생부(230) 및 버퍼부(250)는, 도 3의 파워업 신호 발생회로에서의 파워업 발생부(130) 및 버퍼부(150)와 비교하여 참조번호만 상이할 뿐이며, 그 구성은 동일하다. 따라서, 본 명세서에서는, 설명의 편의를 위하여, 이에 대한 구체적인 기술은 생략된다.7 is a diagram showing a power-up signal generating circuit of a semiconductor device according to another embodiment of the present invention, and is a diagram showing a modification of the power-up signal generating circuit of Fig. The power-up signal generating circuit of FIG. 7 includes a level sensing unit 210, a power-up generating unit 230, and a buffer unit 250, similar to the power-up signal generating circuit of FIG. The power-up generating unit 230 and the buffer unit 250 in the power-up signal generating circuit of FIG. 7 are compared with the power-up generating unit 130 and the buffer unit 150 in the power- Only the reference numeral is different, and the configuration is the same. Therefore, in the present specification, a detailed description thereof will be omitted for the convenience of explanation.

도 7의 상기 레벨 감지부(210)도, 도 3의 상기 레벨 감지부(110)와 마찬가지로, 외부전원전압(VDD)을 인가받는다. 그리고, 상기 레벨 감지부(210)는 엔모스 트 랜지스터(211) 및 제1 부하소자(R21)를 포함하여, 감지신호(VDET2)를 발생한다.The level sensing unit 210 of FIG. 7 is also supplied with the external power supply voltage VDD, like the level sensing unit 110 of FIG. The level sensing unit 210 includes an emistor 211 and a first load device R21 to generate a sensing signal VDET2.

구체적으로, 상기 엔모스 트랜지스터(211)는 상기 감지신호(VDET2)와 상기 접지전압(VSS) 사이에 형성되며, 상기 외부전원전압(VDD)의 상승에 응답하여 상기 감지신호(VDET2)를 풀다운시킨다. 도 7의 실시예에서, 상기 레벨 감지부(210)의 엔모스 트랜지스터(211)는 상기 감지신호(VDET2)에 의하여 게이팅된다. Specifically, the NMOS transistor 211 is formed between the sense signal VDET2 and the ground voltage VSS, and pulls down the sense signal VDET2 in response to the rise of the external supply voltage VDD . In the embodiment of FIG. 7, the NMOS transistor 211 of the level sensing unit 210 is gated by the sense signal VDET2.

상기 제1 부하소자(R21)는 상기 감지신호(VDET2)와 상기 외부전원전압(VDD) 사이에 형성된다. 바람직하기로는, 상기 제1 부하소자(R21)는 일단이 상기 감지신호(VDET2)에 연결되며, 타단은 상기 외부전원전압(VDD)에 연결되는 저항으로 구현된다.The first load device R21 is formed between the sense signal VDET2 and the external supply voltage VDD. Preferably, the first load device R21 is implemented as a resistor having one end connected to the sense signal VDET2 and the other end connected to the external power supply voltage VDD.

도 7의 파워업 신호 발생회로에 의해서도, 본 발명의 기술적 사상에 따른 효과가 상당히 구현될 수 있다.The effect according to the technical idea of the present invention can be considerably realized also by the power-up signal generating circuit in Fig.

상기와 같은 본 발명의 파워업 신호 발생회로에 의하면, 예비업 신호가 저항을 통하여 접지전압에 연결된다. 따라서, 본 발명의 파워업 신호 발생회로에서는, 파워업 신호(PWRUP1)가 파워업 초기에 "H"로 활성화되는 오동작을 발생할 가능성이 현저히 감소된다.According to the power-up signal generating circuit of the present invention as described above, the spare up signal is connected to the ground voltage through the resistor. Therefore, in the power-up signal generating circuit of the present invention, the possibility of causing a malfunction that the power-up signal PWRUP1 is activated to "H"

또한, 본 발명의 파워업 신호 발생회로는, 2단의 매우 간단한 구조로 구현된다. 그러므로, 본 발명의 파워업 신호 발생회로는, 공정조건에 변화에 안정적이다.Further, the power-up signal generating circuit of the present invention is implemented in a very simple structure of two stages. Therefore, the power-up signal generating circuit of the present invention is stable to changes in process conditions.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (7)

외부전원전압을 인가받아 파워업 신호를 발생하는 파워업 신호 발생회로에 있어서,A power-up signal generating circuit for receiving an external power supply voltage and generating a power-up signal, 엔모스 트랜지스터 디바이스 및 제1 부하소자를 포함하여, 감지신호를 발생하는 레벨 감지부로서, 상기 엔모스 트랜지스터는 감지신호와 접지전압 사이에 형성되고, 상기 외부전원전압에 게이팅되며, 상기 제1 부하소자는 상기 감지신호와 외부전원전압 사이에 형성되는 상기 레벨 감지부;An emmos transistor device and a first load element, wherein the emmos transistor is formed between a sense signal and a ground voltage, is gated to the external supply voltage, and the first load The device includes the level sensing unit formed between the sensing signal and the external power supply voltage. 피모스 트랜지스터 및 제2 부하소자를 포함하여, 예비업 신호를 발생하는 파워업 발생부로서, 상기 피모스 트랜지스터는 상기 예비업 신호와 상기 외부전원전압 사이에 형성되며, 상기 감지신호에 게이팅되며, 상기 제2 부하소자는 상기 예비업 신호와 상기 접지전압 사이에 형성되는 상기 파워업 발생부; 및A PMOS transistor including a PMOS transistor and a second load element and generating a preliminary up signal, the PMOS transistor being formed between the preliminary up signal and the external supply voltage, gating on the detection signal, The second load element being formed between the preliminary up signal and the ground voltage; And 상기 예비업 신호를 버퍼링하여 상기 파워업 신호를 발생하는 버퍼부를 구비하는 것을 특징으로 하는 파워업 신호 발생회로.And a buffer unit for buffering the spare up signal to generate the power up signal. 제1 항에 있어서, 상기 제1 부하소자는2. The apparatus of claim 1, wherein the first load element 일단이 상기 감지신호에 연결되며, 타단은 상기 외부전원전압에 연결되는 저항인 것을 특징으로 하는 파워업 신호 발생회로.And the other end of the resistor is connected to the external power supply voltage. 제1 항에 있어서, 상기 제2 부하소자는The apparatus of claim 1, wherein the second load element 일단이 상기 예비업 신호에 연결되며, 타단은 상기 접지전압에 연결되는 저항인 것을 특징으로 하는 파워업 신호 발생회로.Up signal, and the other end is a resistor connected to the ground voltage. 삭제delete 삭제delete 삭제delete 삭제delete
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KR20050105606A (en) * 2004-04-30 2005-11-04 주식회사 하이닉스반도체 Circuit for generating powerup signal in nand flash device

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