KR100896813B1 - Package and manufacturing method thereof - Google Patents

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Abstract

패키지 및 그 제조방법이 개시된다. 회로기판 및 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판에 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계, 회로기판에 전자소자를 실장하는 단계 및 전자소자와 회로기판 사이에 언더필을 주입하는 단계를 포함하는 패키지 제조방법은, 전자소자가 안착되는 회로기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절할 수 있고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.A package and a method of manufacturing the same are disclosed. A method of manufacturing a package by injecting a liquid underfill between a circuit board and an electronic device mounted on the circuit board, the method comprising: selectively plasma-processing corresponding to an injection region of an underfill on a circuit board, and an electronic device on the circuit board. The package manufacturing method comprising the step of mounting and injecting the underfill between the electronic device and the circuit board, selectively performing plasma treatment only in the injection region of the underfill on the surface of the circuit board on which the electronic device is seated Wetting can be adjusted, and the underfill can be prevented from leaking excessively to the surroundings, thereby reducing the failure rate of the package and increasing the connection reliability.

언더필, 플라즈마, 식각, 트렌치, 패키지, 전자소자 Underfill, Plasma, Etch, Trench, Package, Electronic Device

Description

패키지 및 그 제조방법{Package and manufacturing method thereof}Package and manufacturing method thereof

본 발명은 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a package and a method of manufacturing the same.

최근 전자기기의 박형화, 소형화, 고기능화에 따라 전자소자를 기판에 탑재하는 패키징(packaging)기술에 있어서도 고밀도 실장이 요구되고 있으며, 이에 따라 칩 스케일 패키지 형태의 실장 기술이 등장하게 되었다.In recent years, high-density packaging is required in packaging technology for mounting electronic devices on a substrate according to the thinning, miniaturization, and high functionality of electronic devices. Accordingly, a chip-scale package type mounting technology has emerged.

인쇄회로기판 상에 전자소자를 실장하는 경우 전자소자와의 접속 신뢰성을 확보하기 위해 전자소자와 인쇄회로기판 사이에 형성되는 갭에 언더필을 채워 기판과 전자소자와의 접속을 보강하게 된다. When the electronic device is mounted on the printed circuit board, an underfill is filled in the gap formed between the electronic device and the printed circuit board to secure connection reliability with the electronic device, thereby reinforcing the connection between the substrate and the electronic device.

한편, 기판 상에 전자소자를 실장하기 전에 기판의 세척, 기판 표면의 개질 및 언더필과 접착력을 증가하기 위한 조도를 형성하기 위해 전자소자가 안착되는 기판 면에 플라즈마 처리를 행한다.On the other hand, before mounting the electronic device on the substrate, a plasma treatment is performed on the surface of the substrate on which the electronic device is seated to form a roughness for cleaning the substrate, modifying the substrate surface, and increasing underfill and adhesion.

도 1은 종래 기술에 따른 패키지를 나타낸 상면도이다. 도 1을 참조하면, 인쇄회로기판(102)의 중앙부에 반도체칩(104)이 실장되어 있고 그 주변에 외부 장치 와의 전기적 접속을 위한 전극패드(106)가 고밀도로 형성되어 있다. 또한, 반도체칩(104)과 기판(102)이 이루는 갭 상이에는 언더필(108)을 주입하여 반도체칩(104)과 기판(102)의 접속을 보강하게 된다. 1 is a top view showing a package according to the prior art. Referring to FIG. 1, a semiconductor chip 104 is mounted in a central portion of a printed circuit board 102, and electrode pads 106 for electrical connection with an external device are formed at a high density around the printed circuit board 102. In addition, the gap between the semiconductor chip 104 and the substrate 102 is injected to underfill 108 to reinforce the connection between the semiconductor chip 104 and the substrate 102.

이러한 언더필(108)은 액상의 수지로서 기판과 전자소자와의 갭 사이에 주입하는 경우 일정량이 주변부로 유출되는데, 기판 전면에 대한 플라즈마 처리로 인해 언더필이 언더필의 주입영역(110)을 넘어 과도하게 퍼져나가 오버스프레딩(overspreading)현상이 발생하여 기판 면에 균일한 언더필 주입이 어렵다는 문제점이 있다. When the underfill 108 is a liquid resin and is injected between the substrate and the gap between the electronic device, a certain amount flows out to the periphery, and the underfill excessively exceeds the injection region 110 of the underfill due to the plasma treatment on the entire surface of the underfill. There is a problem that it is difficult to uniform underfill injection to the surface of the substrate because the spreading (overspreading) phenomenon occurs.

또한, 최근 전자산업의 발달에 따라 전자소자가 고밀도로 기판 상에 실장되고 회로패턴이 고밀도로 형성되는 추세에서, 도 1에 도시된 바와 같이, 이러한 언더필의 오버스프레딩이 근접한 접속패드나 회로패턴까지 이르는 경우 패키지의 전기적 작동에 악영향을 미치게 되어 제품의 불량을 야기한다는 문제점이 있다.In addition, with the recent development of the electronic industry, electronic devices are mounted on a substrate with high density and circuit patterns are formed at a high density. As shown in FIG. 1, a connection pad or a circuit pattern of which overspreading of underfill is close is shown. If it reaches to have a problem that adversely affects the electrical operation of the package causing a defect of the product.

본 발명은 전자소자가 안착되는 기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절하고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있는 패키지 및 패키지 제조방법을 제공하는 것이다.The present invention selectively performs a plasma treatment only on the injection region of the underfill of the substrate surface on which the electronic device is seated to adjust the wettability of the underfill, and prevents the underfill from excessively leaking to the surroundings, thereby lowering the defective rate of the package and connecting the same. It is to provide a package and a package manufacturing method that can increase the reliability.

본 발명의 일 측면에 따르면, 회로기판 및 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판에 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계, 회로기판에 전자소자를 실장하는 단계 및 전자소자와 회로기판 사이에 언더필을 주입하는 단계를 포함하는 패키지 제조방법이 제공된다.According to an aspect of the present invention, a method of manufacturing a package by injecting a liquid underfill between the circuit board and the electronic device mounted on the circuit board, and selectively plasma treatment corresponding to the injection region of the underfill on the circuit board There is provided a package manufacturing method comprising the steps of: mounting an electronic device on a circuit board; and injecting an underfill between the electronic device and the circuit board.

한편, 회로기판에는 회로패턴이 형성되며, 회로패턴과 전기적으로 연결되는 솔더범프를 회로기판의 표면에 형성하는 단계를 더 포함할 수 있다.Meanwhile, a circuit pattern is formed on the circuit board, and the method may further include forming solder bumps electrically connected to the circuit pattern on the surface of the circuit board.

선택적으로 플라즈마 처리하는 단계는, 플라즈마 처리하여 언더필의 주입영역을 식각하고 트렌치(trench)를 형성하는 단계를 포함할 수 있다.Optionally, the plasma treatment may include plasma treatment to etch the injection region of the underfill and to form a trench.

트렌치를 형성하는 단계는, ICP-RIE(inductive coupled plasma reactive ion etching)에 의해 수행될 수 있다.Forming the trench may be performed by inductively coupled plasma reactive ion etching (ICP-RIE).

선택적으로 플라즈마 처리하는 단계는, 언더필의 주입영역에 상응하는 개구부가 형성된 마스크를 회로기판에 적층하는 단계 및 회로기판을 플라즈마 처리하는 단계를 포함할 수 있다.Optionally, the plasma treatment may include laminating a mask having an opening corresponding to an injection region of the underfill on a circuit board, and plasma processing the circuit board.

회로기판의 표면에는 솔더 레지스트층이 적층될 수 있으며, 선택적으로 플라즈마 처리하는 단계는, 솔더 레지스트층을 플라즈마 처리하는 단계를 포함할 수 있다.A solder resist layer may be stacked on the surface of the circuit board, and optionally, the plasma treatment may include plasma treatment of the solder resist layer.

언더필은 저점성의 에폭시 수지를 포함할 수 있다.The underfill may comprise a low viscosity epoxy resin.

또한, 본 발명의 다른 측면에 따르면, 회로기판과, 회로기판에 실장되는 전 자소자와, 회로기판과 전자소자 사이에 주입되는 언더필을 포함하되, 회로기판에는 언더필의 주입영역에 상응하는 트렌치(trench)가 형성되는 것을 특징으로 하는 패키지가 제공된다.In addition, according to another aspect of the present invention, a circuit board, an electronic device mounted on the circuit board, and an underfill injected between the circuit board and the electronic device, the circuit board includes a trench corresponding to the injection region of the underfill ( A package is provided, characterized in that a trench is formed.

한편, 회로기판에는 회로패턴이 형성되며, 회로기판의 표면에 형성되며, 회로패턴과 전기적으로 연결되는 솔더범프를 더 포함할 수 있다.Meanwhile, a circuit pattern is formed on the circuit board, and may further include solder bumps formed on the surface of the circuit board and electrically connected to the circuit pattern.

트렌치는 플라즈마 처리를 수행하여 형성될 수 있다.The trench may be formed by performing a plasma treatment.

플라즈마 처리는 ICP-RIE(inductive coupled plasma reactive ion etching)일수 있다.The plasma treatment may be inductively coupled plasma reactive ion etching (ICP-RIE).

회로기판의 표면에 적층되는 솔더 레지스트층을 더 포함할 수 있으며, 트렌치는 솔더 레지스트층을 식각하여 형성될 수 있다.The semiconductor device may further include a solder resist layer stacked on the surface of the circuit board, and the trench may be formed by etching the solder resist layer.

언더필은 저점성의 에폭시 수지를 포함하여 이루어질 수 있다.The underfill may comprise a low viscosity epoxy resin.

전자소자가 안착되는 회로기판 면의 언더필의 주입영역에만 선택적으로 플라즈마 처리를 행하여 언더필의 웨팅성(wetting)을 조절할 수 있고, 언더필이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.By selectively performing plasma treatment on the underfill injection region of the surface of the circuit board on which the electronic device is seated, wetting of the underfill can be controlled, and the excessive rate of the underfill is prevented from leaking to the surroundings, thereby reducing the defective rate of the package and the connection reliability. Can increase.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 본 발명에 따른 패키지 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, an embodiment of a package and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. Duplicate explanations will be omitted.

도 2는 본 발명의 일 실시예에 따른 패키지 제조방법의 순서도이고, 도 3 내지 도 8은 본 발명의 일 실시예에 따른 패키지 제조방법의 흐름도이다. 도 3 내지 도 8을 참조하면, 회로기판(12), 전극패드(14), 언더필의 주입영역(15), 전자소자(16), 개구부(17), 트렌치(18), 언더필(20), 금속패드(22), 마스크(26), 플라즈마 처리(27), 범프(28), 디스펜서(30), 솔더범프(32)가 도시되어 있다.2 is a flow chart of a package manufacturing method according to an embodiment of the present invention, Figures 3 to 8 is a flow chart of a package manufacturing method according to an embodiment of the present invention. 3 to 8, the circuit board 12, the electrode pad 14, the underfill injection region 15, the electronic device 16, the opening 17, the trench 18, the underfill 20, Metal pads 22, mask 26, plasma treatment 27, bumps 28, dispenser 30, and solder bumps 32 are shown.

본 실시예는 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 액상의 언더필(20)(underfill)을 주입하여 패키지를 제조하는 방법으로서, 회로기판(12)에 언더필의 주입영역(15)에 상응하여 선택적으로 플라즈마 처리(27)하는 단계, 회로기판(12)에 전자소자(16)를 실장하는 단계 및 전자소자(16)와 회로기판(12) 사이에 언더필(20)을 주입하는 단계를 포함하여, 전자소자(16)가 안착되는 기판 면의 언더필의 주입영역(15)에만 선택적으로 플라즈마 처리(27)를 행하여 언더필(20)의 웨팅성(wetting)을 조절하고, 언더필(20)이 주변에 과도하게 유출되는 것을 방지하여 패키지의 불량율을 낮추고 접속신뢰도를 높일 수 있다.The present embodiment is a method of manufacturing a package by injecting a liquid underfill 20 (underfill) between the circuit board 12 and the electronic device 16 mounted on the circuit board 12, the circuit board 12 Selectively plasma processing 27 corresponding to the injection region 15 of the underfill, mounting the electronic device 16 on the circuit board 12, and underfill between the electronic device 16 and the circuit board 12 Including the step of injecting (20), the plasma treatment 27 is selectively performed only in the injection region 15 of the underfill of the substrate surface on which the electronic device 16 is seated to achieve the wetting of the underfill 20 By adjusting and preventing the underfill 20 from being excessively spilled around, the defective rate of the package can be lowered and the connection reliability can be increased.

본 실시예에 따라 패키지를 제조하는 방법을 살펴 보면, 먼저, 도 3에 도시된 바와 같이, 금속패드(22)와 전극패드(14)가 형성된 회로기판(12)이 제공된다. 회로기판(12)의 양면에는 외부 기기와의 전기적 접속을 위한 전극패드(14)가 다수 형성될 수 있다. 전자소자(16)는 회로기판(12)에 미리 형성되어 있는 금속패드(22)에 범프(28)를 매개로 안착되어 실장되며, 전자소자(16)가 실장되는 영역의 외측에는 전극패드(14)가 형성된다. Referring to the method of manufacturing a package according to the present embodiment, first, as shown in FIG. 3, a circuit board 12 having a metal pad 22 and an electrode pad 14 is provided. On both sides of the circuit board 12, a plurality of electrode pads 14 for electrical connection with an external device may be formed. The electronic device 16 is mounted on the metal pad 22 formed in advance on the circuit board 12 via the bumps 28, and the electrode pad 14 is located outside the region where the electronic device 16 is mounted. ) Is formed.

전자소자(16)가 실장되는 영역은 회로기판(12)에 전자소자(16)를 실장한 경 우 전자소자(16)가 회로기판(12)을 커버하는 영역으로 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.The area in which the electronic device 16 is mounted is an area in which the electronic device 16 covers the circuit board 12 when the electronic device 16 is mounted on the circuit board 12. In the electrical connection process of 16, a gap is formed between the circuit board 12 and the electronic device 16.

전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩이 사용된 경우를 제시하고 있다.The electronic device 16 includes an active device such as a semiconductor chip, and a passive device such as a capacitor, an inductance, and a resistor. In this embodiment, a semiconductor chip is used as the electronic device 16.

전극패드(14)에는 기타 능동소자 또는 수동소자가 실장될 수 있으며, 전극패드(14)를 통해 외부기기와 전기적으로 접속될 수 있다. 이러한 전극패드(14)에 이물질이 존재하는 경우 능동소자, 수동소자 및 외부기기와의 전기적 접속에 불량을 야기할 수 있다. 예를 들면, 전자소자(16)와 회로기판(12)과의 접속을 보강하기 위한 언더필(20)이 유입되어 전극패드(14)를 덮는 경우 전기적 접속의 신뢰성이 떨어질 수 있다. Other active elements or passive elements may be mounted on the electrode pad 14, and may be electrically connected to an external device through the electrode pad 14. If foreign matter is present in the electrode pad 14, it may cause a failure in electrical connection with an active device, a passive device, and an external device. For example, when the underfill 20 for reinforcing the connection between the electronic device 16 and the circuit board 12 is introduced to cover the electrode pad 14, the reliability of the electrical connection may be deteriorated.

다음에, 도 4 및 도 5에 도시된 바와 같이, 회로기판(12)에 언더필의 주입영역(15)에 상응하여 선택적으로 플라즈마 처리(27)한다(S100). 언더필의 주입영역(15)이란, 언더필(20)을 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 주입하게 되면 액상의 언더필(20)은 주변부로 퍼져나가게 되는데, 이러한 언더필(20)의 유출로 인해 주변부에 존재하는 전극패드(14) 등의 주변부를 오염시키지 않도록 설정된 영역을 의미한다. 본 실시예에서는 전자소자(16)가 실장되는 영역과 전극패드(14) 사이에 언더필의 주입영역(15)의 가장자리가 존재하게 된다.Next, as shown in FIGS. 4 and 5, a plasma treatment 27 is selectively performed corresponding to the injection region 15 of the underfill on the circuit board 12 (S100). Underfill injection region 15 means that when the underfill 20 is injected between the circuit board 12 and the electronic device 16 mounted on the circuit board 12, the liquid underfill 20 is spread out to the periphery. By the outflow of the underfill 20, it means a region set so as not to contaminate the peripheral portion of the electrode pad 14 and the like present in the peripheral portion. In the present embodiment, an edge of the injection region 15 of the underfill exists between the region where the electronic device 16 is mounted and the electrode pad 14.

언더필의 주입영역(15)에는 플라즈마 처리(27)가 이루어지거나, 플라즈마 처 리(27)를 통하여 언더필의 주입영역(15)을 식각하여 트렌치(18)(trench)를 형성할 수 있다. 본 실시예에서는 플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성하는 방법을 제시한다. In the injection region 15 of the underfill, a plasma treatment 27 may be performed, or the trench 18 may be formed by etching the injection region 15 of the underfill through the plasma treatment 27. In the present embodiment, a trench 18 is formed by etching the injection region 15 of the underfill through the plasma treatment 27.

플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성하는 방법은, 언더필의 주입영역(15)이 오픈되도록 개구부(17)가 형성된 마스크(26)를 회로기판(12)에 적층하고(S101), 플라즈마 처리(27)하여 언더필의 주입영역(15)을 식각하고 트렌치(18)(trench)를 형성하게 된다(S102). 언더필(20) 수지가 저점성인 경우에는 회로기판(12)의 주변부로 언더필(20) 수지가 쉽게 퍼져나갈 수 있으므로, 언더필의 주입영역(15)을 식각하여 회로기판(12)의 언더필의 주입영역(15)에 트렌치(18)(trench)를 형성하여 회로기판(12)의 표면과 단차를 이루도록 하여 트렌치(18)에 주입된 언더필(20)이 주변부로 유출되지 않도록 하는 것이다.In the method of forming the trench 18 by etching the injection region 15 of the underfill through the plasma treatment 27, the mask 26 having the opening 17 is formed to open the injection region 15 of the underfill circuit board. In step S101, the plasma treatment 27 is performed to etch the injection region 15 of the underfill to form a trench 18 (S102). If the underfill 20 resin is low viscosity, the underfill 20 resin can easily spread to the periphery of the circuit board 12. Thus, the underfill injection region 15 of the underfill 20 is etched to etch the underfill injection region of the circuit board 12. A trench 18 is formed in 15 to make a step with the surface of the circuit board 12 so that the underfill 20 injected into the trench 18 does not flow out to the periphery.

한편, 마스크(26)가 적층된 회로기판(12)에 대해 플라즈마 처리(27)를 수행하여 마스크(26)에 의해 커버된 회로기판(12) 면은 플라즈마 처리(27)가 이루어지지 않고, 개구부(17)에 의해 오픈된 언더필의 주입영역(15)에만 플라즈마 처리(27)가 이루어지도록 할 수 있다. 언더필의 주입영역(15)에 트렌치(18)를 형성하지 않고 간단한 플라즈마 처리(27)를 수행하여 언더필(20)의 주변부로의 퍼짐을 방지할 수 있다. 즉, 플라즈마 처리(27)에 의해 회로기판(12)의 언더필의 주입영역(15)에는 미세한 조도가 형성되고, 그 표면이 개질되는데, 플라즈마 처리(27)가 이루어지지 않은 영역과 플라즈마 처리(27)가 이루어진 언더필의 주입영역(15)사이에는 표면 특성이 다른 경계선이 형성되어, 언더필의 주입영역(15)에 주입된 언더필(20)이 일정 점성을 갖는 경우 주변부로 퍼져나가지 않게 되는 것이다.On the other hand, the plasma processing 27 is performed on the circuit board 12 on which the mask 26 is stacked, so that the surface of the circuit board 12 covered by the mask 26 is not subjected to the plasma processing 27, and the opening is not formed. The plasma treatment 27 can be performed only in the injection region 15 of the underfill opened by (17). It is possible to prevent spreading to the periphery of the underfill 20 by performing a simple plasma treatment 27 without forming the trench 18 in the underfill injection region 15. That is, fine roughness is formed in the underfill injection region 15 of the circuit board 12 by the plasma treatment 27, and the surface thereof is modified. The plasma treatment 27 and the region where the plasma treatment 27 is not performed are performed. A boundary line having a different surface property is formed between the injection regions 15 of the underfill, which is formed of the underfill, so that when the underfill 20 injected into the injection region 15 of the underfill has a certain viscosity, it does not spread to the periphery.

플라즈마 처리(27) 방법은, 진공 챔버 내부에 아르곤(Ar), 수소(H2), 산소(O2) 등의 가스를 단독 또는 혼합하여 투입하면서 전기적 에너지를 가하면 가속된 전자의 충돌에 의하여 투입된 가스가 플라즈마 상태로 활성화되고, 이러한 플라즈마 상태에서 발생된 가스의 이온 또는 라디칼 등을 회로기판(12)의 표면에 충돌시키면 언더필의 주입영역(15)에 미세한 조도가 형성되며 그 표면이 개질된다. 이러한 플라즈마 처리(27) 과정에서 언더필의 주입영역(15)의 유기물 등의 이물질이 제거된다.Plasma treatment (27) is a method in which a gas such as argon (Ar), hydrogen (H 2 ), oxygen (O 2 ), or the like is added to the vacuum chamber by applying electric energy while injecting gas alone or in a mixture. When the gas is activated in a plasma state and the ions or radicals of the gas generated in the plasma state collide with the surface of the circuit board 12, fine roughness is formed in the injection region 15 of the underfill and the surface is modified. During the plasma treatment 27, foreign substances such as organic substances in the injection region 15 of the underfill are removed.

회로기판(12)의 표면에는 솔더 레지스트층(미도시)이 적층될 수 있으며, 회로기판(12)의 표면에 솔더 레지스트층이 적층된 경우에는 언더필의 주입영역(15)에 상응하는 위치의 솔더 레지스트층에 선택적으로 플라즈마 처리(27)를 할 수 있다.A solder resist layer (not shown) may be stacked on the surface of the circuit board 12. In the case where a solder resist layer is stacked on the surface of the circuit board 12, a solder at a position corresponding to the injection region 15 of the underfill is formed. The plasma treatment 27 may be selectively applied to the resist layer.

트렌치(18)는 언더필의 주입영역(15)에 선택적으로 플라즈마 처리(27)를 반복적으로 수행하여 식각해 냄으로써 형성될 수 있다. 도 4에 도시된 바와 같이, 언더필의 주입영역(15)에 상응하는 개구부(17)가 형성된 마스크(26)를 회로기판(12)에 적층하고, 회로기판(12)에 플라즈마 처리(27)를 수행하여 도 5에 도시된 바와 같이 개구부(17)에 의해 노출된 회로기판(12) 표면을 식각해 낸다. 대표적인 플라즈마 처리(27)방법으로는, 식각용 가스를 플라즈마 상태로 만들고, 플라즈마 상태의 식각용 가스를 회로기판(12)에 충돌시켜 식각하는 ICP-RIE(inductive coupled plasma reactive ion etching)을 이용할 수 있다. ICP-RIE는 건식 식각의 일종이며 대표적인 직진성 식각공정이다.The trench 18 may be formed by repeatedly performing an etching process by selectively performing the plasma treatment 27 on the injection region 15 of the underfill. As shown in FIG. 4, a mask 26 having an opening 17 corresponding to the underfill injection region 15 is stacked on the circuit board 12, and the plasma processing 27 is applied to the circuit board 12. 5, the surface of the circuit board 12 exposed by the opening 17 is etched as shown in FIG. 5. Representative plasma processing 27 may be an inductively coupled plasma reactive ion etching (ICP-RIE) method in which an etching gas is brought into a plasma state, and the etching gas in the plasma state is collided with the circuit board 12 to be etched. have. ICP-RIE is a type of dry etching and is a typical straight etching process.

다음에, 도 6에 도시된 바와 같이, 회로기판(12)에 전자소자(16)를 실장한다(S200). 회로기판(12)의 전자소자(16)가 실장될 영역에 전자소자(16)가 실장되면, 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.Next, as shown in FIG. 6, the electronic device 16 is mounted on the circuit board 12 (S200). When the electronic device 16 is mounted in an area in which the electronic device 16 of the circuit board 12 is to be mounted, the circuit board 12 and the electronic device ( 16) a gap is formed between.

회로기판(12)에 전자소자(16)를 실장하는 과정에서 회로기판(12)과 전자소자(16)와의 전기적 연결이 필요하므로, 본 실시예에서는 플립 칩 본딩에 의해 전자소자(16)와 회로기판(12)을 전기적으로 연결하는 방법을 제시한다. 전자소자(16)가 실장될 영역에는 전자소자(16)의 단자에 상응하는 금속패드(22)가 형성되어 있고, 금속패드(22)와 전자소자(16)의 단자는 플립 칩 본딩에 의해 전기적으로 연결된다. 플립 칩 본딩 과정은 전자소자(16)의 일면에 형성되어 있는 다수의 단자에 범프(28)을 부착하고, 리플로우(reflow)용 플럭스(flux)를 도포한 후 범프(28)를 금속패드(22) 상에 올려놓은 다음, 리플로우 가열에 의해 범프(28)를 용융하여 전자소자(16)와 금속패드(22)를 전기적으로 연결한다. 회로기판(12)에 도포된 리플로우용 플럭스는 세척작업에 의해 제거한다.In the process of mounting the electronic device 16 on the circuit board 12, the electrical connection between the circuit board 12 and the electronic device 16 is necessary. In this embodiment, the electronic device 16 and the circuit are flipped by flip chip bonding. A method of electrically connecting the substrate 12 is presented. In the region where the electronic device 16 is to be mounted, a metal pad 22 corresponding to the terminal of the electronic device 16 is formed, and the metal pad 22 and the terminal of the electronic device 16 are electrically connected by flip chip bonding. Is connected. In the flip chip bonding process, the bumps 28 are attached to a plurality of terminals formed on one surface of the electronic device 16, the reflow flux is applied, and the bumps 28 are attached to the metal pads. 22), the bump 28 is melted by reflow heating to electrically connect the electronic device 16 and the metal pad 22 to each other. The reflow flux applied to the circuit board 12 is removed by washing.

전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩을 실장하였다.The electronic device 16 includes an active device such as a semiconductor chip and a passive device such as a capacitor, an inductance, and a resistor. In this embodiment, a semiconductor chip is mounted as the electronic device 16.

다음에, 도 7에 도시된 바와 같이, 전자소자(16)와 회로기판(12) 사이에 언더필(20)을 주입한다(S300). 상술한 바에 따라 회로기판(12)과 전자소자(16)의 전 기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다. 이러한 갭은 전자소자(16)와 회로기판(12)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(20)을 주입한다. Next, as shown in FIG. 7, an underfill 20 is injected between the electronic device 16 and the circuit board 12 (S300). As described above, a gap is formed between the circuit board 12 and the electronic device 16 during the electrical connection process between the circuit board 12 and the electronic device 16. This gap may cause a problem in the connection reliability of the electronic device 16 and the circuit board 12, and the underfill 20 is injected to reinforce the connection.

언더필(20)은 디스펜서(30)의 노즐을 전자소자(16)의 외측과 언더필의 주입영역(15)의 가장자리 사이에 위치시켜 액상의 언더필(20)을 주입하면 언더필(20)이 전자소자(16)의 하부에 유입되게 된다. 이 과정에서 액상의 언더필(20)은 주변부로 유출이 이루어지나 언더필의 주입영역(15)에 형성된 트렌치(18)에 의해 언더필(20)이 전극패드(14) 등의 주변부로의 유출이 차단되어 균일한 두께의 언더필(20)을 주입할 수 있다.In the underfill 20, the nozzle of the dispenser 30 is positioned between the outside of the electronic device 16 and the edge of the injection region 15 of the underfill, and the underfill 20 is injected to the underfill 20. It will flow into the lower part of 16). In this process, the liquid underfill 20 flows out to the periphery, but the underfill 20 is blocked by the trench 18 formed in the injection region 15 of the underfill to the periphery such as the electrode pad 14. It is possible to inject the underfill 20 of a uniform thickness.

회로기판(12)과 전자소자(16) 사이의 갭을 메우는 언더필(20)은 저점성의 에폭시 수지로 이루어 질 수 있다. 최근 전자기기의 박형화, 소형화, 고밀도화에 따라 전자소자(16)를 탑재하는 패키징 기술에 있어서도 고밀도 실장이 요구되어 회로기판(12)과 전자소자(16)가 형성하는 갭 또한 그 폭이 작아지고 있어 액상의 언더필(20)을 주입하는 경우 모세관 현상에 따라 채워질 수 있는데 언더필(20)이 저점성을 갖는 경우 언더필(20)의 주입이 용이하다.The underfill 20 filling the gap between the circuit board 12 and the electronic device 16 may be made of a low viscosity epoxy resin. In recent years, the packaging technology for mounting the electronic device 16 is required due to the thinning, miniaturization, and high density of electronic devices. As a result, the gap formed by the circuit board 12 and the electronic device 16 has also become smaller. Injecting the liquid underfill 20 may be filled according to a capillary phenomenon, but when the underfill 20 has a low viscosity, the underfill 20 may be easily injected.

그러나, 이러한 저점성의 언더필(20)은 회로기판(12)과 전자소자(16)가 형성하는 갭을 채우기에 용이하나, 주변부로의 유출이 용이하므로 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 트렌치(18)를 형성함으로써 저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지할 수 있다.However, the low-viscosity underfill 20 is easy to fill the gap formed by the circuit board 12 and the electronic device 16, but since it is easy to flow out to the periphery, the plasma treatment 27 is applied to the injection region 15 of the underfill. By forming the trench 18 or the trench 18, the low viscosity underfill 20 can be prevented from leaking to the peripheral portion of the electrode pad 14 or the like.

다음에, 도 8에 도시된 바와 같이, 회로기판(12)의 회로패턴과 전기적으로 연결되는 솔더범프(32)를 회로기판(12)의 표면에 형성한다(S400). 본 실시예에 의해 완성된 패키지를 주기판(main board) 상에 실장하는 경우 주기판과 패키지와의 전기적 연결을 위해 회로기판(12)의 표면에 솔더범프(32)를 형성할 수 있다. 본 실시예에서는 회로기판(12)의 하부에 솔더범프(32)를 형성한 경우를 제시하고 있으나, 회로기판(12) 상부의 전극패드(14) 상에 솔더범프(32)를 형성하는 것도 가능하다.Next, as illustrated in FIG. 8, solder bumps 32 electrically connected to the circuit patterns of the circuit board 12 are formed on the surface of the circuit board 12 (S400). When the package completed by the present embodiment is mounted on a main board, solder bumps 32 may be formed on the surface of the circuit board 12 for electrical connection between the main board and the package. In the present exemplary embodiment, the solder bump 32 is formed below the circuit board 12. However, the solder bump 32 may be formed on the electrode pad 14 above the circuit board 12. Do.

도 9는 본 발명의 일 실시예에 따른 패키지를 나타낸 상면도이고, 도 10은 본 발명의 일 실시예에 따른 패키지의 단면도이다. 도 9 및 도 10을 참조하면, 회로기판(12), 전극패드(14), 언더필의 주입영역(15), 전자소자(16), 언더필(20), 금속패드(22), 범프(28), 솔더범프(32)가 도시되어 있다.9 is a top view showing a package according to an embodiment of the present invention, Figure 10 is a cross-sectional view of a package according to an embodiment of the present invention. 9 and 10, a circuit board 12, an electrode pad 14, an underfill injection region 15, an electronic device 16, an underfill 20, a metal pad 22, and a bump 28. Solder bump 32 is shown.

본 실시예에 따른 패키지는 회로기판(12) 상에 전자소자(16)를 실장하고, 전자소자(16)와 회로기판(12)이 형성하는 갭 사이에 언더필(20)을 주입하여 전자소자(16)와 회로기판(12)과의 접속을 보강한 형태이다. In the package according to the present embodiment, the electronic device 16 is mounted on the circuit board 12, and the underfill 20 is injected between the gap formed by the electronic device 16 and the circuit board 12. 16) and the circuit board 12 are reinforced.

본 실시예의 회로기판(12)에는 전자소자(16)가 실장되는 영역의 외측에 전극패드(14)가 형성되어 있다. 전자소자(16)가 실장되는 실장영역은 회로기판(12)에 전자소자(16)를 실장한 경우 전자소자(16)가 회로기판(12)을 커버하는 영역으로 전자소자(16)가 실장되는 영역에 전자소자(16)가 실장되며, 회로기판(12)과 전자소자(16)의 전기적 연결과정에서 회로기판(12)과 전자소자(16) 사이에는 갭이 형성되게 된다.In the circuit board 12 of the present embodiment, the electrode pad 14 is formed outside the region where the electronic element 16 is mounted. The mounting area in which the electronic device 16 is mounted is an area in which the electronic device 16 covers the circuit board 12 when the electronic device 16 is mounted on the circuit board 12. The electronic device 16 is mounted in the region, and a gap is formed between the circuit board 12 and the electronic device 16 during the electrical connection process between the circuit board 12 and the electronic device 16.

전자소자(16)는 반도체칩 등의 능동소자와 캐패시터, 인덕턴스, 저항과 같은 수동소자를 포함하는 개념으로 본 실시예에서는 전자소자(16)로서 반도체칩을 사용하였다.The electronic device 16 includes an active device such as a semiconductor chip and a passive device such as a capacitor, an inductance, and a resistor. In this embodiment, a semiconductor chip is used as the electronic device 16.

회로기판(12)과 전자소자(16) 사이에는 액상의 언더필(20)이 주입되어 회로기판(12)과 전자소자(16)와의 접속 신뢰성을 확보한다. 이러한 언더필(20)은 액상의 수지로서 회로기판(12)과 전자소자(16)와의 갭 사이에 주입하는 경우 일정량이 주변부로 유출된다.A liquid underfill 20 is injected between the circuit board 12 and the electronic device 16 to secure connection reliability between the circuit board 12 and the electronic device 16. When the underfill 20 is a liquid resin and is injected between the gap between the circuit board 12 and the electronic device 16, a certain amount flows out to the periphery.

회로기판(12)과 전자소자(16) 사이의 갭을 메우는 언더필(20)은 저점성의 에폭시 수지로 이루어 질 수 있다. 최근 전자기기의 박형화, 소형화, 고밀도화에 따라 전자소자(16)를 탑재하는 패키징 기술에 있어서도 고밀도 실장이 요구되어 회로기판(12)과 전자소자(16)가 형성하는 갭 또한 그 폭이 작아지고 있어 액상의 언더필(20)을 주입하는 경우 모세관 현상에 따라 채워질 수 있는데 언더필(20)이 저점성을 갖는 경우 언더필(20)의 주입이 용이하기 때문이다.The underfill 20 filling the gap between the circuit board 12 and the electronic device 16 may be made of a low viscosity epoxy resin. In recent years, the packaging technology for mounting the electronic device 16 is required due to the thinning, miniaturization, and high density of electronic devices. As a result, the gap formed by the circuit board 12 and the electronic device 16 has also become smaller. Injecting the liquid underfill 20 may be filled according to a capillary phenomenon because the underfill 20 is easily injected when the underfill 20 has a low viscosity.

그러나, 이러한 저점성의 언더필(20)은 회로기판(12)과 전자소자(16)가 형성하는 갭을 채우기에 용이하나, 주변부로의 유출 또한 용이하므로 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 트렌치(18)를 형성함으로써 저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지할 수 있다. 언더필의 주입영역(15)이란, 언더필(20)을 회로기판(12) 및 회로기판(12)에 실장되는 전자소자(16) 사이에 주입하게 되면 액상의 언더필(20)은 주변부로 퍼져나가게 되는데, 이러한 언더필(20)의 유출로 인해 주변부에 존재하는 전극패드(14) 등을 오염시키지 않도록 설정된 영역을 의미한다. 본 실시예에서는 전자소자(16)가 실장되는 영역과 전 극패드(14) 사이에 언더필의 주입영역(15)의 가장자리가 존재하게 된다.However, the low-viscosity underfill 20 is easy to fill the gap formed by the circuit board 12 and the electronic device 16, but also easily flows out to the periphery, so that the underfill injection region 15 of the underfill plasma treatment 27 By forming the trench 18 or the trench 18, the low viscosity underfill 20 can be prevented from leaking to the peripheral portion of the electrode pad 14 or the like. Underfill injection region 15 means that when the underfill 20 is injected between the circuit board 12 and the electronic device 16 mounted on the circuit board 12, the liquid underfill 20 is spread out to the periphery. This refers to a region set so as not to contaminate the electrode pad 14 and the like that exist in the periphery due to the outflow of the underfill 20. In the present embodiment, an edge of the injection region 15 of the underfill exists between the region where the electronic device 16 is mounted and the electrode pad 14.

저점성의 언더필(20)이 전극패드(14) 등의 주변부로의 유출을 방지하기 위해 언더필의 주입영역(15)에 플라즈마 처리(27)를 하거나 플라즈마 처리(27)를 통해 언더필의 주입영역(15)을 식각하여 트렌치(18)를 형성한다. 한편, 회로기판(12)의 표면에는 솔더 레지스트층(미도시)이 적층될 수 있으며, 회로기판(12)의 표면에 솔더 레지스트층이 적층된 경우에는 언더필의 주입영역(15)에 상응하는 위치의 솔더 레지스트층에 선택적으로 식각하여 트렌치(18)를 형성할 수 있다.In order to prevent the low-viscosity underfill 20 from leaking to the periphery of the electrode pad 14 or the like, a plasma treatment 27 is applied to the injection region 15 of the underfill or the injection region 15 of the underfill through the plasma treatment 27. ) Is etched to form trenches 18. On the other hand, a solder resist layer (not shown) may be stacked on the surface of the circuit board 12, and when the solder resist layer is stacked on the surface of the circuit board 12, a position corresponding to the injection region 15 of the underfill is provided. The trench 18 may be formed by selectively etching the solder resist layer.

트렌치(18)는 언더필의 주입영역(15)에 선택적으로 플라즈마 처리(27)를 반복적으로 수행하여 식각해 냄으로써 형성될 수 있다. 즉, 언더필의 주입영역(15)에 상응하는 개구부가 형성된 마스크를 회로기판(12)에 적층하고, 회로기판(12)에 플라즈마 처리를 수행하여 개구부에 의해 노출된 회로기판(12) 표면을 식각해 낸다. 대표적인 플라즈마 처리방법으로는, 식각용 가스를 플라즈마 상태로 만들고, 플라즈마 상태의 식각용 가스를 회로기판(12)에 충돌시켜 식각하는 ICP-RIE(inductive coupled plasma reactive ion etching)을 이용할 수 있다. ICP-RIE는 건식 식각의 일종이며 대표적인 직진성 식각공정이다.The trench 18 may be formed by repeatedly performing an etching process by selectively performing the plasma treatment 27 on the injection region 15 of the underfill. That is, a mask having an opening corresponding to the injection region 15 of the underfill 15 is stacked on the circuit board 12, and a plasma treatment is performed on the circuit board 12 to etch the surface of the circuit board 12 exposed by the opening. Do it. As a typical plasma treatment method, an inductive coupled plasma reactive ion etching (ICP-RIE) may be used in which an etching gas is brought into a plasma state and the etching gas in the plasma state is collided with the circuit board 12 to be etched. ICP-RIE is a type of dry etching and is a typical straight etching process.

회로기판(12)의 회로패턴과 전기적으로 연결되는 솔더범프(32)를 회로기판(12)의 표면에 형성할 수 있다. 본 실시예에 의해 완성된 패키지를 주기판(main board) 상에 실장하는 경우 주기판과 패키지와의 전기적 연결을 위해 회로기판(12)의 표면에 솔더범프(32)를 형성할 수 있다. 본 실시예에서는 회로기판(12)의 하부에 솔더범프(32)를 형성한 경우를 제시하고 있으나, 회로기판(12) 상부의 전극패 드(14) 상에 솔더범프(32)를 형성하는 것도 가능하다.The solder bumps 32 electrically connected to the circuit patterns of the circuit board 12 may be formed on the surface of the circuit board 12. When the package completed by the present embodiment is mounted on a main board, solder bumps 32 may be formed on the surface of the circuit board 12 for electrical connection between the main board and the package. In the present embodiment, the case where the solder bumps 32 are formed on the lower portion of the circuit board 12 is shown, but the solder bumps 32 are formed on the electrode pads 14 on the upper portion of the circuit board 12. It is possible.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art to which the present invention pertains without departing from the spirit and scope of the present invention as set forth in the claims below It will be appreciated that modifications and variations can be made.

도 1은 종래 기술에 따른 패키지를 나타낸 상면도1 is a top view showing a package according to the prior art

도 2는 본 발명의 일 실시예에 따른 패키지 제조방법의 순서도.2 is a flow chart of a package manufacturing method according to an embodiment of the present invention.

도 3 내지 도 8은 본 발명의 일 실시예에 따른 패키지 제조방법의 흐름도.3 to 8 are flowcharts of a package manufacturing method according to an embodiment of the present invention.

도 9는 본 발명의 일 실시예에 따른 패키지를 나타낸 상면도.9 is a top view showing a package according to an embodiment of the present invention.

도 10은 본 발명의 일 실시예에 따른 패키지의 단면도.10 is a cross-sectional view of a package according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

12 : 회로기판 14 : 전극패드12: circuit board 14: electrode pad

15 : 언더필의 주입영역 16 : 전자소자15: injection region of the underfill 16: electronic device

17 : 개구부 18 : 트렌치17: opening 18: trench

20 : 언더필 22 : 금속패드20: underfill 22: metal pad

26 : 마스크 27 : 플라즈마 처리26 mask 27 plasma treatment

28 : 범프 30 : 디스펜서28: bump 30: dispenser

32 : 솔더범프32: solder bump

Claims (13)

회로기판 및 상기 회로기판에 실장되는 전자소자 사이에 액상의 언더필(underfill)을 주입하여 패키지를 제조하는 방법으로서,A method of manufacturing a package by injecting a liquid underfill between a circuit board and an electronic device mounted on the circuit board, 상기 언더필의 주입영역을 식각하여 트렌치(trench)가 형성되도록 상기 회로기판에 상기 언더필의 주입영역에 상응하여 선택적으로 플라즈마 처리하는 단계;Selectively plasma treating the underfill injection region corresponding to the underfill injection region on the circuit board to form a trench; 상기 회로기판에 상기 전자소자를 실장하는 단계; 및Mounting the electronic device on the circuit board; And 상기 전자소자와 상기 회로기판 사이에 상기 언더필을 주입하는 단계를 포함하는 패키지 제조방법.And injecting the underfill between the electronic device and the circuit board. 제1항에 있어서,The method of claim 1, 상기 회로기판에는 회로패턴이 형성되며,A circuit pattern is formed on the circuit board, 상기 회로패턴과 전기적으로 연결되는 솔더범프를 상기 회로기판의 표면에 형성하는 단계를 더 포함하는 패키지 제조방법.And forming solder bumps electrically connected to the circuit patterns on the surface of the circuit board. 삭제delete 제1항에 있어서,The method of claim 1, 상기 선택적으로 플라즈마 처리하는 단계는,The selectively plasma treatment, ICP-RIE(inductive coupled plasma reactive ion etching)에 의해 수행되는 것을 특징으로 하는 패키지 제조방법.Package manufacturing method characterized in that performed by inductively coupled plasma reactive ion etching (ICP-RIE). 제1항에 있어서,The method of claim 1, 상기 선택적으로 플라즈마 처리하는 단계는,The selectively plasma treatment, 상기 언더필의 주입영역에 상응하는 개구부가 형성된 마스크를 상기 회로기판에 적층하는 단계; 및Stacking a mask having an opening corresponding to an injection region of the underfill on the circuit board; And 상기 회로기판을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 패키지 제조방법.And plasma processing the circuit board. 제1항에 있어서,The method of claim 1, 상기 회로기판의 표면에는 솔더 레지스트층이 적층되며,The solder resist layer is laminated on the surface of the circuit board, 상기 선택적으로 플라즈마 처리하는 단계는,The selectively plasma treatment, 상기 솔더 레지스트층을 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 패키지 제조방법.And plasma processing the solder resist layer. 제1항에 있어서,The method of claim 1, 상기 언더필은 저점성의 에폭시 수지를 포함하여 이루어지는 것을 특징으로 하는 패키지 제조방법.The underfill is a package manufacturing method comprising a low viscosity epoxy resin. 회로기판과;A circuit board; 상기 회로기판에 실장되는 전자소자와;An electronic device mounted on the circuit board; 상기 회로기판과 상기 전자소자 사이에 주입되는 언더필을 포함하되,Including an underfill injected between the circuit board and the electronic device, 상기 회로기판에는 상기 언더필의 주입영역에 상응하는 트렌치(trench)가 형성되는 것을 특징으로 하는 패키지.And a trench corresponding to the injection region of the underfill is formed in the circuit board. 제8항에 있어서,The method of claim 8, 상기 회로기판에는 회로패턴이 형성되며,A circuit pattern is formed on the circuit board, 상기 회로기판의 표면에 형성되며, 상기 회로패턴과 전기적으로 연결되는 솔더범프를 더 포함하는 것을 특징으로 하는 패키지.And a solder bump formed on a surface of the circuit board and electrically connected to the circuit pattern. 제8항에 있어서,The method of claim 8, 상기 트렌치는 플라즈마 처리를 수행하여 형성되는 것을 특징으로 하는 패키지.The trench is a package, characterized in that formed by performing a plasma treatment. 제10항에 있어서,The method of claim 10, 상기 플라즈마 처리는 ICP-RIE(inductive coupled plasma reactive ion etching)인 것을 특징으로 하는 패키지.The plasma treatment is an inductively coupled plasma reactive ion etching (ICP-RIE) package. 제8항에 있어서,The method of claim 8, 상기 회로기판의 표면에 적층되는 솔더 레지스트층을 더 포함하며, 상기 트렌치는 상기 솔더 레지스트층을 식각하여 형성되는 것을 특징으로 하는 패키지.And a solder resist layer laminated on a surface of the circuit board, wherein the trench is formed by etching the solder resist layer. 제8항에 있어서,The method of claim 8, 상기 언더필은 저점성의 에폭시 수지를 포함하여 이루어지는 것을 특징으로 하는 패키지.The underfill package comprises a low viscosity epoxy resin.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153680B1 (en) * 2009-09-18 2012-06-18 삼성전기주식회사 Fabricating method of printed circuit board

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396432B2 (en) 2017-01-23 2019-08-27 Samsung Electro-Mechanics Co., Ltd. Antenna-integrated radio frequency module
KR101952870B1 (en) 2017-01-23 2019-02-28 삼성전기주식회사 Antenna-integrated radio frequency module

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010050870A (en) * 1999-10-08 2001-06-25 니시가키 코지 Method for manufacturing semiconductor devices
JP2005353672A (en) 2004-06-08 2005-12-22 Fujitsu Ltd Flip chip mounting method
US20060148136A1 (en) * 2003-12-10 2006-07-06 Odegard Charles A Patterned plasma treatment to improve distribution of underfill material

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010050870A (en) * 1999-10-08 2001-06-25 니시가키 코지 Method for manufacturing semiconductor devices
US20060148136A1 (en) * 2003-12-10 2006-07-06 Odegard Charles A Patterned plasma treatment to improve distribution of underfill material
JP2005353672A (en) 2004-06-08 2005-12-22 Fujitsu Ltd Flip chip mounting method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153680B1 (en) * 2009-09-18 2012-06-18 삼성전기주식회사 Fabricating method of printed circuit board

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