KR100896784B1 - High Performance Packet Processing System with SPI Switching among Network Processors - Google Patents

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Abstract

본 발명은 패킷처리장치에 관한 것으로 상세하게는 다수의 패킷처리용 프로세서를 구비한 장치에서 이루고자 하는 목표에 따라 패킷처리용 프로세서를 파이프라인 형태로 운영하거나 부하 분산의 방법으로 운영하거나 혹은 이중화 구성으로 장애 시 다른 패킷 처리기가 패킷을 중단 없이 처리할 수 있는, 그 구성이 유동적으로 변화 가능한 패킷처리장치이다. The present invention relates to a packet processing apparatus, and more particularly, to a packet processing processor in a pipelined form, a load balancing method, or a redundant configuration according to a goal to be achieved in an apparatus having a plurality of packet processing processors. It is a packet processing apparatus whose configuration can be changed flexibly so that another packet processor can process a packet without interruption in case of failure.

패킷처리장치는 패킷 처리 단계를 연속된 네트워크 프로세서가 처리하는 구성, 상향/하향패킷인터페이스에 속한 포트를 나누어 분산된 네트워크 프로세서에서 처리하는 구성 또는 활성화된(Active) 네트워크 프로세서만을 통해 패킷을 처리하다가 장애가 발생하면 백업 네트워크 프로세서가 패킷을 처리하는 이중화 구성을 패킷인터페이스스위치의 스위치 조합에 의해 유연하게 구성하도록 함으로써 상황에 적합한 시스템 구성을 용이하게 하는 효과The packet processing device fails to process the packet through only the active network processor or the active network processor, which divides the ports belonging to the uplink / downlink packet interface and processes them in a distributed network processor. When it occurs, the backup network processor flexibly configures a redundant configuration for processing packets by a switch combination of packet interface switches, thereby facilitating a system configuration suitable for a situation.

패킷 처리장치, 네트워크 프로세서, 패킷인터페이스, 패킷인터페이스스위치 Packet Processing Unit, Network Processor, Packet Interface, Packet Interface Switch

Description

네트워크 프로세서 간 패킷인터페이스스위치 연결에 의한 패킷처리장치{High Performance Packet Processing System with SPI Switching among Network Processors}High Performance Packet Processing System with SPI Switching among Network Processors

도 1은 종래 패킷처리장치의 기본 구성을 도시한 것이며,1 shows a basic configuration of a conventional packet processing apparatus,

도 2는 종래 패킷처리장치 중 파이프라인 패킷처리장치를 도시한 것이며,Figure 2 shows a pipeline packet processing apparatus of the conventional packet processing apparatus,

도 3은 종래 패킷처리장치 중 부하분산 패킷처리장치를 도시한 것이며,Figure 3 shows a load balancing packet processing apparatus of the conventional packet processing apparatus,

도 4는 본 발명에 따른 패킷처리장치의 일 실시예로 파이프라인 구성을 도시한 것이며,4 illustrates a pipeline configuration as an embodiment of a packet processing apparatus according to the present invention.

도 5는 본 발명에 따른 패킷처리장치의 일 실시예로 부하분산 구성을 도시한 것이며,Figure 5 shows a load balancing configuration as an embodiment of a packet processing apparatus according to the present invention,

도 6은 본 발명에 다른 패킷처리장치의 일 실시예로 이중 구성을 도시한 것이다. 6 illustrates a dual configuration as an embodiment of a packet processing apparatus according to the present invention.

본 발명은 패킷처리장치에 관한 것으로, 더욱 상세하게는 다수의 네트워크 프로세서로 구성되는 패킷 처리장치의 구성에 있어서 네트워크 프로세서의 다양한 구성이 가능하도록 패킷 인터페이스를 스위칭하는 시스템 구성 방법 및 그 장치에 관한 것이다.The present invention relates to a packet processing apparatus, and more particularly, to a system configuration method and apparatus for switching a packet interface to enable various configurations of a network processor in a packet processing apparatus composed of a plurality of network processors. .

도 1은 일반적으로 통신망에서 패킷을 처리하는 패킷 처리장치의 구성을 나타낸 것으로 패킷 인터페이스를 가진 패킷 처리장치를 보이고 있다.1 illustrates a configuration of a packet processing apparatus for processing a packet in a communication network in general, and shows a packet processing apparatus having a packet interface.

도 1에서 보는 바와 같이 패킷 인터페이스는 고속의 인터넷망에 접속되는 상향 패킷 인터페이스와 내부망에 접속되는 하향 패킷 인터페이스로 구성된다. 일반적으로 패킷 처리장치는 패킷 처리용 프로세서로 구성되는데, 고속 패킷 처리를 위해 네트워크 프로세서라는 전용 프로세서 장치를 사용한다. As shown in FIG. 1, a packet interface includes an uplink packet interface connected to a high speed internet network and a downlink packet interface connected to an internal network. In general, a packet processing apparatus includes a processor for processing a packet, and uses a dedicated processor apparatus called a network processor for high speed packet processing.

도 2는 종래의 패킷 처리장치 구성을 보이는 것으로 패킷 처리의 성능을 높이기 위하여 다수의 패킷 처리장치로 구성한 방법에 대한 도면을 보이고 있다.FIG. 2 shows a conventional packet processing apparatus and shows a method of configuring a plurality of packet processing apparatuses to increase packet processing performance.

도 2는 패킷 처리장치 하나로 원하는 패킷 처리 성능을 달성하지 못하는 경우에 하나 이상의 패킷 처리장치를 연결하여 파이프라인 (pipeline) 형태로 패킷 처리 작업을 나누어 처리함으로써 패킷 처리 성능을 높일 수 있다. 하지만 이 경우에 패킷 처리 부담이 적은 경우에도 모든 패킷 처리장치를 거쳐야 상향 패킷 인터페이스와 하향 패킷 인터페이스 사이의 패킷 전송을 보장할 수 있으므로 모든 패킷 처리장치를 구비해야 하는 부담이 따른다.2, when one packet processing apparatus does not achieve desired packet processing performance, the packet processing performance may be increased by dividing and processing packet processing tasks in a pipeline form by connecting one or more packet processing apparatuses. However, even in this case, even if the packet processing burden is small, the packet transmission between the uplink packet interface and the downlink packet interface can be guaranteed only through all the packet processing apparatuses, and thus the burden of having all the packet processing apparatuses is involved.

도 3은 종래의 또다른 구성 방법으로 패킷의 처리를 다수의 패킷 처리장치가 분담하여 분산처리하는 방법을 보이는 도면이다.3 is a diagram illustrating a method of distributing and processing a packet by a plurality of packet processing apparatuses according to another conventional configuration method.

도 3에서 패킷 처리장치의 수를 N이라 할 때, 각 패킷 처리장치에서는 입력 된 전체 패킷 수를 1/N 개만 처리하므로 부하가 분산되어 보다 빠른 패킷 처리를 수행할 수 있다. 하지만 패킷이 입력된 순서대로 처리되어 출력되어야 하는 경우에 분산된 패킷 처리장치에서 서로 독립적으로 처리함으로써 패킷의 순서가 바뀌는 상황이 발생할 수 있다. 하지만 이 경우에 패킷 인터페이스가 다수의 포트로 구성되어 포트별로 부하를 각각의 패킷 처리장치에 분산하는 경우에는 원래의 부하분산 효과를 얻을 수 있다.In FIG. 3, when the number of packet processing apparatuses is N, each packet processing apparatus processes only 1 / N of the total number of input packets, so that the load is distributed, thereby enabling faster packet processing. However, when packets are to be processed and output in the order of input, a situation may occur in which the order of the packets is changed by processing them independently in the distributed packet processing apparatus. However, in this case, if the packet interface is composed of a plurality of ports to distribute the load to each packet processing apparatus for each port, the original load balancing effect can be obtained.

이와 같이 종래에는 패킷 처리장치의 성능을 높이기 위하여 다수의 패킷 처리장치를 통해 구성하는 경우가 있었으나 그 구성이 고정적이어서 다양한 망 구성에 적절하게 대응하지 못하는 문제를 갖고 있다.As described above, in order to improve the performance of the packet processing apparatus, the packet processing apparatus may be configured through a plurality of packet processing apparatuses.

본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명에서는 다수의 패킷처리용 프로세서를 구비한 장치에서 이루고자 하는 목표에 따라 패킷처리용 프로세서를 파이프라인 형태로 운영하거나 부하 분산의 방법으로 운영하거나 혹은 이중화 구성으로 장애 시 다른 패킷 처리장치가 패킷을 중단 없이 처리할 수 있는, 그 구성이 유동적으로 변화 가능한 패킷처리장치를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and in the present invention, a packet processing processor is operated in a pipelined form or a load balancing method according to a goal to be achieved in an apparatus having a plurality of packet processing processors. It is an object of the present invention to provide a packet processing apparatus whose configuration can be flexibly changed so that another packet processing apparatus can handle the packet without interruption in case of failure or a redundant configuration.

상기의 기술적 과제를 달성하기 위한 본 발명의 패킷처리장치는 2 이상인 N개의 프로세서, 패킷인터페이스스위치, 상향패킷인터페이스 및 하향패킷인터페이스를 포함하여 구성된 패킷처리장치에 있어서, 상기 패킷인터페이스스위치는 상기 상 향패킷인터페이스와 연결되어 패킷을 수신하며 상기 하향패킷인터페이스와 연결되어 패킷을 송신하고, 상기 패킷인터페이스스위치는 상기 N개의 프로세서 각각에 연결되는 프로세서상향패킷인터페이스 및 프로세서하향패킷인터페이스를 포함하고, 상기 패킷인터페이스스위치는 상기 N개의 프로세서상향패킷인터페이스 및 상기 N개의 프로세서하향패킷인터페이스 각각을 활성화 시키고 연결시키는 스위치를 포함하며, 상기 스위치의 조합에 의해 상기 상향패킷인터페이스로부터 입력된 패킷의 처리에 관여하는 프로세서의 수, 패킷처리 방법 또는 패킷의 처리에 관여하는 프로세서의 수 및 패킷처리 방법이 유동적으로 변화되는 특징을 갖는다. In the packet processing apparatus of the present invention for achieving the above technical problem is a packet processing apparatus comprising two or more N processors, a packet interface switch, an uplink packet interface and a downlink packet interface, the packet interface switch is the upward A packet interface connected with a packet interface to receive a packet, and a packet interface connected with the downlink packet interface to transmit a packet, wherein the packet interface switch includes a processor uplink packet interface and a processor downlink packet interface connected to each of the N processors, and the packet interface The switch includes a switch for activating and connecting each of the N processor uplink packet interfaces and the N processor downlink packet interfaces, and the combination of the switches is involved in the processing of packets input from the uplink packet interface. The number of processors, the packet processing method, or the number of processors involved in the processing of the packet and the packet processing method may be changed flexibly.

상기 스위치의 조합에 의하여 상기 상향패킷인터페이스에서 수신되는 패킷의 처리 경로가 결정되는데, 상기 수신된 패킷의 처리는 2개 이상의 프로세서를 이용한 순차적 처리(파이프라인구성), 단일한 프로세서를 이용한 처리 또는 2개 이상의 프로세서를 이용한 병렬 처리(부하분산구성)일 수 있다. 본 발명의 핵심은 상술한 패킷의 처리 방법이 상기 스위치의 조합에 의하여 유동적으로 변화된다는 것이다. The combination of the switches determines a processing path of packets received at the uplink packet interface, and the processing of the received packets includes sequential processing using two or more processors (pipeline configuration), processing using a single processor, or two. Parallel processing (load balancing) using two or more processors. The key point of the present invention is that the packet processing method described above is fluidly changed by the combination of the switches.

프로세서의 패킷 인터페이스인 프로세스상향패킷인터페이스 및 프로세스하향패킷인터페이스는 패킷인터페이스스위치를 구성하는 스위치에 의해 각각 활성화 또는 불활성화되고 상향/하향패킷인터페이스와 프로세스 상향/하향패킷인터페이스 및 프로세스 상향/하향패킷인터페이스 간 연결이 결정되므로 상기 스위치의 조합에 의하여 패킷처리장치의 구성이 변화되어 패킷의 처리에 관여하는 프로세서의 수, 패킷처리 방법 또는 패킷의 처리에 관여하는 프로세서의 수 및 패킷처리 방법이 유동적으로 변화될 수 있는 것이다. The process uplink packet interface and the process downlink packet interface, which are the packet interfaces of the processor, are activated or deactivated by the switch constituting the packet interface switch, respectively, and between the up / down packet interface and the process up / down packet interface and the process up / down packet interface. Since the connection is determined, the configuration of the packet processing apparatus is changed by the combination of the switches, so that the number of processors involved in the processing of the packet, the packet processing method, or the number of processors involved in the processing of the packet and the packet processing method can be changed flexibly. It can be.

상기 스위치의 조합에 의해 구성될 수 있는 대표적 패킷처리장치의 구성은 파이프라인구성, 부하분산구성 또는 이중화구성을 들 수 있다. Representative packet processing apparatus that can be configured by the combination of the switch may be a pipeline configuration, a load balancing configuration or a redundant configuration.

파이프라인 구성은 패킷이 처리되는 채널이 단일하며, 패킷의 처리에 관여하는 프로세서의 수가 하나 이상인 패킷처리장치의 구성이며, 부하분산구성은 패킷이 처리되는 채널이 2개 이상이며 패킷의 처리에 관여하는 프로세서의 수가 하나 이상인 패킷처리장치의 구성이며, 이중화구성은 패킷이 처리되는 채널이 단일하며 패킷의 처리에 관여하는 프로세서의 수가 단일하나 활성화된 프로세서에서 장애가 발생할 시 불활성 상태에 있던 백업 프로세서가 패킷을 처리하게 되는 구성이다. The pipeline configuration consists of a packet processing device that has a single channel where a packet is processed and has one or more processors involved in the packet processing. The load balancing configuration includes two or more channels where a packet is processed and is involved in the processing of a packet. The packet processing unit is composed of one or more processors, and the redundant configuration is a single channel processing a packet, and the number of processors involved in processing a packet is single, but a backup processor that is in an inactive state when an active processor fails. It is a configuration that will process.

이때, 상기 채널은 외부에서 상향패킷인터페이스를 통해 수신된 패킷이 하향패킷인터페이스를 통해 패킷처리장치에서 처리된 패킷을 송신하기까지 패킷처리장치 내부에서 패킷이 처리되는 경로를 의미하는 것이다. In this case, the channel refers to a path through which a packet is processed in the packet processing apparatus until the packet received through the uplink packet interface from the outside transmits the processed packet in the packet processing apparatus through the downlink packet interface.

이중화구성에 있어, 상기 활성화된 프로세서와 백업 프로세서 사이에 각각의 프로세서의 상태가 주기적으로 보고되며, 상기 상태 보고가 이루어 지지 않을 때 상기 활성화된 프로세서에 장애가 발생된 것으로 간주하고 상기 백업 프로세서에 의해 스위치의 조합이 변경되어 백업 프로세서가 활성화되고 상기 장애가 발생된 프로세서는 비활성화 시키는 것이 바람직하며, 상기 활성화된 프로세서와 백업 프로세서는 물리적인 프로세서를 각각 지칭함이 아닌 프로세서의 동작 상태에 따른 지칭임을 명시한다. In a redundant configuration, the status of each processor is periodically reported between the activated processor and the backup processor, and when the status is not reported, the activated processor is considered to have failed and is switched by the backup processor. It is preferable to change the combination of and to activate the backup processor and to deactivate the failed processor. The activated processor and the backup processor are referred to according to the operating state of the processor, not to the physical processor.

상술한 본 발명의 구성에 있어서, 상기 프로세서는 패킷 처리용 프로세서가 바람직하고, 가장 바람직하게는 네트워크 프로세서가 가장 바람직하다. 또한 상기 패킷인터페이스스위치는 레지스터를 더 포함하여 구성되며, 상기 레지스터는 상기 스위치의 조합에 대한 정보를 포함하는 것이 바람직하다. In the above-described configuration of the present invention, the processor is preferably a packet processing processor, and most preferably a network processor. In addition, the packet interface switch further comprises a register, the register preferably includes information about the combination of the switch.

본 발명의 상세한 설명에 있어 상기 프로세서상향패킷인터페이스 및 프로세서하향패킷인터페이스는 일반적인 패킷인터페이스이며, 상기 상향패킷인터페이스 및 하향패킷인터페이스와 물리적으로 구별하고 각 프로세서에 종속된 패킷인터페이스임을 명확히 하기 위해 상기와 같이 용어를 한정하여 지칭하였을 뿐임을 명시한다. In the detailed description of the present invention, the processor uplink packet interface and the processor downlink packet interface are general packet interfaces, and are physically distinguished from the uplink packet interface and the downlink packet interface and as described above to clarify that they are packet interfaces dependent on each processor. Clearly referred to terms only.

본 발명에 따른 구성 중 설명의 용이함 및 명료함을 위해 2개의 프로세서로 구성된 패킷처리 장치를 도시한 도4 내지 도 5를 참고로 하여 본 발명의 핵심 구성을 상세히 설명하고자 한다. The core configuration of the present invention will be described in detail with reference to FIGS. 4 to 5 showing a packet processing apparatus composed of two processors for ease and clarity of the configuration according to the present invention.

도 4는 본 발명에 따른 패킷처리 장치에서 스위치의 조합에 따른 파이프라인구성의 일 실시예이다. 도 4에서 알 수 있듯이 상기 패킷처리장치는 제 1 프로세서(410) 및 제 2 프로세서(420)를 포함하여 구성되며, 각 프로세서는 프로세서상향패킷인터페이스(411 또는 421) 및 프로세서하향패킷인터페이스(412 또는 422)와 연결되게 된다. 이때, 패킷인터페이스스위치(430)는 파이프라인구성을 위해 상향패킷인터페이스(440)와 제 1 프로세서(410)의 프로세서상향패킷인터페이스(411)와 연결되고, 제 1 프로세서(410)의 프로세서하향패킷인터페이스(412)가 제 2 프로세서(420)의 프로세서상향패킷인터페이스(421)와 연결되며, 제 2 프로세서(420)의 프로세서하향패킷인터페이스(422)가 하향패킷인터페이스(450)와 연결되는 스위치의 조합을 갖게 된다. 도 4의 패킷인터페이스스위치(430) 내부의 점선은 상기 스위치 조합에 의한 인터페이스간의 연결을 도시한 것이다. 도 4의 스위치 조합에 의해서 패킷처리장치에 수신되는 패킷은 도 4의 기호(A)의 채널을 따라 처리되게 된다.Figure 4 is an embodiment of the pipeline configuration according to the combination of the switch in the packet processing apparatus according to the present invention. As shown in FIG. 4, the packet processing apparatus includes a first processor 410 and a second processor 420, and each processor includes a processor uplink packet interface 411 or 421 and a processor downlink packet interface 412. 422). At this time, the packet interface switch 430 is connected to the uplink packet interface 440 and the processor uplink packet interface 411 of the first processor 410 for the pipeline configuration, the processor downlink packet interface of the first processor 410 412 is connected to the processor uplink packet interface 421 of the second processor 420, the processor downlink packet interface 422 of the second processor 420 is connected to the downlink packet interface 450 Will have The dotted line inside the packet interface switch 430 of FIG. 4 illustrates the connection between the interfaces by the switch combination. Packets received by the packet processing apparatus by the switch combination of FIG. 4 are processed along the channel of symbol A of FIG.

도 5는 본 발명에 따른 패킷처리 장치에서 스위치의 조합에 따른 부하분산구성의 일 실시예이다. 도 5에서 알 수 있듯이 상기 패킷처리장치는 제 1 프로세서 (510) 및 제 2 프로세서(520)를 포함하여 구성되며, 이때, 패킷인터페이스스위치(530)는 부하분산구성을 위해 상향패킷인터페이스(540)와 제 1 프로세서(510)의 프로세서상향패킷인터페이스(511) 및 제 2 프로세서(520)의 프로세서상향패킷인터페이스(521)가 연결되고, 제 1 프로세서(510)의 프로세서하향패킷인터페이스(512) 및 제 2 프로세서(520)의 프로세서하향패킷인터페이스(522)와 하향패킷인터페이스(550)가 연결되는 스위치의 조합을 갖게 된다. 도 5의 패킷인터페이스스위치(530) 내부의 점선은 상기 스위치 조합에 의한 인터페이스간의 연결을 도시한 것이다. 도 5의 스위치 조합에 의해서 패킷처리장치에 수신되는 패킷은 도 5의 기호(B 및 C)의 채널을 따라 처리되게 된다. 5 is an embodiment of a load balancing configuration according to a combination of switches in the packet processing apparatus according to the present invention. As shown in FIG. 5, the packet processing apparatus includes a first processor 510 and a second processor 520, wherein the packet interface switch 530 is an uplink packet interface 540 for a load balancing configuration. And the processor uplink packet interface 511 of the first processor 510 and the processor uplink packet interface 521 of the second processor 520, and the processor downlink packet interface 512 and the first processor 510 of the first processor 510. The processor downlink packet interface 522 and the downlink packet interface 550 of the two processors 520 have a combination of switches. The dotted line inside the packet interface switch 530 of FIG. 5 shows the connection between the interfaces by the combination of the switches. Packets received by the packet processing apparatus by the switch combination of FIG. 5 are processed along the channels of symbols B and C of FIG.

이때, 상기 상향패킷인터페이스(540)에 속한 포트가 나뉘어 제 1 프로세서(510)의 프로세서상향패킷인터페이스(511) 및 제 2 프로세서(520)의 프로세서상향패킷인터페이스(521)와 포트별로 연결되며, 상기 하향패킷인터페이스(550)에 속한 포트가 나뉘어 제 1 프로세서(510)의 프로세서하향패킷인터페이스(512) 및 제 2 프로세서(520)의 프로세서하향패킷인터페이스(522)와 포트별로 연결된다. 따라서 도 5의 기호(B 및 C)의 채널을 따라 병렬처리되는 패킷은 포트별로 처리되므로 패킷의 유입 순서는 그대로 유지된 채 처리되어 송신되게 된다. In this case, the ports belonging to the uplink packet interface 540 are divided and connected to the processor uplink packet interface 511 of the first processor 510 and the processor uplink packet interface 521 of the second processor 520 for each port. Ports belonging to the downlink packet interface 550 are divided and connected to the processor downlink packet interface 512 of the first processor 510 and the processor downlink packet interface 522 of the second processor 520 for each port. Therefore, since the packets processed in parallel along the channels B and C of FIG. 5 are processed for each port, the packets are processed and transmitted while the inflow order of the packets is maintained.

도 6은 본 발명에 따른 패킷처리 장치에서 스위치의 조합에 따른 이중구성의 일 실시예이다. 도 6에서 알 수 있듯이 상기 패킷처리장치는 제 1 프로세서 (610) 및 제 2 프로세서(620)를 포함하여 구성되며, 이때, 패킷인터페이스스위치(630)는 이중구성을 위해 상향패킷인터페이스(640)와 제 1 프로세서(610)의 프로세서상향패킷인터페이스(611)가 연결되고, 제 1 프로세서(610)의 프로세서하향패킷인터페이스(612)는 하향패킷인터페이스(650)와 연결되는 스위치의 조합을 갖게 된다. 따라서 활성화된 프로세서는 제 1 프로세서(610)뿐이며, 도 6의 스위치 조합에 의해서 패킷처리장치에 수신되는 패킷은 도 5의 기호(D)의 채널을 따라 처리되게 된다. 도 6의 패킷인터페이스스위치(630) 내부의 점선은 상기 스위치 조합에 의한 인터페이스간의 연결을 도시한 것이다. 이중구성에서는 상기 활성화된 제 1 프로세서(610)의 장애 발생 시 백업 프로세서인 제 2 프로세서(620)가 활성화되는 특징이 있다. 장애가 발생했음을 판단하기 위해, 상기 제 1 프로세서(610)와 제 2 프로세서(620) 사이에 각각의 프로세서의 상태가 다른 프로세서에 주기적으로 보고되는 것이 바람직하며, 상기 제 1 프로세서(610)의 상태 보고가 일정시간이 흐른 후에도 제 2 프로세서(620)에 보고되지 않을 때 상기 제 2 프로세서(620)는 활성화된 제 1 프로세서(610)에 장애가 발생된 것으로 간주하여 제 2 프로세서(620)에 의해 스위치의 조합이 변경되는 것이 바람직하다. 상기 제 2 프로세서(620)에 의해 변경되는 스위치의 조합은 상향패킷인터페이스(640)와 제 2 프로세서(620)의 프로세서상향패킷인터페이스(621)가 연결되고, 제 2 프로세서(620)의 프로세서하향패킷인터페이스(622)는 하향패킷인터페이스(650)가 연결되는 스위치의 조합이다. 따라서 제 1 프로세 서(610)의 장애 발생시 패킷의 처리경로는 도 6의 기호(E)가 된다. 이때, 제 2 프로세서(620)에 의해 제 2 프로세서(620)가 활성화된 상태에서 상술한 바와 동일하게 제 2 프로세서(620)에 장애가 발생할 시에는 제 1 프로세서(610)에 의해 스위치의 조합이 변경되어 제 1 프로세서(610)가 다시 활성화됨은 본 발명의 이중구성 개념에 있어 자명한 사실이다. Figure 6 is an embodiment of a dual configuration according to the combination of the switch in the packet processing apparatus according to the present invention. As can be seen in FIG. 6, the packet processing apparatus includes a first processor 610 and a second processor 620, wherein the packet interface switch 630 is configured with an uplink packet interface 640 for dual configuration. The processor uplink packet interface 611 of the first processor 610 is connected, and the processor downlink packet interface 612 of the first processor 610 has a combination of switches connected to the downlink packet interface 650. Therefore, only the first processor 610 is activated, and the packet received by the packet processing apparatus by the switch combination of FIG. 6 is processed along the channel of symbol D of FIG. 5. The dotted line inside the packet interface switch 630 of FIG. 6 shows the connection between the interfaces by the switch combination. In the dual configuration, when the failure of the activated first processor 610 occurs, the second processor 620, which is a backup processor, is activated. In order to determine that a failure has occurred, it is preferable that the status of each processor is periodically reported to another processor between the first processor 610 and the second processor 620, and the status report of the first processor 610 is reported. Is not reported to the second processor 620 even after a certain time has elapsed, the second processor 620 considers that the activated first processor 610 has failed, and the second processor 620 determines that the switch is turned off. It is preferable that the combination is changed. The combination of the switches changed by the second processor 620 is the uplink packet interface 640 and the processor uplink packet interface 621 of the second processor 620, the processor downlink packet of the second processor 620 The interface 622 is a combination of switches to which the downlink packet interface 650 is connected. Therefore, when the failure of the first processor 610 occurs, the packet processing path becomes symbol E of FIG. In this case, when a failure occurs in the second processor 620 as described above in the state where the second processor 620 is activated by the second processor 620, a combination of switches is changed by the first processor 610. It is apparent in the dual concept of the present invention that the first processor 610 is activated again.

이상에서 설명한 바와 같이 본 발명에 따른 패킷인터페이스스위치를 이용한 패킷처리장치는 패킷 처리 단계를 연속된 네트워크 프로세서가 처리하는 구성, 상향/하향패킷인터페이스에 속한 포트를 나누어 분산된 네트워크 프로세서에서 처리하는 구성 또는 활성화된(Active) 네트워크 프로세서만을 통해 패킷을 처리하다가 장애가 발생하면 백업 네트워크 프로세서가 패킷을 처리하는 이중화 구성을 패킷인터페이스스위치의 스위치 조합에 의해 유연하게 구성하도록 함으로써 상황에 적합한 시스템 구성을 용이하게 하는 효과가 있다.As described above, the packet processing apparatus using the packet interface switch according to the present invention includes a configuration in which a network processor processes a packet processing step, a configuration in which a port belonging to an uplink / downlink packet interface is divided and processed in a distributed network processor, or It makes it easy to configure a system appropriate to the situation by flexibly configuring a redundant configuration in which a backup network processor processes a packet when a failure occurs while processing a packet through only an active network processor by a switch combination of a packet interface switch. There is.

Claims (8)

2 이상인 N개의 프로세서, 패킷인터페이스스위치, 상향패킷인터페이스 및 하향패킷인터페이스를 포함하여 구성된 패킷처리장치에 있어서,In the packet processing apparatus comprising two or more N processors, a packet interface switch, an uplink packet interface and a downlink packet interface, 상기 패킷인터페이스스위치는 상기 상향패킷인터페이스와 연결되어 패킷을 수신하며 상기 하향패킷인터페이스와 연결되어 패킷을 송신하고,The packet interface switch is connected to the uplink packet interface to receive a packet and is connected to the downlink packet interface to transmit a packet, 상기 패킷인터페이스스위치는 상기 N개의 프로세서 각각에 연결되는 프로세서상향패킷인터페이스 및 프로세서하향패킷인터페이스를 포함하고,The packet interface switch includes a processor uplink packet interface and a processor downlink packet interface connected to each of the N processors, 상기 패킷인터페이스스위치는 상기 N개의 프로세서상향패킷인터페이스 및 상기 N개의 프로세서하향패킷인터페이스 각각을 활성화 시키고 연결시키는 스위치를 포함하며,The packet interface switch includes a switch for activating and connecting each of the N processor uplink packet interface and the N processor downlink packet interface, 상기 스위치의 조합에 의해 상기 상향패킷인터페이스로부터 입력된 패킷의 처리에 관여하는 프로세서의 수, 패킷처리 방법 또는 패킷의 처리에 관여하는 프로세서의 수 및 패킷처리 방법이 유동적으로 변화하며,By the combination of the switches, the number of processors involved in the processing of the packet input from the uplink packet interface, the packet processing method or the number of processors involved in the processing of the packet and the packet processing method vary flexibly. 상기 N개의 프로세서에 속하는 제 1 프로세서 및 제 2 프로세서는 상기 스위치의 조합에 의해 상향패킷인터페이스가 제 1 프로세서의 프로세서상향패킷인터페이스와 연결되고, 제 1 프로세서의 프로세서하향패킷인터페이스가 제 2 프로세서의 프로세서상향패킷인터페이스와 연결되며, 제 2 프로세서의 프로세서하향패킷인터페이스가 하향패킷인터페이스와 연결되는 것을 특징으로 하는 패킷처리장치.The first processor and the second processor belonging to the N processors have an uplink packet interface connected to a processor uplink packet interface of the first processor by a combination of the switches, and a processor downlink packet interface of the first processor is a processor of the second processor. And an uplink packet interface and a downlink packet interface of the second processor to a downlink packet interface. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 1항에 있어서, The method of claim 1, 상기 패킷인터페이스스위치는 레지스터를 더 포함하여 구성되며,The packet interface switch further comprises a register, 상기 레지스터는 상기 스위치의 조합에 대한 정보를 포함하는 것을 특징으로 하는 패킷처리장치.And the register comprises information on the combination of the switches.
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