KR100894750B1 - Integrated circuit - Google Patents

Integrated circuit Download PDF

Info

Publication number
KR100894750B1
KR100894750B1 KR1020037000050A KR20037000050A KR100894750B1 KR 100894750 B1 KR100894750 B1 KR 100894750B1 KR 1020037000050 A KR1020037000050 A KR 1020037000050A KR 20037000050 A KR20037000050 A KR 20037000050A KR 100894750 B1 KR100894750 B1 KR 100894750B1
Authority
KR
South Korea
Prior art keywords
supply rail
noise
analog
integrated circuit
voltage
Prior art date
Application number
KR1020037000050A
Other languages
Korean (ko)
Other versions
KR20030037262A (en
Inventor
휴게즈존비
Original Assignee
엔엑스피 비 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔엑스피 비 브이 filed Critical 엔엑스피 비 브이
Priority claimed from PCT/IB2002/001407 external-priority patent/WO2002091471A2/en
Publication of KR20030037262A publication Critical patent/KR20030037262A/en
Application granted granted Critical
Publication of KR100894750B1 publication Critical patent/KR100894750B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

아날로그 회로(30)를 포함하고 선택사양적으로 디지털 회로(50)를 포함하는 집적 회로(100)가 집적 회로 접지 레일(114) 상에 존재하는 기판 잡음을 상기 아날로그 회로(30)의 공급 레일(116) 상에 결합시킨다. 이로써, 공급 레일과 접지 간의 전압 차는 실질적으로 잡음과 무관하게 되고, 이로써 상기 아날로그 회로 내에서 신호에 대한 잡음의 영향을 감소시키거나 제거한다.

Figure R1020037000050

Substrate noise in which the integrated circuit 100, which includes the analog circuit 30 and optionally the digital circuit 50, is present on the integrated circuit ground rail 114 may be applied to a supply rail of the analog circuit 30. 116). In this way, the voltage difference between the supply rail and ground becomes substantially noise free, thereby reducing or eliminating the effect of noise on the signal within the analog circuit.

Figure R1020037000050

Description

집적 회로{INTEGRATED CIRCUIT} Integrated Circuits {INTEGRATED CIRCUIT}             

본 발명은 아날로그 회로를 포함하고 상기 아날로그 회로에서의 신호에 대한 기판 잡음의 영향을 감소시키는 수단을 갖는 집적 회로에 관한 것이며, 본 발명은 아날로그 회로 및 디지털 회로를 포함하되, 특히 디지털 회로가 기판 잡음을 생성하는 혼합 신호 집적 회로(mixed signal integrated circuits)에 대한 응용을 가지지만 이러한 것으로 한정되는 것은 아니다. The present invention relates to an integrated circuit comprising an analog circuit and having means for reducing the influence of substrate noise on a signal in the analog circuit, the invention comprising analog circuits and digital circuits, in particular digital circuits comprising substrate noise. Applications include, but are not limited to, mixed signal integrated circuits that produce.

디지털 집적 회로에서 로직 게이트들의 스위칭으로 인해 집적 회로 내부의 전원 레일에는 큰 과도 전류가 발생할 수 있다. 이 과도 전류는 전원 레일 상에서 잡음을 형성한다. 디지털 회로는 이러한 잡음이 존재할 시에도 그에 대한 내성이 강하지만, 혼합 신호 집적 회로에서, 아날로그 회로가 동일한 전원 레일을 사용한다면, 상기 잡음은 아날로그 신호를 훼손(corrupt)시킬 수 있다. Switching of logic gates in a digital integrated circuit can cause a large transient current in the power rail inside the integrated circuit. This transient creates noise on the supply rails. Digital circuits are more tolerant when such noise is present, but in mixed signal integrated circuits, the noise can corrupt the analog signal if the analog circuitry uses the same power supply rail.

동일한 집적 회로 상에 아날로그 회로 및 디지털 회로를 혼합시키는 것의 문제가 도 1을 참조하여 설명될 것이다. 도 1은 아날로그 회로(30) 및 디지털 회로(50)를 포함하는 집적 회로 칩(100)을 도시하는 개략도이다. 디지털 회로(50)는 CMOS 로직 게이트를 포함한다. CMOS 로직 게이트를 스위칭하는 것은 큰 과도 전류가 본드 와이어 인덕턴스(bond wire inductances)(101,103)를 통해 전원(300) 내부로 흐르게 한다. 본드 와이어 인덕턴스 내에서 과도 전류의 흐름은 각기 전압 Vadd 및 Vssd로 동작하는 온-칩 디지털 공급 레일(112,114) 상에 이른바 기판 잡음으로 지칭되는 교란을 유발한다. 디지털 공급 레일이 아날로그 회로에 사용된다면, 상기 교란은 아날로그 회로 내의 아날로그 신호를 훼손시킨다. 도 1에 도시된 바처럼 전압 Vdda를 공급하는 개별 공급 레일(110)로부터 아날로그 회로에 전압을 공급함으로써 Vddd에 있어서의 교란은 아날로그 신호를 훼손시키는 것을 방지할 수 있다. 그러나, Vssd 공급 레일(114)이 아날로그 회로와 다지털 회로 모두에 의해 공유된다면, Vssd에 있어서의 교란은 아날로그 회로 내의 아날로그 신호를 훼손시킨다. The problem of mixing analog and digital circuits on the same integrated circuit will be described with reference to FIG. 1 is a schematic diagram illustrating an integrated circuit chip 100 that includes an analog circuit 30 and a digital circuit 50. Digital circuit 50 includes a CMOS logic gate. Switching the CMOS logic gates causes a large transient current to flow into the power supply 300 through bond wire inductances 101 and 103. The flow of transient current within the bond wire inductance causes disturbances called so-called substrate noise on the on-chip digital supply rails 112,114 operating at voltages Vadd and Vssd, respectively. If a digital supply rail is used in the analog circuit, the disturbance damages the analog signal in the analog circuit. As shown in FIG. 1, the disturbance in Vddd can be prevented from damaging the analog signal by supplying voltage to the analog circuit from the individual supply rails 110 supplying the voltage Vdda. However, if the Vssd supply rail 114 is shared by both the analog circuit and the digital circuit, the disturbance in Vssd corrupts the analog signal in the analog circuit.

아날로그 회로는 각기 전압 Vdda 및 Vssa(도 1에 도시되지 않음)의 두 개의 개별 레일로 공급될 수 있지만, 전압 Vssa 레일이 집적 회로 칩의 기판에 접속되면, 기판에서의 잡음이 아날로그 회로의 동작점을 변경시키는 유효 공급 전압(Vdda - Vssa)을 조절하고, 또한 기생 캐패시턴스가 기판 내의 잡음을 아날로그 신호 경로 내부로 결합시킬 수 있다. The analog circuitry can be supplied on two separate rails, one for voltage Vdda and one for Vssa (not shown in FIG. 1), but when the voltage Vssa rail is connected to the board of the integrated circuit chip, the noise on the board is the operating point of the analog circuit. By adjusting the effective supply voltage (Vdda-Vssa), the parasitic capacitance can couple the noise in the substrate into the analog signal path.

Vssa의 개별 레일이 기판에 접속되지 않으며 N 웰 CMOS 프로세스를 가정하면, 아날로그 회로 내의 NMOS 트랜지스터에서의 백게이트 효과(backgate effect)를 통해 그리고 상기 NMOS 트랜지스터를 기판으로 결합시키는 기생 캐패시턴스를 통해 아날로그 신호는 훼손될 수 있다. Assuming that the individual rails of Vssa are not connected to the substrate and assume an N well CMOS process, the analog signal is transmitted through the backgate effect of the NMOS transistors in the analog circuit and through the parasitic capacitance that couples the NMOS transistors to the substrate. Can be compromised.

밸런스 아날로그 회로(balanced analogue circuits)가 기판 잡음의 영향을 줄이기 위해 종종 사용되지만, 대신호 조건 하에서는 회로는 언밸런스해지며(unbalanced) 아날로그 신호는 훼손된다. 이러한 문제가 심각하여서 아날로그 회로 및 디지털 회로가 더 이상 동일한 기판을 공유하지 않도록 아날로그 회로 및 디지털 회로에 대해 개별 칩들을 사용하는 수 많은 시스템들이 설계되었지만, 이는 비용 효율적인 방안이 되지는 않는다. Balanced analog circuits are often used to reduce the effects of substrate noise, but under large signal conditions the circuit is unbalanced and the analog signal is corrupted. This problem is so severe that many systems have been designed that use separate chips for analog and digital circuits so that analog and digital circuits no longer share the same substrate, but this is not a cost effective solution.

또한, 기판 잡음은, 전력 증폭기와 같이 높은 레벨에서 동작하는 아날로그 회로에 의해 생성될 수 있으며, 낮은 레벨에서 동작하는 아날로그 회로 내에서의 신호를 훼손시킬 수 있다. In addition, substrate noise may be generated by analog circuits operating at high levels, such as power amplifiers, and may corrupt signals within analog circuits operating at low levels.

발명의 개요Summary of the Invention

본 발명의 목적은 개선된 잡음 성능을 갖는 집적 회로를 제공하는 것이다.It is an object of the present invention to provide an integrated circuit with improved noise performance.

본 발명에 따라, 제 1 및 제 2 공급 레일에 접속된 아날로그 회로 및 상기 제 1 공급 레일 상의 잡음을 상기 제 2 공급 레일로 결합시키는 결합 수단을 포함하는 집적 회로가 제공된다.According to the invention, there is provided an integrated circuit comprising an analog circuit connected to a first and a second supply rail and coupling means for coupling noise on the first supply rail to the second supply rail.

상기 제 1 공급 레일 상의 잡음을 상기 제 2 공급 레일 상으로 결합시킴으로써, 잡음은 상기 제 1 및 제 2 공급 레일 상에서 재생성되며 상기 제 1 및 제 2 공급 레일들 간의 상대적인 전압 차 및 아날로그 회로의 내부 노드들 간의 상대적인 전압 차는 상기 잡음과는 실질적으로 무관하게 된다. 이러한 방식으로 아날로그 회로 내에서 신호에 대한 잡음의 영향은 감소되거나 제거된다. By combining noise on the first supply rail onto the second supply rail, noise is regenerated on the first and second supply rails and the relative voltage difference between the first and second supply rails and the internal node of the analog circuit. The relative voltage difference between them is substantially independent of the noise. In this way, the effect of noise on the signal within the analog circuit is reduced or eliminated.                 

집적 회로는 또한 제 1 공급 레일에 접속된 디지털 회로를 포함할 수 있다. 이 디지털 회로는 잡음의 근원일 수 있다. 제 1 공급 레일은 접지에 접속될 수 있다.The integrated circuit can also include a digital circuit connected to the first supply rail. This digital circuit can be a source of noise. The first supply rail can be connected to ground.

집적 회로는 어떤 디지털 회로도 포함하지 않으면서 오직 아날로그 회로만을 포함하여 가령 본드 와이어 인덕턴스(101,102) 내에서 흐르는 전류 펄스에 의해 아날로그 회로에서 잡음이 생성된다. The integrated circuit does not contain any digital circuits, but only analog circuits, for example, noise is generated in the analog circuits by current pulses flowing in the bond wire inductances 101, 102.

제 1 공급 레일 상의 잡음을 제 2 공급 레일 상으로 결합시키는 결합 수단은, 상기 제 1 공급 레일 상의 잡음이 상기 제 2 공급 레일을 조절하도록 구성된 제 2 전력 레일을 제공하는 전원 조절기(power supply regulator)를 포함할 수 있다.Coupling means for coupling noise on a first supply rail onto a second supply rail provides a power supply regulator wherein the noise on the first supply rail provides a second power rail configured to regulate the second supply rail. It may include.

이 결합 수단은 제 1 및 제 2 포트를 갖는 제 1 캐패시터 수단을 더 포함할 수 있으며, 상기 제 1 포트는 상기 제 1 공급 레일에 접속되며 상기 제 2 포트는 상기 전원 조절기의 제어 노드에 접속되어 상기 제 1 공급 레일 상의 잡음이 상기 제어 노드에 결합되고 상기 전원 조절기에 의해 상기 제 2 공급 레일로 공급되는 전압을 조절한다. The coupling means may further comprise first capacitor means having first and second ports, wherein the first port is connected to the first supply rail and the second port is connected to a control node of the power regulator. Noise on the first supply rail is coupled to the control node and regulates the voltage supplied by the power regulator to the second supply rail.

집적 회로는 또한 제 1 및 제 2 포트를 갖는 제 2 캐패시터 수단을 더 포함할 수 있으며, 상기 제 1 포트는 상기 제 1 공급 레일로 접속되며 상기 제 2 포트는 상기 제 2 공급 레일에 접속된다. 이 제 2 캐패시터 수단에 의해, 상기 제 1 공급 레일 상의 잡음이 상기 제 2 공급 레일에 결합되며, 상기 제 1 캐패시터 수단과 함께, 잡음에 의해 유발되는 전원 조절기 내부의 조절 디바이스 내부의 전압 변동 정도가 감소될 수 있으며 이로써 조절 디바이스의 필요한 대역폭을 감소시킨다.The integrated circuit may also further comprise second capacitor means having first and second ports, wherein the first port is connected to the first supply rail and the second port is connected to the second supply rail. By this second capacitor means, the noise on the first supply rail is coupled to the second supply rail, and together with the first capacitor means, the degree of voltage fluctuation inside the regulating device inside the power regulator caused by the noise is Can be reduced, thereby reducing the required bandwidth of the regulation device.

도 1은 종래 기술의 집적 회로의 개략도,1 is a schematic diagram of an integrated circuit of the prior art,

도 2는 혼합 신호 집적 회로의 개략도,2 is a schematic diagram of a mixed signal integrated circuit,

도 3은 차동 스테이지의 개략도,3 is a schematic diagram of a differential stage,

도 4는 조절기의 개략도,4 is a schematic diagram of a regulator,

도 5는 다른 조절기의 개략도,5 is a schematic representation of another regulator,

도 6은 스위치된 전류 메모리 셀의 개략도,6 is a schematic diagram of a switched current memory cell,

도 7은 전하 펌프 수단의 개략도.
7 is a schematic representation of a charge pump means.

본 발명은 도 2 내지 도 6을 참조하여 오직 예시적으로 기술될 것이다.The invention will be described by way of example only with reference to FIGS.

도 2에서, 아날로그 회로(30) 및 디지털 회로(50)를 포함하는 집적 회로 칩(100)이 도시된다. 아날로그 회로(30) 및 디지털 회로(50)는 칩 기판에 접속된 전압 Vssd를 공급하는 공통 공급 레일(114)에 접속된다. 공통 공급 레일(114)은 본드 와이어 인덕턴스(101)를 갖는 본드 와이어에 의해 오프-칩 전원(300)의 네거티브 공급 단자에 접속된다. 전원(300)의 네거티브 공급 단자는 집적 회로 칩(100)이 실장된 인쇄 회로 기판(PCB) 상의 접지 라인(200)에 의해 접지에 접속된다.In FIG. 2, an integrated circuit chip 100 is shown that includes an analog circuit 30 and a digital circuit 50. The analog circuit 30 and the digital circuit 50 are connected to the common supply rail 114 which supplies the voltage Vssd connected to the chip substrate. The common supply rail 114 is connected to the negative supply terminal of the off-chip power supply 300 by a bond wire having a bond wire inductance 101. The negative supply terminal of the power supply 300 is connected to ground by a ground line 200 on a printed circuit board (PCB) on which the integrated circuit chip 100 is mounted.

디지털 회로(50)는 전압 Vddd를 공급하는 제 1 포지티브 공급 레일(112)에 접속되며, 상기 제 1 포지티브 공급 레일(112)은 본드 와이어 인덕턴스(103)를 갖는 본드 와이어에 의해 전원(300)의 포지티브 공급 단자에 접속된다. 본드 와이어 인덕턴스(102)를 갖는 본드 와이어에 의해 전원(300)의 포지티브 공급 단자에 접속되는, 전압 Vdda를 공급하는 제 2 포지티브 공급 레일(110)이 존재한다. 이 제 2 포지티브 공급 레일(110)은 전원 조절기(10)의 제 1 포트에 접속된다. 전원 조절기(10)는 조절된 전압 Vreg를 조절된 공급 레일(116)에 전달하는데, 이 레일(116)은 아날로그 회로(30)에 공급하도록 접속되어 있다. 전원 조절기(10)는 또한 공통 공급 레일(114)에 접속된다.The digital circuit 50 is connected to a first positive supply rail 112 for supplying a voltage Vddd, which is connected to the first positive supply rail 112 by a bond wire having a bond wire inductance 103 of the power source 300. It is connected to the positive supply terminal. There is a second positive supply rail 110 for supplying the voltage Vdda, which is connected to the positive supply terminal of the power supply 300 by a bond wire having a bond wire inductance 102. This second positive supply rail 110 is connected to the first port of the power regulator 10. The power regulator 10 delivers the regulated voltage Vreg to the regulated supply rail 116, which is connected to supply the analog circuit 30. The power regulator 10 is also connected to the common supply rail 114.

집적 회로(100)로의 아날로그 신호 입력은 차동 스테이지(20)에 접속된 한 쌍의 차동 입력(21)을 포함한다. 차동 스테이지는 제 2 포지티브 공급 레일(110) 및 공통 공급 레일(114)에 접속된다. 적당한 차동 스테이지가 도 3에 도시되며, 여기서 차동 입력(21)은 한 쌍의 PMOS 트랜지스터(22,23)의 각각의 게이트에 접속되며, 상기 트랜지스터(22,23)의 소스들은 서로 접속되며 또한 제 2 포지티브 공급 레일(110)에 접속된다. 상기 한 쌍의 PMOS 트랜지스터(22,23)는 차동 입력 전압을 차동 출력 전류로 변환시킨다. 차동 출력 전류 신호는 PMOS 트랜지스터(22,23)의 드레인으로부터 취해지며, 드레인은 공통 공급 레일(114)에 접속된다. PMOS 트랜지스터(22,23)의 접속된 소스와 제 2 공급 레일(110) 간의 트랜지스터(24)와, PMOS 트랜지스터(22,23)의 각 드레인과 공통 공급 레일(114) 간의 트랜지스터(25,26)를 포함하는 다른 트랜지스터(24,25,26)들은 PMOS 트랜지스터(22,23) 내의 동작 전류를 확립하기 위해 기준 전압 Vbias1 및 Vbias2를 사용한다. 공통 공급 레일(114) 상의 기판 잡음은, 차동 출력 전류에는 실질적으 로 잡음이 존재하지 않도록, 두 출력에 접속된다. 도 2에서, 차동 스테이지(20)로부터 전달된 차동 신호는 아날로그 회로(30)의 각각의 차동 신호 입력에 접속된다.The analog signal input to the integrated circuit 100 includes a pair of differential inputs 21 connected to the differential stage 20. The differential stage is connected to the second positive supply rail 110 and the common supply rail 114. A suitable differential stage is shown in FIG. 3, where the differential input 21 is connected to the respective gates of the pair of PMOS transistors 22, 23, the sources of which are connected to each other and are also connected to each other. It is connected to two positive supply rails 110. The pair of PMOS transistors 22 and 23 convert the differential input voltage into a differential output current. The differential output current signal is taken from the drains of the PMOS transistors 22 and 23, which are connected to the common supply rail 114. Transistors 24 and 26 between the connected source of the PMOS transistors 22 and 23 and the second supply rail 110, and transistors 25 and 26 between the respective drains of the PMOS transistors 22 and 23 and the common supply rail 114. Other transistors 24, 25, and 26 that include the use the reference voltages Vbias1 and Vbias2 to establish operating currents in the PMOS transistors 22,23. Substrate noise on the common supply rail 114 is connected to both outputs such that substantially no noise is present in the differential output current. In FIG. 2, the differential signal delivered from the differential stage 20 is connected to each differential signal input of the analog circuit 30.

아날로그 회로(30)로부터 전달된 차동 아날로그 신호는 온-칩 아날로그 대 디지털 변환기(ADC)(40)의 입력에 접속되며, ADC(40)로부터 전달된 디지털화된 신호는 디지털 회로(50)에 접속된다. ADC(40)는 공통 공급 레일(114)에 접속되며 ADC(40)의 디지털 회로 및 아날로그 회로는 각기 제 1 포지티브 공급 레일(112) 및 조절된 공급 레일(116)에 접속된다.The differential analog signal transmitted from the analog circuit 30 is connected to the input of the on-chip analog to digital converter (ADC) 40 and the digitized signal transmitted from the ADC 40 is connected to the digital circuit 50. . The ADC 40 is connected to a common supply rail 114 and the digital and analog circuits of the ADC 40 are connected to the first positive supply rail 112 and the regulated supply rail 116 respectively.

조절기(10)의 일 실시예가 도 4에 도시되며 상기 조절기의 일 실시예는 NMOS 트랜지스터 Nreg를 포함하며, 이 트랜지스터는 제 2 포지티브 공급 레일(110)에 접속된 드레인을 가지며 조절된 공급 레일(116)에 접속된 소스에 조절된 전압 Vreg를 생성한다. 제 1 캐패시터 Cgate는 트랜지스터 Nreg의 게이트에 접속된 제 1 포트(14) 및 공통 공급 레일(114)에 접속된 제 2 포트(15)를 갖는다. 전류 소스(11)는 조절된 공급 레일(116)에 접속되며 또한 스위치 수단(12)을 통해 제 1 캐패시터 Cgate의 제 1 포트(14)로 전류 I를 전달한다. 스위치 수단(12)의 동작은 비교 수단(13)의 출력에서 전달된 제어 신호에 의해 제어된다. 비교 수단(13)은 조절된 공급 레일(116)에 접속된 반전 입력 및 기준 전압 Vref에 접속된 비반전 입력을 갖는다. 도 4에서, 기판 잡음은 공통 공급 레일(114) 및 접지 라인(200) 간에 접속된 잡음 소스 Vnoise에 의해 표현된다. 제 2 캐패시터 Creg는 조절된 공급 레일(116) 및 공통 공급 레일(114) 간에 접속된다.One embodiment of the regulator 10 is shown in FIG. 4 and one embodiment of the regulator includes an NMOS transistor Nreg, which has a drain connected to the second positive supply rail 110 and the regulated supply rail 116. Create a regulated voltage Vreg at the source connected to. The first capacitor Cgate has a first port 14 connected to the gate of the transistor Nreg and a second port 15 connected to the common supply rail 114. The current source 11 is connected to the regulated supply rail 116 and also delivers current I through the switch means 12 to the first port 14 of the first capacitor Cgate. The operation of the switch means 12 is controlled by a control signal transmitted at the output of the comparing means 13. The comparing means 13 has an inverting input connected to the regulated supply rail 116 and a non-inverting input connected to the reference voltage Vref. In FIG. 4, substrate noise is represented by a noise source Vnoise connected between common supply rail 114 and ground line 200. The second capacitor Creg is connected between the regulated supply rail 116 and the common supply rail 114.

조절된 전압 Vreg을 기준 전압 Vref로 유지하기 위해 도 4에 도시된 조절기(10)의 동작은 다음과 같다. 비교 수단(13)이 조절된 전압 Vreg을 기준 전압 Vref와 비교한다. Vreg가 Vref보다 작으면, 비교 수단(113)의 출력에서 전달된 제어 신호는 스위치 수단(12)이 폐쇄되게 하여 전류 소스(11)로부터의 전류가 제 1 캐패시터 Cgate를 충전하게 한다. 이로써, 캐패시터 Cgate의 제 1 포트에서의 전압은 상승하며, 이는 트랜지스터 Nreg의 게이트에서의 전압이 상승하게 하며 이로써 전압 Vreg가 상승하게 된다. 만약 Vreg와 Vref가 동일하다면, 비교 수단(13)의 출력에서 전달된 제어 신호는 스위치 수단(12)을 개방되게 하여 제 1 캐패시터 Cgate가 충전되는 것이 정지되며 이로써 조절된 전압 Vreg를 기준 전압 Vref로 유지한다. 아날로그 회로(30)에 의해 조절기(10)로부터 유도된 전류로 인해 또는 제 1 캐패시터 Cgate 상의 전하의 누설(제 1 캐패시터 Cgate와 병렬로 연결된 저항 Rleak로 도 4에서 표시됨)로 인해, 조절된 전압 Vreg가 기준 전압 Vref 아래로 떨어질 때, 상술된 프로세스가 반복된다. 트랜지스터 Nreg의 게이트는 조절기(10)를 위한 제어 노드로서 기능하며, 이 제어 노드는 높은 임피던스를 제 1 캐패시터 Cgate에 제공한다. The operation of the regulator 10 shown in FIG. 4 to maintain the regulated voltage Vreg as the reference voltage Vref is as follows. The comparison means 13 compares the adjusted voltage Vreg with the reference voltage Vref. If Vreg is less than Vref, the control signal transmitted at the output of the comparison means 113 causes the switch means 12 to close so that the current from the current source 11 charges the first capacitor Cgate. As a result, the voltage at the first port of the capacitor Cgate increases, which causes the voltage at the gate of the transistor Nreg to rise, thereby increasing the voltage Vreg. If Vreg and Vref are the same, the control signal transmitted at the output of the comparing means 13 causes the switch means 12 to be opened so that the first capacitor Cgate stops charging, thereby adjusting the regulated voltage Vreg to the reference voltage Vref. Keep it. The regulated voltage Vreg due to the current induced from the regulator 10 by the analog circuit 30 or due to leakage of charge on the first capacitor Cgate (indicated in FIG. 4 by the resistor Rleak in parallel with the first capacitor Cgate). When is dropped below the reference voltage Vref, the above-described process is repeated. The gate of transistor Nreg functions as a control node for regulator 10, which provides a high impedance to the first capacitor Cgate.

잡음 소스 Vnoise에 의해 표현된 기판 잡음이 제 1 및 제 2 캐패시터 Cgate,Creg를 통해 그리고 기준 전압 Vref를 통해 조절기(10) 내의 모든 회로 노드로, 특히 조절 전압 Vreg로 직접적으로 결합된다. 이로써, 기판 잡음은 아날로그 회로(30)의 모든 노드에 접속된다. 아날로그 회로(30)의 모든 노드가 잡음에 의한 동일한 방해를 경험하기 때문에, 아날로그 회로(30) 내부의 아날로그 신호는 거의 훼손되지 않는다. 제 2 캐패시터 Creg를 포함하는 것은 선택사양적이며, 기판 잡음을 제 1 캐패시터 Cgate에 의해 트랜지스터 Nreg의 게이트에 결합시키고 제 2 캐패시터 Creg에 의해 트랜지스터 Nreg의 소스에 기판 잡음을 결합시킴으로써, 잡음으로 인한 트랜지스터 Nreg의 게이트 및 소스 간의 전압 변동율은 감소되며 이로써 트랜지스터 Nreg가 감소된 대역폭을 가지게 된다. The substrate noise represented by the noise source Vnoise is directly coupled to all circuit nodes in the regulator 10, in particular to the regulation voltage Vreg, via the first and second capacitors Cgate, Creg and through the reference voltage Vref. As a result, the substrate noise is connected to all nodes of the analog circuit 30. Since all nodes of analog circuit 30 experience the same disturbance by noise, the analog signal inside analog circuit 30 is hardly compromised. The inclusion of the second capacitor Creg is optional, and the transistor caused by noise is coupled by coupling the substrate noise to the gate of the transistor Nreg by the first capacitor Cgate and by coupling the substrate noise to the source of the transistor Nreg by the second capacitor Creg. The rate of voltage fluctuation between the gate and the source of Nreg is reduced, which results in a reduced bandwidth of transistor Nreg.

조절기(10)의 다른 실시예가 도 5에 도시되며 이 실시예는 아날로그 회로(30)가 클래스 AB 스위치된 전류 셀을 포함할 때 사용되기에 적합하다. 도 4 및 도 5에서, 등가 항목은 동일한 참조 부호를 갖는다. 도 5에서, 제 2 포지티브 공급 레일(110)에 접속된 드레인을 가지며 조절된 공급 레일(116)에 접속된 소스에서 전압 Vreg를 생성하는 NMOS 트랜지스터 Nreg가 존재한다. 제 1 캐패시터 Cgate는 트랜지스터 Nreg의 게이트에 접속된 제 1 포트(14) 및 공통 공급 레일(114)에 접속된 제 2 포트(15)를 갖는다. 제 2 캐패시터 Creg은 조절된 공급 레일(116) 및 공통 공급 레일(114) 간에 접속된다. 이 실시예에서, 캐패시터 Cgate 및 Creg는 각각 트랜지스터의 산화물 캐패시턴스로서 구현된다. Another embodiment of the regulator 10 is shown in FIG. 5, which is suitable for use when the analog circuit 30 includes a class AB switched current cell. 4 and 5, equivalent items have the same reference numerals. In FIG. 5, there is an NMOS transistor Nreg having a drain connected to the second positive supply rail 110 and generating a voltage Vreg at the source connected to the regulated supply rail 116. The first capacitor Cgate has a first port 14 connected to the gate of the transistor Nreg and a second port 15 connected to the common supply rail 114. The second capacitor Creg is connected between the regulated supply rail 116 and the common supply rail 114. In this embodiment, capacitors Cgate and Creg are each implemented as an oxide capacitance of a transistor.

클래스 AB 스위치된 전류 메모리 셀이 도 6에 도시된다. 본 기술의 당업자에게 잘 알려진 상기 셀의 구성 및 동작 방법은 상세하게 설명되지 않을 것이지만, 요약하면 상기 셀은 차동 쌍의 입력 포트(118)의 각각에 대한 PMOS 및 NMOS 트랜지스터 쌍을 포함하며, 입력 신호는 스위치 Φ1 및 Φ, 1 를 폐쇄함으로써 메모리 셀 내부로 저장되며 저장된 신호는 스위치 Φ2 를 폐쇄함으로써 메모리 셀에서 출력 포트 의 쌍(119)으로 판독된다. 트랜지스터들의 게이트 소스 캐패시턴스는 도 6에서 점선으로 도시된다. 도 6에 도시된 메모리 셀 내의 바이어스 전류는 메모리 셀이 아날로그 회로(30) 내에서 사용될 때 공통 전압 레일(114)의 전압 Vssd에 대한 조절된 전압 레일(116)의 전압 Vreg에 의해 그리고 트랜지스터 특성에 의해 결정된다. 바이어스 전류는 Vreg를 조절함으로써 조절된다. A class AB switched current memory cell is shown in FIG. 6. The configuration and operation of the cell well known to those skilled in the art will not be described in detail, but in summary the cell includes a PMOS and NMOS transistor pair for each of the input ports 118 of the differential pair and the input signal. It is stored into the memory cell by closing the switch Φ 1 and Φ, 1 and stored signal is read out in pairs (119) of the output port in the memory cell by closing the switch Φ 2. The gate source capacitance of the transistors is shown in dashed lines in FIG. 6. The bias current in the memory cell shown in FIG. 6 is controlled by the voltage Vreg of the regulated voltage rail 116 relative to the voltage Vssd of the common voltage rail 114 when the memory cell is used in the analog circuit 30 and in the transistor characteristics. Is determined by The bias current is adjusted by adjusting Vreg.

도 5에서, 도 5에 도시된 조절기(10)는 도 6에서 도시된 스위치된 전류 메모리 셀의 트랜지스터 쌍을 복제한 PMOS 및 NMOS 트랜지스터 쌍 P1 , N1 을 포함한다. PMOS 트랜지스터 P1의 백게이트 및 소스는 조절된 공급 레일(116)에 접속되며 NMOS 트랜지스터 N1의 소스는 공통 공급 레일(114)에 접속되며 P1 및 N1의 드레인 및 게이트는 서로 접속된다. P1 및 N1을 위해 사용된 트랜지스터는 정확한 복제를 보장하기 위해서 메모리 셀 내의 트랜지스터와 동일한 크기를 갖는다. 그러므로, 트랜지스터 쌍 P1 및 N1을 통해 흐르는 전류 Irep는 아날로그 회로(30) 내의 각각의 스위치된 전류 셀을 통해 흐르는 바이어스 전류와 동일하다. In FIG. 5, the regulator 10 shown in FIG. 5 includes PMOS and NMOS transistor pairs P 1 , N 1 , which duplicate the transistor pair of the switched current memory cell shown in FIG. 6. The back gate and source of the PMOS transistor P 1 are connected to the regulated supply rail 116, the source of the NMOS transistor N 1 is connected to the common supply rail 114, and the drain and gate of P 1 and N 1 are connected to each other. The transistors used for P 1 and N 1 have the same size as the transistors in the memory cell to ensure accurate replication. Therefore, the current Irep flowing through transistor pairs P 1 and N 1 is equal to the bias current flowing through each switched current cell in analog circuit 30.

그의 소스 및 백게이트가 제 1 포지티브 공급 레일(110)에 접속되며 그의 드레인이 그의 게이트와 기준 전류 Iref를 생성하는 기준 전류 생성기를 통해 공통 공급 레일(114)에 접속되는 다른 PMOS 트랜지스터 P3가 존재한다. 다른 PMOS 및 NMOS 트랜지스터 쌍 P2, N2가 존재한다. P2의 소스 및 백게이트는 제 1 포지티브 공급 레일(110)에 접속되며 P2, N2의 드레인은 서로 접속되며, N2의 소스는 공통 공급 레일(114)에 접속된다. P2 및 P3의 게이트는 서로 접속되며 N1 및 N2 의 게이트도 서로 접속된다.There is another PMOS transistor P 3 whose source and backgate are connected to the first positive supply rail 110 and whose drain is connected to the common supply rail 114 via its gate and the reference current generator which generates the reference current Iref. do. There are other PMOS and NMOS transistor pairs P 2 , N 2 . Source and back gate of the P 2 is connected to the first positive supply rail 110 and the drain of the P 2, N 2 are connected to each other, the source of the N 2 is connected to the common supply rail 114. The gates of P 2 and P 3 are connected to each other, and the gates of N 1 and N 2 are also connected to each other.

도 5에서, 제 2 포지티브 공급 레일(110)로부터 그의 전력을 유도하는 전하 펌프 수단(16)이 존재한다. 전하 펌프 수단(16)은 캐패시터 Cgate를 충전하도록 접속된 출력(18)을 가지며 트랜지스터 P2 및 N2의 드레인에 접속되어 캐패시터 Cgate로의 전하의 공급을 차단하거나 가능하게 하는 제어 입력(19)을 갖는다. 전하 펌프 수단(16)은 입력(17) 상에서 클록 신호가 제공된다. 클록 소스는 도 5에서 도시되지 않는다. 전하 펌프 수단(16)의 실시예가 도 7에 도시되지만 본 기술 분야의 당업자에 잘 알려진 그의 구성 및 동작 방법은 기술되지 않는다. In FIG. 5 there is a charge pump means 16 which derives its power from the second positive supply rail 110. The charge pump means 16 has an output 18 connected to charge the capacitor Cgate and has a control input 19 connected to the drains of the transistors P 2 and N 2 to block or enable the supply of charge to the capacitor Cgate. . The charge pump means 16 is provided with a clock signal on the input 17. The clock source is not shown in FIG. Although an embodiment of the charge pump means 16 is shown in FIG. 7, its construction and method of operation, which are well known to those skilled in the art, are not described.

조절된 전압 Vreg를 기준 전압 Vref로 유지하기 위한, 도 5에 도시된 조절기(10)의 동작은 다음과 같다. 기준 전류 Iref가 트랜지스터 P3로부터 트랜지스터 P2로 미러(mirror)되며, 복제 전류 Irep가 트랜지스터 N1에서 트랜지스터 N2 로 미러된다. Iref와 Irep의 비교는 노드 X에서 효과적으로 발생하며, 상기 노드는 트랜지스터 P2 및 N2의 드레인이 서로 접속되는 지점이다. 만약 Iref가 Irep보다 크다면, 노드 X 상의 전압, 즉 제어 입력(19) 상의 전압은 높아지게 되고 전하 펌프 수단(16)에서 캐패시터 Cgate로의 전하의 공급이 이루어진다. 이로써, 캐패시터 Cgate 상에서의 전압은 상승하며, 이로써 트랜지스터 Nreg의 게이트에서의 전압이 상승하며, 조절된 전압 Vreg가 상승한다. Vreg의 상승은 복제 전류 Irep의 상승을 일으킨다. 만약 Iref와 Irep가 동일하다면, 노드 X 상의 전압, 즉 제어 입력(19) 상의 전압은 낮아지게 되며 전하 펌프 수단(16)에서 캐패시터 Cgate로의 전하의 공급은 차단된다. 도 4의 실시예에서 도시된 바처럼, 트랜지스터 Nreg의 게이트는 조절기(10)에 대한 제어 노드로서 기능하며 이 제어 노드는 높은 임피던스를 제 1 캐패시터 Cgate에 제공한다. The operation of the regulator 10 shown in FIG. 5 to maintain the regulated voltage Vreg as the reference voltage Vref is as follows. The reference current Iref is mirrored from transistor P 3 to transistor P 2 and the replica current Irep is mirrored from transistor N 1 to transistor N 2 . The comparison of Iref and Irep occurs effectively at node X, which is the point where the drains of transistors P 2 and N 2 are connected to each other. If Iref is greater than Irep, the voltage on node X, i.e. the voltage on control input 19, becomes high and the supply of charge from charge pump means 16 to capacitor Cgate takes place. As a result, the voltage on the capacitor Cgate rises, thereby raising the voltage at the gate of the transistor Nreg and raising the regulated voltage Vreg. An increase in Vreg causes an increase in replication current Irep. If Iref and Irep are equal, the voltage on node X, i.e. the voltage on control input 19, is lowered and the supply of charge from charge pump means 16 to capacitor Cgate is cut off. As shown in the embodiment of FIG. 4, the gate of transistor Nreg functions as a control node for regulator 10, which provides a high impedance to the first capacitor Cgate.

아날로그 회로(30) 내의 클래스 AB 스위치된 전류 셀들이 동일한 Vreg로부터 동작하기 때문에, 그들의 바이어스 전류는 Iref에서 안정화된다. 도 5의 조절기(10) 내에서 전하 펌프 수단(16)의 선택은 도 4의 조절기(10) 내의 전류 소스(11)에 대해서 Vdda 보다 높은 Cgate 상의 전압을 생성할 수 있다는 장점을 갖는다. 이는 조절기(10)가 저전압 동작이 실현가능하도록 Vdda 및 Vreg 간의 헤드룸(headroom)을 작게 설계하는 것을 가능하게 한다.Since class AB switched current cells in analog circuit 30 operate from the same Vreg, their bias current is stabilized at Iref. The selection of the charge pump means 16 in the regulator 10 of FIG. 5 has the advantage that it can generate a voltage on the Cgate higher than Vdda for the current source 11 in the regulator 10 of FIG. 4. This makes it possible for the regulator 10 to design a small headroom between Vdda and Vreg so that low voltage operation is feasible.

본 발명은 전압 영역 아날로그 셀 또는 전류 영역 아날로그 셀 모두에서 이용가능하다. 도 4에 도시된 조절기는 전압 영역 아날로그 셀 또는 전류 영역 아날로그 셀에서 적합하다. 도 5에 도시된 조절기는 전류 영역 아날로그 셀에서 적합하다. The invention is applicable to both voltage domain analog cells or current domain analog cells. The regulator shown in FIG. 4 is suitable for a voltage domain analog cell or a current domain analog cell. The regulator shown in FIG. 5 is suitable for current domain analog cells.

본 발명의 산업상 이용 가능성은 집적 회로 내의 잡음 감소에 있다.Industrial applicability of the present invention lies in noise reduction in integrated circuits.

Claims (7)

집적 회로로서,As an integrated circuit, 제 1 공급 레일 및 제 2 공급 레일에 접속된 아날로그 회로와, An analog circuit connected to the first supply rail and the second supply rail, 상기 제 1 공급 레일 상의 잡음을 상기 제 2 공급 레일에 결합시켜서 상기 잡음이 상기 제 1 공급 레일 및 상기 제 2 공급 레일 양쪽 모두에서 재생성되게 하는 결합 수단을 포함하는 Coupling means for coupling noise on the first supply rail to the second supply rail such that the noise is regenerated on both the first supply rail and the second supply rail. 집적 회로.integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 1 공급 레일에 접속된 디지털 회로를 포함하는A digital circuit connected to said first supply rail; 집적 회로.integrated circuit. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 결합 수단은 상기 제 2 공급 레일에 조절된 전압을 공급하는 전원 조절기를 포함하며,The coupling means includes a power regulator for supplying a regulated voltage to the second supply rail, 상기 제 1 공급 레일 상의 잡음은 상기 제 2 공급 레일 상의 전압을 조절하는Noise on the first supply rail regulates the voltage on the second supply rail. 집적 회로.integrated circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 전원 조절기는 제 1 포트 및 제 2 포트를 갖는 제 1 캐패시터 수단을 더 포함하며, The power regulator further comprises a first capacitor means having a first port and a second port, 상기 제 1 포트는 상기 제 1 공급 레일에 접속되며,The first port is connected to the first supply rail, 상기 제 2 포트는 상기 제 1 공급 레일 상의 잡음이 상기 전원 조절기의 제어 노드에 결합되어 상기 제 2 공급 레일 상의 상기 전압을 조절하도록 상기 제어 노드에 접속되는The second port is connected to the control node such that noise on the first supply rail is coupled to the control node of the power regulator to regulate the voltage on the second supply rail. 집적 회로.integrated circuit. 제 4 항에 있어서,The method of claim 4, wherein 제 1 포트 및 제 2 포트를 갖는 제 2 캐패시터 수단을 포함하며,A second capacitor means having a first port and a second port, 상기 제 1 포트는 상기 제 1 공급 레일에 접속되며, The first port is connected to the first supply rail, 상기 제 2 포트는 상기 제 2 공급 레일에 접속되는The second port is connected to the second supply rail 집적 회로.integrated circuit. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 아날로그 회로는 아날로그 디지털 변환기를 포함하는The analog circuit includes an analog to digital converter 집적 회로.integrated circuit. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 제 3 공급 레일에 접속된 차동 입력 스테이지를 포함하는A differential input stage connected to a third supply rail 집적 회로.integrated circuit.
KR1020037000050A 2001-05-04 2002-04-18 Integrated circuit KR100894750B1 (en)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GBGB0111140.0A GB0111140D0 (en) 2001-05-04 2001-05-04 Integrated circuit
GB0111140.0 2001-05-04
GB0116494.6 2001-07-06
GBGB0116494.6A GB0116494D0 (en) 2001-05-04 2001-07-06 Integrated circuit
PCT/IB2002/001407 WO2002091471A2 (en) 2001-05-04 2002-04-18 Integrated circuit

Publications (2)

Publication Number Publication Date
KR20030037262A KR20030037262A (en) 2003-05-12
KR100894750B1 true KR100894750B1 (en) 2009-04-24

Family

ID=9914164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037000050A KR100894750B1 (en) 2001-05-04 2002-04-18 Integrated circuit

Country Status (2)

Country Link
KR (1) KR100894750B1 (en)
GB (2) GB0111140D0 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4368435A (en) * 1980-10-03 1983-01-11 Alfred F. Eberhardt System for maximum efficient transfer of modulated audio frequency energy
EP0326251A1 (en) * 1988-01-27 1989-08-02 Gec Plessey Telecommunications Limited Gain control circuit
US4924564A (en) * 1989-07-25 1990-05-15 Shah Reza H Ultrasonic remote controlled switching device
US5311116A (en) * 1992-04-02 1994-05-10 Electronic Development, Inc. Multi-channel electromagnetically transparent voltage waveform monitor link

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4368435A (en) * 1980-10-03 1983-01-11 Alfred F. Eberhardt System for maximum efficient transfer of modulated audio frequency energy
EP0326251A1 (en) * 1988-01-27 1989-08-02 Gec Plessey Telecommunications Limited Gain control circuit
US4924564A (en) * 1989-07-25 1990-05-15 Shah Reza H Ultrasonic remote controlled switching device
US5311116A (en) * 1992-04-02 1994-05-10 Electronic Development, Inc. Multi-channel electromagnetically transparent voltage waveform monitor link

Also Published As

Publication number Publication date
GB0116494D0 (en) 2001-08-29
KR20030037262A (en) 2003-05-12
GB0111140D0 (en) 2001-06-27

Similar Documents

Publication Publication Date Title
KR100299884B1 (en) Output buffer circuit having low breakdown vlotage
US7471111B2 (en) Slew-rate controlled pad driver in digital CMOS process using parasitic device cap
US4477737A (en) Voltage generator circuit having compensation for process and temperature variation
US6590413B1 (en) Self-tracking integrated differential termination resistance
US6700363B2 (en) Reference voltage generator
US6215159B1 (en) Semiconductor integrated circuit device
US6590453B2 (en) Folded cascode high voltage operational amplifier with class AB source follower output stage
CN109213248A (en) Negative electricity source control circuit and power supply device
KR100392556B1 (en) Input buffer for cmos circuit
JP3492765B2 (en) Level conversion circuit
US6657477B2 (en) Integrated circuit
US6621329B2 (en) Semiconductor device
US5221910A (en) Single-pin amplifier in integrated circuit form
US6157178A (en) Voltage conversion/regulator circuit and method
US6380792B1 (en) Semiconductor integrated circuit
US8487648B2 (en) Semiconductor integrated circuit
US6040720A (en) Resistorless low-current CMOS voltage reference generator
KR100894750B1 (en) Integrated circuit
US5710516A (en) Input logic signal buffer circuits
US7199613B2 (en) Reducing coupling effect on reference voltages when output buffers implemented with low voltage transistors generate high voltage output signals
KR100607164B1 (en) Reference voltage generation circuit
KR101102970B1 (en) Regulator amplifier and regulator circuit
KR100420689B1 (en) Buffer circuit
US5296754A (en) Push-pull circuit resistant to power supply and temperature induced distortion
JP4031373B2 (en) Small amplitude output buffer

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160411

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180321

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190409

Year of fee payment: 11