KR100878299B1 - Data Outputting Driver of Semiconductor Memory Apparatus and Method - Google Patents

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Abstract

본 발명은 하나의 데이터 제어 클럭에 응답하여 데이터를 연속적으로 출력하는 데이터 출력 수단, 및 드라이버 제어 신호에 응답하여 상기 데이터를 제어하는 데이터 출력 제어 수단을 포함하며, 상기 데이터 출력 수단은 상기 데이터 제어 클럭의 하이 구간동안 상기 데이터를 출력하는 제 1 데이터 출력부, 및 상기 데이터 제어 클럭의 로우 구간동안 상기 데이터를 출력하는 제 2 데이터 출력부를 포함하는 것을 특징으로 한다.

Figure R1020070014069

DLL 클럭, 데이터, 데이터 출력 드라이버

The present invention includes data output means for continuously outputting data in response to one data control clock, and data output control means for controlling the data in response to a driver control signal, wherein the data output means includes the data control clock. And a second data output unit configured to output the data during the high period of, and a second data output unit output the data during the low period of the data control clock.

Figure R1020070014069

DLL clock, data, and data output drivers

Description

반도체 메모리 장치의 데이터 출력 드라이버 및 방법{Data Outputting Driver of Semiconductor Memory Apparatus and Method}Data Output Driver of Semiconductor Memory Apparatus and Method

도 1은 종래 기술에 따른 데이터 출력 드라이버의 회로도,1 is a circuit diagram of a data output driver according to the prior art;

도 2는 종래 기술에 따른 데이터 출력 드라이버의 타이밍도,2 is a timing diagram of a data output driver according to the prior art;

도 3은 본 발명에 따른 데이터 출력 드라이버의 회로도,3 is a circuit diagram of a data output driver according to the present invention;

도 4는 본 발명에 따른 데이터 출력 드라이버의 타이밍도이다.4 is a timing diagram of a data output driver according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 데이터 출력 수단 200: 데이터 출력 제어 수단100: data output means 200: data output control means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 데이터를 출력하는 반도체 메모리 장치의 데이터 출력 드라이버 및 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output driver and a method of a semiconductor memory device for outputting data.

반도체 메모리 장치는 리드 명령이 입력되고 실제로 데이터를 출력할 때까지의 지연시간을 CAS Latency(이하, CL)라고 한다. 또한 반도체 메모리 장치는 Burst Length(이하, BL)에 따라 한번의 리드 명령에 대해 몇 비트의 데이터를 출력할 것인가가 결정된다. 예를 들어 CL=4, BL=4인 반도체 메모리 장치는 리드 명령이 입력 된 시점부터 DLL 클럭(CLK_dll)이 4 클럭지나는 타이밍에 데이터를 출력하기 시작하며 4비트의 데이터가 연속적으로 출력된다. In the semiconductor memory device, a delay time until a read command is input and actually outputs data is referred to as CAS Latency (hereinafter referred to as CL). In addition, the semiconductor memory device determines how many bits of data are output for one read command according to the burst length (hereinafter, referred to as BL). For example, a semiconductor memory device having CL = 4 and BL = 4 starts to output data at a timing when the DLL clock CLK_dll is four clocks from the time when the read command is input, and four bits of data are continuously output.

반도체 메모리 장치는 DLL(delay locked loop) 클럭(CLK_dll)의 라이징 에지(rising edge)와 폴링 에지(falling edge) 타이밍에 데이터(Do)를 출력한다. 이때, 상기 DLL 클럭(CLK_dll)의 라이징 타이밍(rising timing)에 하이 구간을 갖는 클럭을 이하, 라이징 클럭(Rclk_dll)이라고 한다. 또한 상기 DLL 클럭(CLK_dll)의 폴링 타이밍(falling timing)에 하이 구간을 갖는 클럭을 이하, 폴링 클럭(Fclk_dll)이라고 한다.The semiconductor memory device outputs data Do at a rising edge and a falling edge timing of a delay locked loop (DLL) clock CLK_dll. At this time, a clock having a high interval in the rising timing of the DLL clock CLK_dll is hereinafter referred to as a rising clock Rclk_dll. In addition, a clock having a high interval in the falling timing of the DLL clock CLK_dll is hereinafter referred to as a falling clock Fclk_dll.

따라서 CL=4, BL=4 인 반도체 메모리 장치는 리드 명령이 입력된 후 상기 DLL 클럭(CLK_dll)이 4클럭 지나면 라이징 클럭(Rclk_dll)의 2주기동안 제 1 데이터 제어 클럭(Rclk_do)을 생성한다. 또한 리드 명령이 입력된 후 상기 DLL 클럭(CLK_dll)이 4클럭 지나면 폴링 클럭(Fclk_dll)의 2주기동안 제 2 데이터 제어 클럭(Fclk_do)을 생성한다.Accordingly, the semiconductor memory device having CL = 4 and BL = 4 generates the first data control clock Rclk_do during two periods of the rising clock Rclk_dll when the DLL clock CLK_dll passes four clocks after a read command is input. When the DLL clock CLK_dll passes four clocks after the read command is input, the second data control clock Fclk_do is generated during two periods of the polling clock Fclk_dll.

도 1은 종래 기술에 따른 데이터 출력 드라이버의 회로도이다. 이때, CL=4, BL=4라고 가정한다.1 is a circuit diagram of a data output driver according to the prior art. In this case, it is assumed that CL = 4 and BL = 4.

종래의 데이터 출력 드라이버는 제 1 데이터 제어 클럭(Rclk_do)이 하이 레벨일 때, 데이터(Rdo, Fdo)의 홀수번째 데이터(Rdo)를 출력 데이터(Do)로서 출력한다. 또한 종래의 데이터 출력 드라이버는 제 2 데이터 제어 클럭(Fclk_do)이 하이 레벨일 때, 상기 데이터(Rde, Fdo)의 짝수번째 데이터(Fdo)를 상기 출력 데이터(Do)로서 출력한다.The conventional data output driver outputs odd-numbered data Rdo of the data Rdo and Fdo as output data Do when the first data control clock Rclk_do is at a high level. In addition, the conventional data output driver outputs even-numbered data Fdo of the data Rde and Fdo as the output data Do when the second data control clock Fclk_do is at a high level.

종래의 데이터 출력 드라이버의 동작을 더욱 자세히 설명한다.The operation of the conventional data output driver will be described in more detail.

상기 제 1 데이터 제어 클럭(Rclk_do)이 하이 레벨일 경우, 낸드 게이트(ND1)와 인버터(IV2)는 상기 홀수번째 데이터(Rdo)를 반전시켜 출력한다. 이때, 상기 홀수번째 데이터(Rdo)가 하이 레벨이면 트랜지스터(P1)가 턴온되어 외부 전압(VDD)이 인버터(IV4, IV5)를 거쳐 출력 데이터(Do)가 하이 레벨로 출력된다. 또한, 상기 홀수번째 데이터(Rdo)가 로우 레벨이면 트랜지스터(N1, N2)가 턴온되어 로우 전위가 인버터(IV4, IV5)를 거쳐 출력 데이터(Do)가 로우 레벨로 출력된다.When the first data control clock Rclk_do is at a high level, the NAND gate ND1 and the inverter IV2 invert the odd-numbered data Rdo and output the inverted data. At this time, when the odd-numbered data Rdo is at the high level, the transistor P1 is turned on so that the external voltage VDD is output through the inverters IV4 and IV5 and the output data Do is output at the high level. In addition, when the odd-numbered data Rdo is at the low level, the transistors N1 and N2 are turned on so that the low potential is output through the inverters IV4 and IV5 and the output data Do is output at the low level.

상기 제 2 데이터 제어 클럭(Fclk_do)이 하이 레벨일 경우, 낸드 게이트(ND2)와 인버터(IV3)는 상기 짝수번째 데이터(Fdo)를 반전시켜 출력한다. 이때, 상기 짝수번째 데이터(Fdo)가 하이 레벨이면 트랜지스터(P2)가 턴온되어 외부 전압(VDD)이 인버터(IV4, IV5)를 거쳐 출력 데이터(Do)가 하이 레벨로 출력된다. 또한, 상기 짝수번째 입력 데이터(Fdo)가 로우 레벨이면 트랜지스터(N3, N4)가 턴온되어 로우 전위가 인버터(IV4, IV5)를 거쳐 출력 데이터(Do)가 로우 레벨로 출력된다.When the second data control clock Fclk_do is at a high level, the NAND gate ND2 and the inverter IV3 invert the even-numbered data Fdo and output the inverted data. At this time, when the even-numbered data Fdo is at the high level, the transistor P2 is turned on so that the external voltage VDD is output through the inverters IV4 and IV5 to output the high level data Do. In addition, when the even-numbered input data Fdo is at the low level, the transistors N3 and N4 are turned on so that the low potential is passed through the inverters IV4 and IV5 and the output data Do is output at the low level.

종래의 데이터 출력 드라이버는 이처럼 상기 제 1 데이터 제어 클럭(Rclk_do)이나 상기 제 2 데이터 제어 클럭(Fclk_do)이 하이 레벨일 경우에 상기 홀수번째와 짝수번째 데이터(Rdo, Fdo)에 응답하여 상기 출력 데이터(Do)의 레벨을 결정한다. The conventional data output driver may output the output data in response to the odd-numbered and even-numbered data Rdo and Fdo when the first data control clock Rclk_do or the second data control clock Fclk_do is at a high level. Determine the level of (Do).

또한 종래의 데이터 출력 드라이버는 리드 명령이 입력되지 않을 경우 하이로 디스에이블되는 드라이버 제어 신호(Doff)를 생성하여 데이터가 출력되지 않을 경우 데이터 출력 드라이버를 턴오프시킨다.In addition, the conventional data output driver generates a driver control signal Doff, which is disabled when the read command is not input, and turns off the data output driver when no data is output.

상기 드라이버 제어 신호(Doff)가 하이일 경우 인버터(IV1)는 로우 값을 출력하며 트랜지스터(P3)는 턴온되어 외부 전압(VDD)을 출력한다. 따라서 인버터(IV4, IV5)는 데이터(Rdo, Fdo)에 상관없이 하이 값만을 출력한다.When the driver control signal Doff is high, the inverter IV1 outputs a low value and the transistor P3 is turned on to output the external voltage VDD. Therefore, the inverters IV4 and IV5 output only high values regardless of the data Rdo and Fdo.

도 2는 도 1에 도시된 데이터 출력 드라이버의 출력 타이밍도이다.FIG. 2 is an output timing diagram of the data output driver shown in FIG. 1.

리드 명령(Read)이 입력된 이후 DLL 클럭(CLK_dll)이 4클럭 지난 타이밍부터 라이징 클럭(Rclk_dll)의 2주기에 해당하는 제 1 데이터 제어 클럭(Rclk_do)이 생성된다. 또한 상기 리드 명령(Read)이 입력된 이후 상기 DLL 클럭(CLK_dll)이 4클럭 지난 타이밍부터 폴링 클럭(Fclk_dll)의 2주기에 해당하는 제 2 데이터 제어 클럭(Fclk_do)이 생성된다.After the read command Read is input, the first data control clock Rclk_do corresponding to two cycles of the rising clock Rclk_dll is generated from the timing at which the DLL clock CLK_dll has passed four clocks. After the read command Read is input, a second data control clock Fclk_do corresponding to two cycles of the polling clock Fclk_dll is generated from the timing at which the DLL clock CLK_dll has passed four clocks.

또한 도 2에 도시된 드라이버 제어 신호(Doff)는 리드 명령(Read)으로 데이터가 출력될 때, 데이터가 출력되기 1클럭 전에 로우 값을 갖고 데이터의 출력이 끝나면 하이 값을 갖는다.In addition, the driver control signal Doff shown in FIG. 2 has a low value one clock before the data is output when the data is output by the read command (Read), and has a high value when the output of the data is finished.

리드 명령(Read)이 입력되고 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되면 종래의 데이터 출력 드라이버는 상기 제 1 데이터 제어 클럭(Rclk_do)에 응답하여 즉, 상기 제 1 데이터 제어 클럭(Rclk_do)이 하이인 구간에서 홀수번째 데이터(Rdo)를 출력한다. 또한 상기 제 2 데이터 제어 클럭(Fclk_do)에 응답하여, 즉 상기 제 2 데이터 제어 클럭(Fclk_do)이 하이인 구간에서 짝수번째 데이터(Fdo)를 출력한다. When a read command Read is input and the driver control signal Doff is enabled low, the conventional data output driver responds to the first data control clock Rclk_do, that is, the first data control clock Rclk_do. Odd-numbered data Rdo is output in this high-in period. In addition, in response to the second data control clock Fclk_do, that is, the even-numbered data Fdo is output in a period in which the second data control clock Fclk_do is high.

종래의 데이터 출력 드라이버는 상기 라이징 클럭(Rclk_dll)과 상기 폴링 클 럭(Fclk_dll)에 의해 생성된 상기 제 1 및 제 2 데이터 제어 클럭(Rclk_do, Fclk_do)에 응답하여 데이터(Rdo, Fdo)를 출력한다. 따라서 상기 라이징 클럭(Rclk_dll)과 상기 폴링 클럭(Fclk_dll)의 천이 타이밍에 어긋나거나, 상기 제 1 데이터 제어 클럭(Rclk_do)과 상기 제 2 데이터 제어 클럭(Fclk_do)의 천이 타이밍이 어긋나면 데이터 출력 드라이버는 올바른 데이터를 출력하지 못한다. 즉, 상기 제 1 데이터 제어 클럭(Rclk_do)의 천이 타이밍이 상기 제 2 데이터 제어 클럭(Fclk_do)의 천이 타이밍과 일지하지 않으면 이들에 의해 출력되는 데이터는 정상적인 데이터로서 출력되지 못한다. 결국, 종래의 데이터 출력 드라이버에서 출력되는 데이터를 받는 데이터 입력 수단은 정상인 데이터를 받아들이지 못한다.The conventional data output driver outputs data Rdo and Fdo in response to the first and second data control clocks Rclk_do and Fclk_do generated by the rising clock Rclk_dll and the falling clock Fclk_dll. . Therefore, when the transition timing of the rising clock Rclk_dll and the polling clock Fclk_dll is shifted or when the transition timing of the first data control clock Rclk_do and the second data control clock Fclk_do is shifted, the data output driver It does not output correct data. That is, if the transition timing of the first data control clock Rclk_do does not coincide with the transition timing of the second data control clock Fclk_do, the data outputted by them may not be output as normal data. As a result, the data input means for receiving data output from the conventional data output driver does not accept normal data.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 라이징 클럭과 폴링 클럭의 천이 타이밍이 겹치는 것과는 무관하게 데이터를 정상적으로 출력할 수 있는 데이터 출력 드라이버 및 방법을 제공함에 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-described problem, and an object thereof is to provide a data output driver and a method capable of outputting data normally regardless of overlapping transition timings of a rising clock and a falling clock.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 하나의 데이터 제어 클럭에 응답하여 데이터를 연속적으로 출력하는 데이터 출력 수단, 및 드라이버 제어 신호에 응답하여 상기 데이터를 제어하는 데이터 출력 제어 수단을 포함하며, 상기 데이터 출력 수단은 상기 데이터 제어 클럭의 하이 구간동안 상기 데이터를 출력하는 제 1 데이터 출력부, 및 상기 데이터 제어 클럭의 로우 구간동안 상기 데이터를 출력하는 제 2 데이터 출력부를 포함하는 것을 특징으로 한다.The data output driver of the semiconductor memory device according to the present invention includes data output means for continuously outputting data in response to one data control clock, and data output control means for controlling the data in response to a driver control signal. The data output means may include a first data output unit for outputting the data during a high period of the data control clock, and a second data output unit for outputting the data during a low period of the data control clock.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 방법은 DLL 클럭의 라이징 타이밍에 하이 구간을 갖는 라이징 클럭을 생성하는 제 1 단계, 상기 라이징 클럭을 입력으로 하여 데이터의 출력을 제어하기 위한 데이터 제어 클럭을 생성하는 제 2 단계, 및 상기 데이터 제어 클럭에 응답하여 상기 데이터를 연속적으로 출력하는 제 3 단계를 포함하며, 상기 제 2 단계는 한 번의 리드 명령에 연속적으로 출력되는 상기 데이터의 개수와 상기 데이터의 출력 타이밍을 결정하기 위한 상기 데이터 제어 클럭을 생성하는 단계인 것을 특징으로 한다.A data output method of a semiconductor memory device according to the present invention includes a first step of generating a rising clock having a high interval at a rising timing of a DLL clock, and generating a data control clock for controlling output of data by using the rising clock as an input. And a third step of continuously outputting the data in response to the data control clock, wherein the second step includes the number of the data continuously outputted in one read command and the output of the data. Generating the data control clock for determining timing.

이하, 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다. 이때, 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버는 종래의 데이터 출력 드라이버와는 달리 DLL(delay locked loop) 클럭에 의해 생성된 라이징 클럭과 폴링 클럭 둘 중 하나의 클럭만으로도 제어가 가능하다. 이하, 라이징 클럭만을 사용하여 본 발명에 따른 반도체 메모리 장치를 설명하지만 폴링 클럭만을 사용하여 본 발명을 구현할 수 있음은 자명할 것이다. 라이징 클럭만을 사용하여 데이터 제어 클럭을 생성하는 방식 그대로 폴링 클럭으로도 상기 데이터 제어 클럭과 동일한 파형을 얻을 수 있다. 이유는 라이징 클럭과 폴링 클럭은 그 위상이 반대이므로 반전된 폴링 클럭을 사용하여 라이징 클럭으로 생성되는 데이터 제어 클럭을 생성할 수 있기 때문이다. 또한 도 3과 도 4는 반도체 메모리 장치가 BL=4, CL=4일 경우를 가정하여 도시된 것이다.Hereinafter, a preferred embodiment of a data output driver of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings. In this case, unlike the conventional data output driver, the data output driver of the semiconductor memory device according to the present invention can be controlled only by one of a clock of a rising clock and a falling clock generated by a delay locked loop (DLL) clock. Hereinafter, the semiconductor memory device according to the present invention will be described using only a rising clock, but it will be apparent that the present invention can be implemented using only a falling clock. The same waveform as that of the data control clock can be obtained using the falling clock as the method of generating the data control clock using only the rising clock. This is because the rising clock and the falling clock are out of phase so that the inverted falling clock can be used to generate a data control clock that is generated by the rising clock. 3 and 4 illustrate the case where the semiconductor memory device is BL = 4 and CL = 4.

도 3은 본 발명에 따른 데이터 출력 드라이버의 회로도이다. 이하 데이터 제어 신호(Rclk_do)는 BL=4일 경우 라이징 클럭(Rclk_dll)에 의해 생성된 신호로서 데이터(Rdo, Fdo)가 출력 데이터(Do)로서 출력되기 시작하는 시점부터 상기 라이징 클럭(Rclk_dll)의 2주기동안 생성된다.3 is a circuit diagram of a data output driver according to the present invention. Hereinafter, the data control signal Rclk_do is a signal generated by the rising clock Rclk_dll when BL = 4. Generated for 2 cycles.

본 발명에 따른 데이터 출력 드라이버는 라이징 클럭에 의해 생성된 데이터 제어 클럭(Rclk_do)에 응답하여 데이터(Rdo, Fdo)를 출력한다. 이때, 라이징 클럭은 DLL(delay locked loop) 클럭의 라이징 타이밍에 하이 구간을 갖는 클럭이다.The data output driver according to the present invention outputs data Rdo and Fdo in response to the data control clock Rclk_do generated by the rising clock. In this case, the rising clock is a clock having a high interval in the rising timing of the delay locked loop (DLL) clock.

데이터 출력 드라이버는 데이터 제어 클럭(Rclk_do)과 드라이버 제어 신호(Doff)에 응답하여 데이터(Rdo, Fdo)를 출력 데이터(Do)로서 출력하는 데이터 출력 수단(100), 및 상기 드라이버 제어 신호(Doff)에 응답하여 상기 출력 데이터(Do)를 제어하는 데이터 출력 제어 수단(200)을 포함한다.The data output driver outputs data Rdo and Fdo as output data Do in response to the data control clock Rclk_do and the driver control signal Doff, and the driver control signal Doff. And data output control means 200 for controlling the output data Do in response.

상기 데이터 출력 수단(100)은 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되면 상기 데이터 제어 클럭(Rclk_do)에 응답하여 상기 데이터(Rdo, Fdo)를 상기 출력 데이터(Do)로서 출력한다. 또한 상기 드라이버 제어 신호(Doff)가 하이로 디스에이블되면 상기 데이터 출력 수단(100)을 턴오프시킨다. 즉, 상기 드라이버 제어 신호(Doff)가 디스에이블되면 상기 데이터 출력 수단(100)의 출력단을 플로팅(floating) 상태로 만든다.The data output means 100 outputs the data Rdo and Fdo as the output data Do in response to the data control clock Rclk_do when the driver control signal Doff is enabled low. In addition, when the driver control signal Doff is disabled, the data output means 100 is turned off. That is, when the driver control signal Doff is disabled, the output terminal of the data output means 100 is made into a floating state.

상기 데이터 출력 수단(100)은 상기 데이터 제어 클럭(Rclk_do)의 하이 구간동안 상기 데이터의 홀수번째 값(Rdo), 즉 홀수번째 데이터(Rdo)의 값에 따라 상기 데이터 출력 수단(100)의 출력 신호를 결정하는 제 1 데이터 출력부(110), 상기 데이터 제어 클럭(Rclk_do)의 로우 구간동안 상기 데이터의 짝수번째 값(Fdo), 즉 짝수번째 데이터(Fdo)의 값에 따라 상기 데이터 출력 수단(100)의 출력 신호를 결정하는 제 2 데이터 출력부(120), 및 상기 드라이버 제어 신호(Doff)에 응답하여 상기 제 1 데이터 출력부(110)와 상기 제 2 데이터 출력부(120)의 출력 신호를 상기 출력 데이터(Do)로서 출력하는 출력 데이터 제어부(130)를 포함한다.The data output means 100 outputs an output signal of the data output means 100 according to an odd value Rdo of the data, that is, a value of odd number data Rdo, during a high period of the data control clock Rclk_do. The data output unit 100 according to the value of the even-numbered value Fdo of the data, that is, the even-numbered data Fdo, during the low period of the data control clock Rclk_do. Output signal of the first data output unit 110 and the second data output unit 120 in response to the driver control signal Doff. And an output data controller 130 outputting the output data Do.

상기 제 1 데이터 출력부(110)는 상기 데이터 제어 클럭(Rclk_do)의 하이 구간동안 상기 홀수번째 데이터(Rdo)를 반전시켜 출력하는 제 1 데이터 제어부(111), 및 상기 제 1 데이터 제어부(111)의 출력 신호를 드라이빙하여 출력하는 제 1 드라이빙부(112)를 포함한다.The first data output unit 110 inverts and outputs the odd-numbered data Rdo during the high period of the data control clock Rclk_do, and the first data control unit 111. It includes a first driving unit 112 for driving the output signal of the output.

상기 제 1 데이터 제어부(111)는 상기 데이터 제어 클럭(Rclk_do)의 하이 구간동안 상기 홀수번째 데이터(Rdo)가 하이 값을 가지면 상기 홀수번째 데이터(Rdo)를 반전시켜 출력하는 제 1 데이터 반전부(111-1), 및 상기 데이터 제어 클럭(Rclk_do)의 하이 구간동안 상기 홀수번째 데이터(Rdo)가 로우 값을 가지면 상기 홀수번째 데이터(Rdo)를 반전시켜 출력하는 제 2 데이터 반전부(111-2)를 포함한다.The first data controller 111 inverts and outputs the odd-numbered data Rdo when the odd-numbered data Rdo has a high value during the high period of the data control clock Rclk_do. 111-1) and a second data inverting unit 111-2 inverting and outputting the odd data Rdo when the odd data Rdo has a low value during the high period of the data control clock Rclk_do. ).

상기 제 1 데이터 반전부(111-1)는 상기 데이터 제어 클럭(Rclk_do)과 상기 홀수번째 데이터(Rdo)를 입력으로 하는 제 1 낸드 게이트(ND11)이다.The first data inversion unit 111-1 is a first NAND gate ND11 that receives the data control clock Rclk_do and the odd-numbered data Rdo.

상기 제 2 데이터 반전부(111-2)는 상기 데이터 제어 클럭(Rclk_do)를 반전시켜 출력하는 제 1 인버터(IV11), 상기 제 1 인버터(IV11)와 상기 홀수번째 데이터(Rdo)를 입력으로 하는 제 1 노어 게이트(NOR11)를 포함한다.The second data inverting unit 111-2 inputs the first inverter IV11, the first inverter IV11 and the odd-numbered data Rdo to invert and output the data control clock Rclk_do. The first NOR gate NOR11 is included.

상기 제 1 드라이빙부(112)는 상기 제 1 데이터 반전부(111-1)의 출력 신호가 로우 레벨일 경우 즉, 상기 홀수번째 데이터(Rdo)가 하이 값일 경우 외부 전압(VDD)을 출력한다. 또한 상기 제 2 데이터 반전부(111-2)의 출력 신호가 하이 레벨일 경우 즉, 상기 홀수번째 데이터(Rdo)가 로우 값일 경우 상기 제 1 드라이빙부(112)의 출력단을 접지단(VSS)과 연결시킨다.The first driving unit 112 outputs an external voltage VDD when the output signal of the first data inversion unit 111-1 is low, that is, when the odd-numbered data Rdo is a high value. In addition, when the output signal of the second data inverting unit 111-2 is at a high level, that is, when the odd-numbered data Rdo is at a low value, the output terminal of the first driving unit 112 is connected to the ground terminal VSS. Connect

상기 제 1 드라이빙부(112)는 게이트단에 상기 제 1 데이터 반전부(111-1)의 출력 신호를 입력 받고 소오스단에 상기 외부 전압(VDD)을 인가 받는 제 1 트랜지스터(P11), 및 게이트단에 상기 제 2 데이터 반전부(111-2)의 출력 신호를 입력 받고 소오스단에 상기 접지단(VSS)이 연결되며 드레인단에 상기 제 1 트랜지스터(P11)의 드레인단이 연결된 제 2 트랜지스터(N11)를 포함한다. 이때, 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(N11)가 연결된 노드가 상기 제 1 드라이빙부(112)의 출력단이다.The first driving unit 112 receives the output signal of the first data inverting unit 111-1 at the gate terminal and receives the external voltage VDD at the source terminal, and a gate. A second transistor having an output signal of the second data inverting unit 111-2 connected to a terminal thereof, the ground terminal VSS connected to a source terminal, and a drain terminal of the first transistor P11 connected to a drain terminal thereof; N11). In this case, a node to which the first transistor P11 and the second transistor N11 are connected is an output terminal of the first driving unit 112.

상기 제 2 데이터 출력부(120)는 상기 데이터 제어 클럭(Rclk_do)의 로우 구간동안 상기 짝수번째 데이터(Fdo)를 반전시켜 출력하는 제 2 데이터 제어부(121), 및 상기 제 2 데이터 제어부(121)의 출력 신호를 드라이빙하여 출력하는 제 2 드라이빙부(122)를 포함한다.The second data output unit 120 inverts and outputs the even-numbered data Fdo during the low period of the data control clock Rclk_do, and the second data control unit 121. And a second driving unit 122 for driving and outputting the output signal.

상기 제 2 데이터 제어부(121)는 상기 데이터 제어 클럭(Rclk_do)의 로우 구간동안 상기 짝수번째 데이터(Fdo)가 하이 값을 가지면 상기 짝수번째 데이터(Fdo)를 반전시켜 출력하는 제 3 데이터 반전부(121-1), 및 상기 데이터 제어 클럭(Rclk_do)의 로우 구간동안 상기 짝수번째 데이터(Rdo)가 로우 값을 가지면 상기 짝수번째 데이터(Fdo)를 반전시켜 출력하는 제 4 데이터 반전부(121-2)를 포함한다.The second data controller 121 inverts and outputs the even-numbered data Fdo when the even-numbered data Fdo has a high value during the low period of the data control clock Rclk_do. 121-1) and the fourth data inverting unit 121-2 inverting and outputting the even-numbered data Fdo when the even-numbered data Rdo has a low value during the low period of the data control clock Rclk_do. ).

상기 제 3 데이터 반전부(121-1)는 상기 데이터 제어 클럭(Rclk_do)를 반전시켜 출력하는 제 2 인버터(IV12), 상기 제 2 인버터(IV12)와 상기 짝수번째 데이터(Fdo)를 입력으로 하는 제 2 낸드 게이트(ND12)를 포함한다.The third data inverting unit 121-1 inputs the second inverter IV12, the second inverter IV12, and the even-numbered data Fdo to invert and output the data control clock Rclk_do. The second NAND gate ND12 is included.

상기 제 4 데이터 반전부(121-2)는 상기 데이터 제어 클럭(Rclk_do)과 상기 짝수번째 데이터(Fdo)를 입력으로 하는 제 2 노어 게이트(NOR12)이다.The fourth data inversion unit 121-2 is a second NOR gate NOR12 that receives the data control clock Rclk_do and the even-numbered data Fdo.

상기 제 2 드라이빙부(122)는 상기 제 3 데이터 반전부(121-1)의 출력 신호가 로우 레벨일 경우 즉, 상기 짝수번째 데이터(Fdo)가 하이 값일 경우 외부 전압(VDD)을 출력한다. 또한 상기 제 4 데이터 반전부(121-2)의 출력 신호가 하이 레벨일 경우 즉, 상기 짝수번째 데이터(Fdo)가 로우 값일 경우 상기 제 2 드라이빙부(122)의 출력단을 접지단(VSS)과 연결시킨다.The second driving unit 122 outputs an external voltage VDD when the output signal of the third data inversion unit 121-1 is at a low level, that is, when the even-numbered data Fdo is at a high value. In addition, when the output signal of the fourth data inverting unit 121-2 is at a high level, that is, when the even-numbered data Fdo is at a low value, the output terminal of the second driving unit 122 is connected to the ground terminal VSS. Connect it.

상기 제 2 드라이빙부(122)는 게이트단에 상기 제 3 데이터 반전부(121-1)의 출력 신호를 입력 받고 소오스단에 상기 외부 전압(VDD)을 인가 받는 제 3 트랜지스터(P12), 및 게이트단에 상기 제 4 데이터 반전부(121-2)의 출력 신호를 입력 받고 소오스단에 상기 접지단(VSS)이 연결되며 드레인단에 상기 제 3 트랜지스터(P12)의 드레인단이 연결된 제 4 트랜지스터(N12)를 포함한다. 이때, 상기 제 3 트랜지스터(P12)와 상기 제 4 트랜지스터(N12)가 연결된 노드가 상기 제 2 드라이빙부(122)의 출력단이다.The second driving unit 122 receives the output signal of the third data inverting unit 121-1 at a gate terminal thereof, and receives a third transistor P12 receiving the external voltage VDD at a source terminal thereof, and a gate. A fourth transistor having an output signal of the fourth data inverting unit 121-2 connected to the terminal thereof, a ground terminal VSS connected to a source terminal, and a drain terminal of the third transistor P12 connected to a drain terminal thereof; N12). In this case, a node to which the third transistor P12 and the fourth transistor N12 are connected is an output terminal of the second driving unit 122.

상기 출력 데이터 제어부(130)는 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되면 상기 제 1 및 제 2 데이터 출력부(110, 120)의 출력 신호 레벨에 따른 값을 상기 출력 데이터(Do)로서 출력되고 상기 드라이버 제어 신호(Doff)가 하이로 디스에이블되면 상기 출력 데이터 제어부(130)를 턴오프시킨다. 즉 상기 드라이버 제어 신호(Doff)가 하이로 디스에이블되면 상기 출력 데이터 제어부(130)의 출력단을 플로팅 상태로 만든다.When the driver control signal Doff is enabled as low, the output data controller 130 sets values according to the output signal levels of the first and second data output units 110 and 120 as the output data Do. The output data controller 130 is turned off when the outputted and the driver control signal Doff is disabled to high. That is, when the driver control signal Doff is disabled, the output terminal of the output data controller 130 is made into a floating state.

상기 출력 데이터 제어부(130)는 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되고 상기 제 1 또는 제 2 데이터 출력부(110, 120)의 출력 신호가 하이 레벨이면 외부 전압(VDD)을 상기 출력 데이터(Do)로서 출력하는 제 1 출력 제어부(131), 및 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되고 상기 제 1 또는 제 2 데이터 출력부(110, 120)의 출력 신호가 로우 레벨이면 상기 출력 데이터 제어부(130)의 출력단을 접지단(VSS)과 연결시키는 제 2 출력 제어부(132)를 포함한다. 이때, 상기 출력 데이터(Do)는 상기 제 1 출력 제어부(131)와 상기 제 2 출력 제어부(132)가 연결된 노드에서 출력된다.The output data controller 130 outputs the external voltage VDD when the driver control signal Doff is enabled low and the output signal of the first or second data output units 110 and 120 is at a high level. When the first output control unit 131 and the driver control signal Doff are output low and the output signals of the first or second data output units 110 and 120 are low level. And a second output controller 132 connecting the output terminal of the output data controller 130 to the ground terminal VSS. In this case, the output data Do is output from a node to which the first output control unit 131 and the second output control unit 132 are connected.

상기 제 1 출력 제어부(131)는 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되고 상기 제 1 또는 제 2 데이터 출력부(110, 120)의 출력 신호가 하이 레벨이면 로우로 인에이블되는 제 1 조합 신호(comp1)를 생성하는 제 1 신호 조합부(131-1), 및 상기 제 1 조합 신호(comp1)의 인에이블 여부에 따라 외부 전압(VDD)을 상기 출력 데이터(Do)로서 출력하는 제 1 스위칭부(131-2)를 포함한다.The first output controller 131 is enabled when the driver control signal Doff is low and the output signal of the first or second data output units 110 and 120 is at a high level. A first signal combination unit 131-1 generating the combined signal comp1, and an external voltage VDD as the output data Do depending on whether the first combined signal comp1 is enabled or disabled; 1 includes a switching unit (131-2).

상기 제 1 신호 조합부(131-1)는 상기 드라이버 제어 신호(Doff)를 반전시켜 출력하는 제 3 인버터(IV13), 및 상기 제 3 인버터(IV13)의 출력 신호와 상기 제 1 및 제 2 데이터 출력부(110, 120)의 출력 신호를 입력으로 하는 제 3 낸드 게이트(ND13)를 포함한다.The first signal combination unit 131-1 inverts the driver control signal Doff and outputs the third inverter IV13 and the output signal of the third inverter IV13 and the first and second data. And a third NAND gate ND13 that receives an output signal of the output units 110 and 120 as an input.

상기 제 1 스위칭부(131-2)는 게이트단에 상기 제 1 조합 신호(comp1)가 입력되고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단이 상기 제 1 스위칭부(131-2)의 출력단인 제 5 트랜지스터(P13)를 포함한다.The first switching unit 131-2 receives the first combination signal comp1 at a gate terminal, receives an external voltage VDD from a source terminal, and a drain terminal of the first switching unit 131-2. A fifth transistor P13, which is an output terminal, is included.

상기 제 2 출력 제어부(132)는 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되고 상기 제 1 또는 제 2 데이터 출력부(110, 120)의 출력 신호가 로우 레벨이면 하이로 인에이블되는 제 2 조합 신호(comp2)를 생성하는 제 2 신호 조합부(132-1), 및 상기 제 2 조합 신호(comp2)에 응답하여 상기 제 2 출력 제어부(132)의 출력단을 접지단(VSS)과 연결하는 제 2 스위칭부(132-2)를 포함한다.The second output controller 132 is enabled when the driver control signal Doff is low and the output signal of the first or second data output units 110 and 120 is low level. A second signal combination unit 132-1 generating the combined signal comp2, and an output terminal of the second output control unit 132 connected to the ground terminal VSS in response to the second combined signal comp2. The second switching unit 132-2 is included.

상기 제 2 신호 조합부(132-1)는 상기 드라이버 제어 신호(Doff)와 상기 제 1 및 제 2 데이터 출력부(110, 120)의 출력 신호를 입력 받는 제 3 노어 게이트(NOR13)를 포함한다.The second signal combination unit 132-1 includes a third NOR gate NOR13 that receives the driver control signal Doff and the output signals of the first and second data output units 110 and 120. .

상기 제 2 스위칭부(132-2)는 상기 제 2 조합 신호(comp2)가 하이로 인에이블되면 상기 제 2 출력 제어부(132)의 출력단을 접지단(VSS)과 연결한다. The second switching unit 132-2 connects the output terminal of the second output control unit 132 with the ground terminal VSS when the second combination signal comp2 is enabled high.

상기 제 2 스위칭부(132-2)는 게이트단에 상기 제 2 조합 신호(comp2)를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 1 스위칭부(131-2)의 출력단이 연결된 제 6 트랜지스터(N13)를 포함한다.The second switching unit 132-2 receives the second combination signal comp2 at a gate terminal, a ground terminal VSS is connected to a source terminal, and a drain terminal of the first switching unit 131-2 is connected to the source terminal. It includes a sixth transistor (N13) connected to the output terminal.

상기 데이터 출력 제어 수단(200)은 상기 드라이버 제어 신호(Doff)가 로우로 인에이블되면 상기 데이터 출력 수단(100)의 출력 신호를 상기 출력 데이터(Do)로서 출력하고 상기 드라이버 제어 신호(Doff)가 하이로 디스에이블되면 상기 데이터 출력 수단(100)의 출력 신호와는 상관없이 외부 전압(VDD) 레벨의 하이 값을 출력한다.The data output control means 200 outputs the output signal of the data output means 100 as the output data Do when the driver control signal Doff is low and the driver control signal Doff is output. When disabled, a high value of the external voltage VDD level is output regardless of the output signal of the data output means 100.

상기 데이터 출력 제어 수단(200)은 상기 드라이버 제어 신호(Doff)를 반전시켜 출력하는 제 4 인버터(IV14), 게이트단에 상기 제 4 인버터(IV14)의 출력 신 호를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받는 제 7 트랜지스터(P14), 외부 전압(VDD) 레벨의 바이어스 전압(bias)을 반전시켜 출력하는 제 5 인버터(IV15), 게이트단에 상기 제 5 인버터(IV15)의 출력 신호를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 7 트랜지스터(P14)의 드레인단이 연결된 제 8 트랜지스터(N14)를 포함한다. 이때, 상기 데이터 출력 제어 수단(200)의 출력단은 상기 제 7 트랜지스터(P14)와 상기 제 8 트랜지스터(N14)가 연결된 노드에 상기 데이터 출력 수단(100)의 출력단이 연결된다. 또한 상기 데이터 출력 제어 수단(200)은 출력단에 직렬로 연결된 제 6 및 제 7 인버터(IV16, IV17)를 구비한 버퍼(210)를 더 포함한다. The data output control means 200 receives an output signal of the fourth inverter IV14 and a gate terminal and outputs an external voltage to the source terminal. A seventh transistor P14 receiving the VDD, a fifth inverter IV15 that inverts and outputs a bias voltage bias of an external voltage VDD level, and an output signal of the fifth inverter IV15 at a gate end thereof; And an eighth transistor N14 connected to a source terminal of the ground terminal VSS and a drain terminal of the seventh transistor P14 to a drain terminal thereof. At this time, the output terminal of the data output control means 200 is connected to the output terminal of the data output means 100 to a node to which the seventh transistor P14 and the eighth transistor N14 are connected. The data output control means 200 further includes a buffer 210 having sixth and seventh inverters IV16 and IV17 connected in series with the output terminal.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버의 동작을 도 3과 도 4를 참조하여 설명한다. 이때, 도 3과 도 4는 BL=4, CL=4인 반도체 메모리 장치를 가정하여 도시하였다.The operation of the data output driver of the semiconductor memory device according to the present invention configured as described above will be described with reference to FIGS. 3 and 4. 3 and 4 illustrate a semiconductor memory device having BL = 4 and CL = 4.

리드 명령(Read)이 입력된 시점부터 DLL 클럭(clk_dll)이 3주기 지난 시점에 드라이버 제어 신호(Doff)가 로우로 인에이블된다. 라이징 클럭(Rclk_dll)은 상기 DLL 클럭(clk_dll)의 라이징 타이밍에 하이 구간을 갖는 클럭이다. 또한 상기 리드 명령(Read)이 입력된 시점부터 상기 DLL 클럭(clk_dll)이 4주기 지난시점에 상기 라이징 클럭(Rclk_dll)의 2주기만을 추출한 데이터 제어 클럭(Rclk_do)이 생성된다.The driver control signal Doff is enabled low when the DLL clock clk_dll has passed three cycles from the time when the read command Read is input. The rising clock Rclk_dll is a clock having a high period in the rising timing of the DLL clock clk_dll. In addition, a data control clock Rclk_do, which extracts only two cycles of the rising clock Rclk_dll, is generated when the DLL clock clk_dll has passed four cycles from the time when the read command Read is input.

제 1 데이터 출력부(110)는 데이터 제어 클럭(Rclk_do)이 하이인 구간에 데이터의 홀수번째 데이터(Rdo)를 출력한다. 즉, 상기 데이터 제어 클럭(Rclk_do)의 하이 구간에서 상기 홀수번째 데이터(Rdo)가 하이 값을 갖으면 제 1 데이터 반전부(111-1)는 로우 값을 출력한다. 또한 상기 제 1 데이터 반전부(111-1)의 출력 신호는 제 1 드라이빙부(112)의 제 1 트랜지스터(P11)를 턴온시켜 외부 전압(VDD)을 출력한다. 결국, 상기 홀수번째 데이터(Rdo)가 하이 값이면 상기 제 1 데이터 출력부(110)는 외부 전압(VDD) 즉, 하이 값을 출력한다. 한편 상기 데이터 제어 클럭(Rclk_do)의 하이 구간에서 홀수번째 데이터(Rdo)가 로우 값을 갖으면 제 2 데이터 반전부(111-2)는 하이 값을 출력한다. 따라서 상기 제 2 데이터 반전부(111-2)의 출력 신호는 제 1 드라이빙부(112)의 제 2 트랜지스터(N11)를 턴온시켜 상기 제 1 데이터 출력부(110)의 출력단을 접지단(VSS)에 연결한다. 즉, 상기 홀수번째 데이터(Rdo)가 로우 값을 가지면 상기 제 1 데이터 출력부(110)는 로우 값을 출력한다.The first data output unit 110 outputs odd-numbered data Rdo of the data in a section in which the data control clock Rclk_do is high. That is, when the odd-numbered data Rdo has a high value in the high period of the data control clock Rclk_do, the first data inversion unit 111-1 outputs a low value. In addition, the output signal of the first data inverting unit 111-1 turns on the first transistor P11 of the first driving unit 112 to output the external voltage VDD. As a result, when the odd-numbered data Rdo is a high value, the first data output unit 110 outputs an external voltage VDD, that is, a high value. Meanwhile, when the odd-numbered data Rdo has a low value in the high period of the data control clock Rclk_do, the second data inversion unit 111-2 outputs a high value. Accordingly, the output signal of the second data inverting unit 111-2 turns on the second transistor N11 of the first driving unit 112 and turns the output terminal of the first data output unit 110 to the ground terminal VSS. Connect to That is, when the odd-numbered data Rdo has a low value, the first data output unit 110 outputs a low value.

제 2 데이터 출력부(120)는 상기 데이터 제어 클럭(Rclk_do)이 로우인 구간에 데이터의 짝수번째 데이터(Fdo)를 출력한다. 즉, 상기 데이터 제어 클럭(Rclk_do)의 로우 구간에서 상기 짝수번째 데이터(Fdo)가 하이 값을 갖으면 제 3 데이터 반전부(121-1)는 로우 값을 출력한다. 또한 상기 제 3 데이터 반전부(121-1)의 출력 신호는 제 2 드라이빙부(122)의 제 3 트랜지스터(P12)를 턴온시켜 외부 전압(VDD)을 출력한다. 결국, 상기 짝수번째 데이터(Fdo)가 하이 값이면 상기 제 2 데이터 출력부(120)는 외부 전압(VDD) 즉, 하이 값을 출력한다. 한편 상기 데이터 제어 클럭(Rclk_do)의 로우 구간에서 짝수번째 데이터(Fdo)가 로우 값을 갖으면 제 4 데이터 반전부(121-2)는 하이 값을 출력한다. 따라서 상기 제 4 데이터 반전 부(121-2)의 출력 신호는 제 2 드라이빙부(122)의 제 4 트랜지스터(N12)를 턴온시켜 상기 제 2 데이터 출력부(120)의 출력단을 접지단(VSS)에 연결한다. 즉, 상기 짝수번째 데이터(Fdo)가 로우 값을 가지면 상기 제 2 데이터 출력부(120)는 로우 값을 출력한다. 이때, 상기 제 1 데이터 출력부(110)와 상기 제 2 데이터 출력부(120)의 출력단은 연결되어 있으나 각각 상기 데이터 제어 클럭(Rclk_do)의 하이 구간과 로우 구간에서 출력 신호를 출력함으로 서로 간의 간섭은 없다.The second data output unit 120 outputs even-numbered data Fdo of the data in a section in which the data control clock Rclk_do is low. That is, when the even-numbered data Fdo has a high value in the low period of the data control clock Rclk_do, the third data inversion unit 121-1 outputs a low value. In addition, the output signal of the third data inverting unit 121-1 turns on the third transistor P12 of the second driving unit 122 to output the external voltage VDD. As a result, when the even-numbered data Fdo is a high value, the second data output unit 120 outputs an external voltage VDD, that is, a high value. On the other hand, if the even-numbered data Fdo has a low value in the low period of the data control clock Rclk_do, the fourth data inversion unit 121-2 outputs a high value. Therefore, the output signal of the fourth data inverting unit 121-2 turns on the fourth transistor N12 of the second driving unit 122 to turn the output terminal of the second data output unit 120 to the ground terminal VSS. Connect to That is, when the even-numbered data Fdo has a low value, the second data output unit 120 outputs a low value. In this case, although the output terminal of the first data output unit 110 and the second data output unit 120 is connected, the output signal is output in the high and low periods of the data control clock Rclk_do, respectively, to interfere with each other. There is no.

출력 데이터 제어부(130)는 상기 드라이버 제어 신호(Doff)가 로우이면 상기 제 1 데이터 출력부(110) 또는 상기 제 2 데이터 출력부(120)의 출력 신호에 따라 출력 데이터(Do)의 값을 결정한다.If the driver control signal Doff is low, the output data controller 130 determines the value of the output data Do according to the output signal of the first data output unit 110 or the second data output unit 120. do.

예를 들어 상기 데이터 제어 클럭(Rclk_do)의 하이 구간에서 상기 홀수번째 데이터(Rdo)가 하이 값을 가지면 상기 제 1 데이터 출력부(110)는 하이 신호를 출력하고 상기 출력 데이터 제어부(130)는 하이 레벨로 상기 출력 데이터(Do)를 출력한다. 또한 상기 데이터 제어 클럭(Rclk_do)의 로우 구간에서 상기 짝수번째 데이터(Fdo)가 로우 값을 가지면 상기 제 2 데이터 출력부(120)는 로우 신호를 출력하고 상기 출력 데이터 제어부(130)는 로우 레벨로 상기 출력 데이터(Do)를 출력한다. 따라서 종래의 데이터 출력 드라이버는 라이징 클럭(Rclk_dll)과 폴링 클럭(Fclk_dll)을 이용하여 두개의 데이터 제어 클럭을 생성하여 사용한 반면 본 발명에 따른 데이터 출력 드라이버는 라이징 클럭(Rclk_dll)만을 이용하여 데이터 제어 클럭을 생성하고 이를 이용하여 데이터를 출력한다. 따라서 종래의 데이터 출력 드라이버는 라이징 클럭(Rclk_dll)과 폴링 클럭(Rclk_dll)을 사용하여 두개의 데이 터 제어 클럭을 생성하기 때문에 두개의 데이터 제어 클럭의 천이 타이밍이 어긋나면(일명, 클럭 스큐(skew)) 정상적인 데이터를 출력하지 못하였다. 하지만 본 발명에 따른 데이터 출력 드라이버는 라이징 클럭(Rclk_dll)만을 사용하여 하나의 데이터 제어 클럭만을 이용하기 때문에 클럭 스큐가 일어나지 않아 언제나 정상적인 데이터를 출력할 수 있다.For example, when the odd-numbered data Rdo has a high value in the high period of the data control clock Rclk_do, the first data output unit 110 outputs a high signal and the output data controller 130 is high. Output the output data Do at a level. In addition, when the even-numbered data Fdo has a low value in the low period of the data control clock Rclk_do, the second data output unit 120 outputs a low signal and the output data control unit 130 goes to a low level. The output data Do is output. Therefore, the conventional data output driver generates and uses two data control clocks using the rising clock (Rclk_dll) and the falling clock (Fclk_dll), whereas the data output driver according to the present invention uses the rising clock (Rclk_dll) to control the data control clock. Create and use it to output the data. Therefore, the conventional data output driver uses the rising clock (Rclk_dll) and the falling clock (Rclk_dll) to generate two data control clocks. ) Normal data could not be output. However, since the data output driver according to the present invention uses only one data control clock using only the rising clock (Rclk_dll), clock skew does not occur so that normal data can be output at all times.

상기 드라이버 제어 신호(Doff)가 하이 레벨이면 상기 출력 데이터 제어부(130)는 상기 제 1 및 제 2 데이터 출력부(110, 120)의 출력 신호와는 무관하게 턴오프된다. 즉, 상기 출력 데이터 제어부(130)의 출력단은 플로팅(floating) 상태가 된다.When the driver control signal Doff is at a high level, the output data controller 130 is turned off regardless of the output signals of the first and second data output units 110 and 120. That is, the output terminal of the output data controller 130 is in a floating state.

상기 데이터 출력 제어 수단(200)은 상기 드라이버 제어 신호(Doff)가 하이 레벨이면 외부 전압(VDD)을 상기 출력 데이터(Do)로서 출력한다. 이때, 상기 출력 데이터(Do)는 홀수번째 또는 짝수번째 데이터(Rdo, Fdo)에 영향을 받지 않는다.The data output control means 200 outputs an external voltage VDD as the output data Do when the driver control signal Doff is at a high level. In this case, the output data Do is not affected by the odd-numbered or even-numbered data Rdo and Fdo.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 드라이버 및 방법은 라이징 클럭 또는 폴링 클럭중 하나만을 사용하여 데이터를 출력함으로써 반도체 메모리 장치의 안정성을 높이는 효과가 있다.The data output driver and method of the semiconductor memory device according to the present invention has an effect of increasing the stability of the semiconductor memory device by outputting data using only one of a rising clock or a falling clock.

Claims (24)

삭제delete 하나의 데이터 제어 클럭에 응답하여 데이터를 연속적으로 출력하는 데이터 출력 수단; 및Data output means for continuously outputting data in response to one data control clock; And 드라이버 제어 신호에 응답하여 상기 데이터를 제어하는 데이터 출력 제어 수단을 포함하며,Data output control means for controlling the data in response to a driver control signal, 상기 데이터 출력 수단은The data output means 상기 데이터 제어 클럭의 하이 구간동안 상기 데이터를 출력하는 제 1 데이터 출력부, 및A first data output unit configured to output the data during a high period of the data control clock, and 상기 데이터 제어 클럭의 로우 구간동안 상기 데이터를 출력하는 제 2 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a second data output unit configured to output the data during the low period of the data control clock. 제 2 항에 있어서,The method of claim 2, 상기 데이터 출력 수단은The data output means 상기 드라이버 제어 신호가 인에이블되면 상기 데이터 제어 클럭에 응답하여 상기 데이터를 출력하며, 상기 드라이버 제어 신호가 디스에이블되면 상기 데이터 출력 수단을 턴오프시키는 출력 데이터 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And outputting the data in response to the data control clock when the driver control signal is enabled and turning off the data output means when the driver control signal is disabled. Data output driver for the device. 제 3 항에 있어서,The method of claim 3, wherein 상기 출력 데이터 제어부는The output data controller 상기 드라이버 제어 신호에 응답하여 상기 제 1 및 제 2 데이터 출력부의 출력 신호를 제어하여 상기 출력 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And controlling the output signals of the first and second data output units in response to the driver control signal to output the output data as the output data. 제 2 항에 있어서,The method of claim 2, 상기 제 1 데이터 출력부는The first data output unit 상기 데이터 제어 클럭의 하이 구간동안 상기 데이터중 홀수번째 데이터를 반전시켜 출력하는 데이터 제어부, 및A data controller for inverting and outputting odd-numbered data of the data during the high period of the data control clock; 상기 데이터 제어부의 출력 신호를 드라이빙하여 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버. And a driving unit for driving and outputting an output signal of the data control unit. 제 5 항에 있어서,The method of claim 5, wherein 상기 데이터 제어부는The data control unit 상기 데이터 제어 클럭의 하이 구간동안 상기 홀수번째 데이터가 하이 레벨이면 하이 레벨인 상기 홀수번째 데이터를 반전시켜 출력하는 제 1 데이터 반전부, 및A first data inverting unit inverting and outputting the odd-numbered data having a high level if the odd-numbered data is at a high level during the high period of the data control clock, and 상기 데이터 제어 클럭의 하이 구간동안 상기 홀수번째 데이터가 로우 레벨이면 로우 레벨인 상기 홀수번째 데이터를 반전시켜 출력하는 제 2 데이터 반전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버. And a second data inverting unit for inverting and outputting the odd-numbered data at a low level when the odd-numbered data is at a low level during the high period of the data control clock. 제 5 항에 있어서,The method of claim 5, wherein 상기 드라이빙부는The driving unit 상기 제 1 데이터 반전부의 출력 신호에 응답하여 외부 전압을 출력하고 상기 제 2 데이터 반전부의 출력 신호에 응답하여 상기 드라이빙부의 출력단을 접지단과 연결하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And outputting an external voltage in response to an output signal of the first data inverting unit and connecting an output terminal of the driving unit to a ground terminal in response to an output signal of the second data inverting unit. 제 2 항에 있어서,The method of claim 2, 상기 제 2 데이터 출력부는The second data output unit 상기 데이터 제어 클럭의 로우 구간동안 상기 데이터중 짝수번째 데이터를 반전시켜 출력하는 데이터 제어부, 및A data controller for inverting and outputting even-numbered data of the data during the row period of the data control clock; 상기 데이터 제어부의 출력 신호를 드라이빙하여 출력하는 드라이빙부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a driving unit for driving and outputting an output signal of the data control unit. 제 8 항에 있어서,The method of claim 8, 상기 데이터 제어부는The data control unit 상기 데이터 제어 클럭의 로우 구간동안 상기 짝수번째 데이터가 하이 레벨 이면 하이 레벨인 상기 짝수번째 데이터를 반전시켜 출력하는 제 1 데이터 반전부, 및A first data inverting unit inverting and outputting the even-numbered data having a high level when the even-numbered data is high level during the low period of the data control clock; and 상기 데이터 제어 클럭의 로우 구간동안 상기 짝수번째 데이터가 로우 레벨이면 로우 레벨인 상기 짝수번째 데이터를 반전시켜 출력하는 제 2 데이터 반전부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a second data inverting unit for inverting and outputting the even-numbered data at a low level when the even-numbered data is at a low level during the low period of the data control clock. 제 8 항에 있어서,The method of claim 8, 상기 드라이빙부는The driving unit 상기 제 1 데이터 반전부의 출력 신호에 응답하여 외부 전압을 출력하고 상기 제 2 데이터 반전부의 출력 신호에 응답하여 상기 드라이빙부의 출력단을 접지단과 연결하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And outputting an external voltage in response to an output signal of the first data inverting unit and connecting an output terminal of the driving unit to a ground terminal in response to an output signal of the second data inverting unit. 제 4 항에 있어서,The method of claim 4, wherein 상기 출력 데이터 제어부는The output data controller 상기 드라이버 제어 신호가 인에이블되면 상기 제 1 및 제 2 데이터 출력부의 출력 신호에 따른 상기 데이터를 출력하고 상기 드라이버 제어 신호가 디스에이블되면 턴오프되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And when the driver control signal is enabled, output the data according to output signals of the first and second data output units, and turn off when the driver control signal is disabled. 제 11 항에 있어서,The method of claim 11, 상기 출력 데이터 제어부는The output data controller 상기 드라이버 제어 신호가 인에이블되고 상기 제 1 또는 제 2 데이터 출력부의 출력 신호가 하이 레벨이면 외부 전압을 상기 데이터로서 출력하는 제 1 출력 제어부, 및A first output controller configured to output an external voltage as the data when the driver control signal is enabled and the output signal of the first or second data output unit is high level; and 상기 드라이버 제어 신호가 인에이블되고 상기 제 1 또는 제 2 데이터 출력부의 출력 신호가 로우 레벨이면 상기 출력 데이터 제어부의 출력단을 접지단과 연결시키는 제 2 출력 제어부를 포함하며, 상기 제 1 출력 제어부와 상기 제 2 출력 제어부의 출력단이 공통 연결되어 상기 출력 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a second output controller configured to connect an output terminal of the output data controller to a ground terminal when the driver control signal is enabled and the output signal of the first or second data output unit is at a low level. 2. The data output driver of the semiconductor memory device, wherein the output terminals of the output controller are commonly connected to output the output data. 제 12 항에 있어서,The method of claim 12, 상기 제 1 출력 제어부는The first output control unit 상기 드라이버 제어 신호가 인에이블되고 상기 제 1 또는 제 2 데이터 출력부의 출력 신호가 하이 레벨이면 인에이블되는 조합 신호를 생성하는 신호 조합부, 및A signal combiner that generates a combined signal that is enabled when the driver control signal is enabled and the output signal of the first or second data output portion is high level, and 상기 조합 신호에 응답하여 상기 외부 전압을 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a switching unit configured to output the external voltage in response to the combined signal. 제 12 항에 있어서,The method of claim 12, 상기 제 2 출력 제어부는 The second output control unit 상기 드라이버 제어 신호가 인에이블되고 상기 제 1 또는 제 2 데이터 출력부의 출력 신호가 로우 레벨이면 인에이블되는 조합 신호를 생성하는 신호 조합부, 및A signal combiner that generates a combined signal that is enabled when the driver control signal is enabled and the output signal of the first or second data output is low level, and 상기 조합 신호에 응답하여 상기 제 2 출력 제어부의 출력단을 접지단과 연결시키는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 드라이버.And a switching unit connecting the output terminal of the second output controller to the ground terminal in response to the combined signal. 제 2 항에 있어서,The method of claim 2, 상기 데이터 출력 제어 수단은The data output control means 상기 드라이버 제어 신호에 응답하여 외부 전압을 출력하거나 상기 데이터 출력 수단의 출력 신호를 상기 데이터로서 출력하는 반도체 메모리 장치의 데이터 출력 드라이버.A data output driver of a semiconductor memory device which outputs an external voltage in response to the driver control signal or outputs an output signal of the data output means as the data. 삭제delete DLL 클럭의 라이징 타이밍에 하이 구간을 갖는 라이징 클럭을 생성하는 제 1 단계;A first step of generating a rising clock having a high interval at the rising timing of the DLL clock; 상기 라이징 클럭을 입력으로 하여 데이터의 출력을 제어하기 위한 데이터 제어 클럭을 생성하는 제 2 단계; 및A second step of generating a data control clock for controlling output of data by using the rising clock as an input; And 상기 데이터 제어 클럭에 응답하여 상기 데이터를 연속적으로 출력하는 제 3 단계;를 포함하며,And outputting the data continuously in response to the data control clock. 상기 제 2 단계는The second step is 한 번의 리드 명령에 연속적으로 출력되는 상기 데이터의 개수와 상기 데이터의 출력 타이밍을 결정하기 위한 상기 데이터 제어 클럭을 생성하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.Generating the data control clock for determining the number of the data continuously outputted in one read command and the output timing of the data. 제 17 항에 있어서,The method of claim 17, 상기 제 3 단계는The third step is 상기 데이터 제어 클럭의 하이 구간에서 상기 데이터중 홀수번째 데이터를 출력하고 상기 데이터 제어 클럭의 로우 구간에서 상기 데이터중 짝수번째 데이터를 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.Outputting odd-numbered data of the data in a high period of the data control clock and outputting even-numbered data of the data in a low period of the data control clock. 제 18 항에 있어서,The method of claim 18, 상기 제 3 단계는The third step is 상기 데이터 제어 클럭의 하이 구간에서 상기 홀수번째 데이터를 반전시켜 출력하는 단계, 및Inverting and outputting the odd data in the high period of the data control clock, and 반전된 상기 홀수번째 데이터를 드라이빙하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And driving the inverted odd-numbered data to output the inverted odd-numbered data. 제 19 항에 있어서,The method of claim 19, 상기 3 단계는The third step is 상기 반전된 홀수번째 데이터가 하이 레벨이면 로우 레벨로 드라이빙하는 단계, 및Driving to a low level if the inverted odd-numbered data is at a high level, and 상기 반전된 홀수번째 데이터가 로우 레벨이면 하이 레벨로 드라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And driving to a high level if the inverted odd-numbered data is at a low level. 제 18 항에 있어서,The method of claim 18, 상기 제 3 단계는The third step is 상기 데이터 제어 클럭의 로우 구간에서 상기 짝수번째 데이터를 반전시켜 출력하는 단계, 및Inverting and outputting the even-numbered data in a row section of the data control clock, and 반전된 상기 짝수번째 데이터를 드라이빙하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And driving the inverted even-numbered data to output the inverted even-numbered data. 제 21 항에 있어서,The method of claim 21, 상기 제 3 단계는The third step is 상기 반전된 짝수번째 데이터가 하이 레벨이면 로우 레벨로 드라이빙하는 단계, 및Driving to a low level if the inverted even data is at a high level, and 상기 반전된 짝수번째 데이터가 로우 레벨이면 하이 레벨로 드라이빙하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And driving to a high level when the inverted even-numbered data is at a low level. 제 17 항에 있어서,The method of claim 17, 드라이버 제어 신호에 응답하여 상기 데이터의 출력이 제어되는 제 4 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And a fourth step of controlling the output of the data in response to a driver control signal. 제 23 항에 있어서,The method of claim 23, 상기 제 4 단계는The fourth step is 상기 드라이버 제어 신호가 인에이블되면 상기 데이터를 출력하는 단계, 및Outputting the data when the driver control signal is enabled, and 상기 드라이버 제어 신호가 디스에이블되면 상기 데이터와는 무관하게 외부 전압을 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.Outputting an external voltage irrespective of the data when the driver control signal is disabled.
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