KR100878250B1 - Sigma-Delta Pulse Width Modulator and Sigma-Delta Modulator - Google Patents

Sigma-Delta Pulse Width Modulator and Sigma-Delta Modulator Download PDF

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Abstract

시그마-델타(Sigma-Delta) 펄스 폭 변조기 및 시그마-델타 변조기가 개시된다. 본 발명의 시그마-델타 펄스 폭 변조기는 상대적으로 낮은 주파수의 클록(Clock)을 사용하면서도 고차의 특성을 갖는 시그마-델타 변조와 펄스 폭 변조(PWM: Pulse Width Modulation)를 수행하여 저주파 신호 대역 내에 있는 잡음을 고주파 영역으로 천이시키며, 높은 신호대 잡음 비를 가지도록 할 수 있다.

Figure R1020070001197

시그마-델타 변조, 펄스 폭 변조, 신호대 잡음 비

Sigma-Delta pulse width modulators and sigma-delta modulators are disclosed. The sigma-delta pulse width modulator of the present invention uses a relatively low frequency clock and performs sigma-delta modulation and pulse width modulation (PWM), which have higher order characteristics, thereby being in a low frequency signal band. The noise can be shifted to the high frequency range and have a high signal-to-noise ratio.

Figure R1020070001197

Sigma-Delta Modulation, Pulse Width Modulation, Signal-to-Noise Ratio

Description

시그마-델타 펄스 폭 변조기 및 시그마-델타 변조기{Sigma-Delta Pulse Width Modulator and Sigma-Delta Modulator}Sigma-Delta Pulse Width Modulator and Sigma-Delta Modulator

도 1은 종래의 펄스 폭 변조기의 블록도,1 is a block diagram of a conventional pulse width modulator,

도 2는 본 발명의 일 실시 예에 따른 시그마-델타 펄스 폭 변조기의 블록도,2 is a block diagram of a sigma-delta pulse width modulator according to an embodiment of the present invention;

도 3은 도 2의 시그마-델타 펄스 폭 변조기의 동작 설명에 제공되는 도면,3 is a view provided to explain the operation of the sigma-delta pulse width modulator of FIG.

도 4는 도 2의 시그마-델타 펄스 폭 변조기의 주파수 특성 곡선4 is a frequency characteristic curve of the sigma-delta pulse width modulator of FIG.

도 5는 본 발명의 다른 실시 예에 따른 시그마-델타 펄스 폭 변조기의 블록도, 5 is a block diagram of a sigma-delta pulse width modulator according to another embodiment of the present invention;

도 6은 도 5의 시그마-델타 펄스 폭 변조기에 포함되는 궤환-차동-적분부의 블록도,6 is a block diagram of a feedback-differential-integrator included in the sigma-delta pulse width modulator of FIG.

도 7은 본 발명의 일 실시 예에 따른 4차 시그마-델타 펄스폭변조기의 블록도, 7 is a block diagram of a fourth-order sigma-delta pulse width modulator according to an embodiment of the present invention;

도 8 및 도 9는 도 7의 시그마-델타 펄스 폭 변조기의 주파수 특성 곡선, 그리고8 and 9 are frequency characteristic curves of the sigma-delta pulse width modulator of FIG.

도 10은 입력 신호 X의 크기에 따른 펄스 폭 변조 신호 Y에서의 신호대 잡음 비를 도시한 그래프이다.FIG. 10 is a graph illustrating the signal-to-noise ratio of the pulse width modulated signal Y according to the magnitude of the input signal X. FIG.

본 발명은, 상대적으로 낮은 주파수의 클록을 사용하면서도 고차의 특성을 갖는 시그마-델타(Sigma-Delta) 변조와 펄스 폭 변조(PWM: Pulse Width Modulation)를 수행하여 저주파 신호 대역 내에 있는 잡음을 고주파 영역으로 천이시키며, 높은 신호대 잡음 비를 가지는 시그마-델타 펄스 폭 변조기 및 시그마-델타 변조기에 관한 것이다.The present invention performs a sigma-delta (Sigma-Delta) modulation and a pulse width modulation (PWM) having a higher order while using a clock of a relatively low frequency to remove noise within a low frequency signal band. And a sigma-delta pulse width modulator and a sigma-delta modulator having a high signal-to-noise ratio.

종래의 디지털 신호 처리, 예를 들어 오디오 신호 처리에서 사용되는 변조방식은 시그마-델타 변조(Sigma-Delta Modulation)방식과 펄스 폭 변조(PWM: Pulse Width Modulation) 방식이 있다. Conventional digital signal processing, for example, the modulation method used in audio signal processing includes the Sigma-Delta modulation (Sigma-Delta Modulation) method and the Pulse Width Modulation (PWM).

시그마-델타 변조기는 입력신호와 출력신호의 차를 적분한 값을 비교하여 출력함으로써, 입력 신호에 대해서는 저역통과 필터(LPF: Low Pass Filter)의 특성이 있고, 양자화 잡음에 대하여는 고역통과 필터(HPF: High Pass Filter)와 같은 역할을 한다. The sigma-delta modulator compares the integrated value of the difference between the input signal and the output signal, and outputs the low-pass filter (LPF) for the input signal, and the high-pass filter (HPF) for the quantization noise. : High Pass Filter).

도 1은 종래의 펄스 폭 변조기의 블록도이다. 1 is a block diagram of a conventional pulse width modulator.

도 1을 참조하면, 펄스 폭 변조기(100)는 입력 신호와 램프(Ramp) 발생기의 출력 신호를 서로 비교하여, 오디오 입력신호의 레벨에 비례하는 펄스 폭을 가지는 펄스 열을 가지는 펄스 폭 변조(PWM) 신호를 출력한다. 이 경우, 펄스 폭 변조기(100)는 입력신호보다 매우 빠른 램프신호를 사용함으로써 양자화 잡음 레벨을 줄인다. Referring to FIG. 1, the pulse width modulator 100 compares an input signal and an output signal of a ramp generator with each other, and has a pulse width modulation (PWM) having a pulse train having a pulse width proportional to the level of the audio input signal. ) Outputs a signal. In this case, the pulse width modulator 100 reduces the quantization noise level by using a ramp signal that is much faster than the input signal.

그러나 신호대 잡음 비(SNR: Signal to Noise Ratio)가 큰 고 음질을 요구하는 오디오용 변환기에서 시그마-델타 변조방식과 펄스 폭 변조를 사용할 경우, 매우 빠른 오버샘플링 비(OSR: Over-Sampling Rate)를 갖는 클록을 사용해야하므로 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 따른 집적 시에 하드웨어적인 제약이 많이 따른다는 문제점이 있다. However, when using sigma-delta modulation and pulse width modulation in an audio converter that requires high sound quality with a high signal-to-noise ratio (SNR), very fast oversampling ratio (OSR) can be achieved. Because of the need to use a clock that has a clock (CMOS: Complementary Metal-Oxide Semiconductor (CMOS)), there is a problem that a lot of hardware constraints in the integration.

본 발명의 목적은, 상대적으로 낮은 주파수의 클록을 사용하면서도 고차의 특성을 갖는 시그마-델타(Sigma-Delta) 변조와 펄스 폭 변조(PWM: Pulse Width Modulation)를 수행하여 저주파 신호 대역 내에 있는 잡음을 고주파 영역으로 천이시키며, 높은 신호대 잡음 비를 가지고 시그마-델타 펄스 폭 변조기를 제공함에 있다.An object of the present invention is to perform a sigma-delta (Sigma-Delta) modulation and a pulse width modulation (PWM) having a higher order while using a clock of a relatively low frequency to remove noise in a low frequency signal band. Transitioning to the high frequency range, it provides a sigma-delta pulse width modulator with a high signal-to-noise ratio.

상기 목적을 달성하기 위해 본 발명에 따라 소정의 입력 신호(X)를 입력받아 시그마-델타(Sigma-Delta) 펄스 폭 변조(PWM: Pulse Width Modulation)한 출력 신호(Y)를 출력하는 시그마-델타 펄스폭변조기는 궤환지연기, 제1궤환계수기, 제1합 산기, 제1적분부, 펄스폭변조부 및 비교기를 포함한다.In order to achieve the above object, a sigma-delta for receiving a predetermined input signal X and outputting an output signal Y for sigma-delta pulse width modulation (PWM) according to the present invention. The pulse width modulator includes a feedback delay unit, a first feedback counter, a first summer, a first integrator, a pulse width modulator, and a comparator.

상기 궤환지연기는 궤환되는 상기 출력 신호(Y)를 지연시키며, 상기 제1궤환계수기는 상기 궤환지연기의 출력 신호에 제1궤환계수를 곱한다. 상기 제1합산기는 상기 입력 신호(X)에서, 상기 제1궤환계수기의 출력 신호를 빼고, 상기 제1적분부는 상기 제1합산기의 출력신호를 적분하여 출력한다. 상기 펄스폭변조부는 상기 제1적분부의 출력신호를 펄스 폭 변조(PWM: Pulse Width Modulation)하여 출력한다. 상기 비교기는 상기 펄스폭변조부의 출력을 소정 개수의 기준레벨과 비교한 결과인 상기 출력 신호(Y)를 출력한다.The feedback delay delays the output signal Y to be fed back, and the first feedback counter multiplies the output signal of the feedback delay by a first feedback coefficient. The first summer subtracts the output signal of the first feedback counter from the input signal X, and the first integrator integrates and outputs the output signal of the first summer. The pulse width modulator outputs a pulse width modulated (PWM) output signal of the first integrator. The comparator outputs the output signal Y which is a result of comparing the output of the pulse width modulator with a predetermined number of reference levels.

본 발명의 시그마-델타 펄스폭변조기는 상기 입력 신호(X)와 상기 제1합산기 사이에 각각 캐스케이드(Cascade)로 연결되는 M(1≤M) 개의 궤환-차동-적분부를 더 포함할 수 있다. 이 경우 상기 m(1≤m≤M) 번째 궤환-차동-적분부는, 제m+1 궤환계수기, 제m+1합산기 및 제m+1적분부를 포함한다. The sigma-delta pulse width modulator of the present invention may further include M (1≤M) feedback-differential-integrators, each cascaded between the input signal X and the first summer. . In this case, the m (1 ≦ m ≦ M) th feedback-differential-integrator includes an m + 1 feedback counter, an m + 1 summer and an m + 1 integral.

상기 제m+1 궤환계수기는 상기 궤환지연기의 출력 신호에 제m+1 궤환 계수를 곱하여 출력하고, 상기 제m+1합산기는 상기 입력 신호(X) 또는 m+1 번째 궤환-차동-적분부의 출력 중 하나에서, 상기 제m+1궤환계수기의 출력을 뺀 값을 출력한다. 그리고 상기 제m+1적분부는 상기 제m+1합산기의 출력을 적분하여 m-1번째 궤환-차동-적분부 또는 상기 제1합산기로 출력한다. The m + 1 feedback counter multiplies the output signal of the feedback delay unit by the m + 1 feedback coefficient, and the m + 1 summer adds the input signal X or the m + 1 feedback-differential-integral. In one of the negative outputs, a value obtained by subtracting the output of the m + 1 feedback counter is output. The m + 1 integrator integrates the output of the m + 1 summer and outputs the m−1th feedback-differential-integrator or the first summer.

여기서, 상기 제m+1적분부는, 제m+1적분부-계수기, 제m+1적분부-합산기 및 지연기를 포함한다.Here, the m + 1 integrator includes an m + 1 integrator-counter, an m + 1 integrator-adder, and a retarder.

상기 제m+1적분부-계수기는 상기 제m+1합산기의 출력에 제m+1 포워드 계수를 곱하고, 상기 제m+1적분부-합산기는 궤환되는 상기 제m+1적분부의 최종 출력과 상기 제m+1적분부-계수기 출력을 더하며, 상기 지연기는 상기 제m+1적분부-합산기의 출력을 지연시켜 상기 제m+1적분부의 최종 출력을 출력한다.The m + 1 integrator-counter multiplies the output of the m + 1 summer by the m + 1 forward coefficient, and the m + 1 integrator-adder returns the final output of the m + 1 integrator And the m + 1 integrator-counter output, wherein the delayer delays the output of the m + 1 integrator-adder to output the final output of the m + 1 integrator.

본 발명의 시그마-델타 펄스폭변조기의 상기 제1적분부는, 제1적분부-계수기, 제1적분부-지연기 및 제1적분부-합산기를 포함한다. The first integrator of the sigma-delta pulse width modulator of the present invention includes a first integrator-counter, a first integrator-delay and a first integrator-adder.

상기 제1적분부-계수기는 상기 제1합산기의 출력신호에 제1 포워드 계수를 곱하고, 상기 제1적분부-지연기는 궤환되는 상기 제1적분부의 출력을 지연시켜 출력하며, 상기 제1적분부-합산기는 상기 제1적분부-계수기의 출력과 상기 제1적분부-지연기의 출력을 더한 상기 제1적분부의 출력을 상기 펄스폭변조부로 출력한다.The first integrator-counter multiplies the output signal of the first summer by a first forward coefficient, and the first integrator-delay outputs the delayed output of the first integrator to be fed back, and the first integrator The sub-adder outputs the output of the first integrator-plus the output of the first integrator-counter and the output of the first integrator-delay to the pulse width modulator.

본 발명의 시그마-델타 펄스폭변조기의 상기 펄스폭변조부는, PWM-지연기, PWM-제1계수기, PWM-제1합산기, PWM-제2계수기 및 PWM-제2합산기를 포함한다. The pulse width modulator of the sigma-delta pulse width modulator of the present invention includes a PWM delay unit, a PWM first counter, a PWM first summer, a PWM second summer and a PWM second summer.

상기 PWM-지연기는 궤환되는 상기 펄스폭변조부의 출력을 지연시켜 출력하고, 상기 PWM-제1계수기는 상기 궤환지연기의 출력 신호에 제1PWM 계수를 곱하여 출력하며, 상기 PWM-제1합산기는 상기 PWM-지연기의 출력에서 상기 PWM-제1계수기의 출력을 뺀 신호를 출력한다. The PWM delay unit delays the output of the pulse width modulator to be fed back, and outputs the PWM first counter by multiplying the output signal of the feedback delay unit by the first PWM coefficient. A signal is obtained by subtracting the output of the PWM first counter from the output of the PWM delay.

상기 PWM-제2계수기는 상기 PWM-제1합산기의 출력에 제2PWM 계수를 곱하여 출력하고, 상기 PWM-제2합산기는 상기 제1적분부의 출력과 상기 PWM-제2계수기의 출력을 더한 상기 펄스폭변조부의 출력을 상기 비교기로 출력한다.The PWM-second counter outputs the output of the PWM-first summer by multiplying the second PWM coefficient, and the PWM-second summer adds the output of the first integrator and the output of the PWM-second counter. The output of the pulse width modulator is output to the comparator.

본 발명의 다른 실시 예에 따라, 소정의 입력 신호(X)를 입력받아 시그마-델타(Sigma-Delta) 변조한 출력 신호(Y)를 출력하는 시그마-델타 변조기는, 상기 시 그마-델타 펄스폭변조기에서 펄스폭변조부를 포함하지 아니하고, 상기 입력 신호(X)와 상기 제1합산기 사이에 각각 캐스케이드(Cascade)로 연결되는 M(1≤M) 개의 궤환-차동-적분부를 포함한다. According to another embodiment of the present invention, the sigma-delta modulator for receiving a predetermined input signal (X) and outputs a sigma-delta modulated output signal (Y), the sigma-delta pulse width The modulator does not include a pulse width modulator, and includes M (1 ≦ M) feedback-differential-integrators, each cascaded between the input signal X and the first summer.

이하에서는, 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시 예에 따른 시그마-델타 펄스 폭 변조기의 블록도, 도 3은 도 2의 시그마-델타 펄스 폭 변조기의 동작 설명에 제공되는 도면, 그리고 도 4는 도 2의 시그마-델타 펄스 폭 변조기의 주파수 특성 곡선이다. 2 is a block diagram of a sigma-delta pulse width modulator according to an embodiment of the present invention, FIG. 3 is a view provided to explain the operation of the sigma-delta pulse width modulator of FIG. 2, and FIG. 4 is a sigma-of FIG. 2. The frequency characteristic curve of a delta pulse width modulator.

시그마-델타(Sigma-Delta) 펄스폭변조기(200)는 디지털 신호를 처리하는 통신 장치나 디지털 멀티미디어 장치 등에 폭 넓게 사용될 수 있다. 디지털 멀티미디어 장치로는 핸드폰, 엠피3(MP3: MPEG Audio Layer-3) 플레이어(Player), 씨디(CD: Compact Disc) 플레이어, 피엠피(PMP: Portable Multimedia Player) 등과 같이 저소비전력, 고성능, 부품 간소화 및 경량화를 필요로 하는 휴대용 디지털 오디오 장치와 홈시어터(Home Theater) 시스템 및 컨슈머(Consumer) 시스템에 적용 가능한 디지털 오디오 장치 등이 해당될 수 있다. The sigma-delta pulse width modulator 200 may be widely used in communication devices or digital multimedia devices that process digital signals. Digital multimedia devices include low power consumption, high performance, component simplification, such as mobile phones, MPEG Audio Layer-3 (MP3) players, compact disc (CD) players, and portable multimedia players (PMPs). A portable digital audio device requiring a light weight, and a digital audio device applicable to a home theater system and a consumer system may be used.

구체적인 실시 예 중에 하나로서, 시그마-델타 펄스폭변조기(200)는 고성능 오디오 신호를 처리하는 아날로그-디지털 변환기(ADC: Analog to Digital Converter), 디지털-아날로그 변환기(DAC: Digital to Analog Converter) 또는 코덱(CODEC: Coder-Decorder) 등에 포함되어 사용된다. As one specific embodiment, the sigma-delta pulse width modulator 200 is an analog-to-digital converter (ADC), a digital-to-analog converter (DAC) or a codec that processes a high-performance audio signal. Used by (CODEC: Coder-Decorder).

디지털 신호처리에 사용되는 시그마-델타 펄스폭변조기(200)는 시그마-델 타(Sigma-Delta) 변조와 펄스 폭 변조(PWM: Pulse Width Modulation)를 수행하여, 입력 신호에 포함된 양자화 잡음을 인간이 청각적으로 인식할 수 없는 고주파 영역으로 천이시키면서, 입력 신호에 대해서는 저역통과 필터로 동작한다. 시그마-델타 펄스폭변조기(200)는 하나의 칩(Chip)으로 제작될 경우 그 집적이 용이하도록 상대적으로 낮은 클록 주파수를 사용할 수 있다. The sigma-delta pulse width modulator 200 used for digital signal processing performs sigma-delta modulation and pulse width modulation (PWM) to humanize the quantization noise included in the input signal. The input signal is operated as a low pass filter while transitioning to an audible high frequency region. The sigma-delta pulse width modulator 200 may use a relatively low clock frequency in order to facilitate the integration of the sigma-delta pulse width modulator 200.

디지털-아날로그 변환기에 사용되는 시그마-델타 펄스폭변조기(200)로 입력되는 신호는 소정의 아날로그 신호를 샘플링 주파수 fs로 샘플링(Sampling)한 디지털 데이터로서, 소정의 오버 샘플링 비(OSR: Over-Sampling Rate)로 오버 샘플링되고, 보간(Interpolation)된 데이터가 해당될 수 있다. The signal input to the sigma-delta pulse width modulator 200 used in the digital-to-analog converter is digital data obtained by sampling a predetermined analog signal at a sampling frequency fs, and has a predetermined over-sampling ratio (OSR). Data that is oversampled and interpolated at a rate).

시그마-델타 펄스폭변조기(200)가 아날로그-디지털 변환기와 같은 인코더(Encoder)에 사용될 경우, 입력되는 신호는 아날로그 신호가 해당할 수 있다. 이 경우 시그마-델타 펄스폭변조기(200)는 아날로그 회로로 설계되어야 한다. When the sigma-delta pulse width modulator 200 is used in an encoder such as an analog-digital converter, the input signal may correspond to an analog signal. In this case, the sigma-delta pulse width modulator 200 should be designed as an analog circuit.

도 2를 참조하면, 시그마-델타 펄스폭변조기(200)는 제1적분부(210), 펄스폭변조부(230), 비교기(251), 궤환지연기(253), 궤환루프(255), 제1궤환계수기(257), 및 제1합산기(259)를 포함한다. 이하에서는 설명의 편리를 위해, z 변환(z Transform)에 의한 z 영역을 기초로 본 발명을 설명한다.Referring to FIG. 2, the sigma-delta pulse width modulator 200 includes a first integrator 210, a pulse width modulator 230, a comparator 251, a feedback delay unit 253, a feedback loop 255, A first feedback counter 257, and a first summer 259. Hereinafter, for convenience of description, the present invention will be described based on the z region by z transform.

시그마-델타 펄스폭변조기(200)의 출력신호 Y는 궤환지연기(253)에서 지연되어 신호 Y1이 된 후, 궤환루프(255)를 통해 궤환(Feedback)된다. 신호 Y1은 제1궤환 계수기(257)에서 제1궤환 계수(이하 '계수 d'라 함)가 곱해져 제1합산기(259)로 입력된다. 제1합산기(259)는 입력신호 X에서 제1궤환계수기(257)의 출력을 뺀 값 X5을 제1적분부(210)로 출력한다.The output signal Y of the sigma-delta pulse width modulator 200 is delayed by the feedback delay unit 253 and becomes the signal Y 1 , and then fed back through the feedback loop 255. The signal Y 1 is multiplied by the first feedback coefficient (hereinafter referred to as 'coefficient d') in the first feedback counter 257 and input to the first summer 259. The first summer 259 outputs the value X 5 obtained by subtracting the output of the first feedback counter 257 from the input signal X to the first integrator 210.

제1적분부(210)는 제1합산기(259)의 출력 X5을 적분한 출력 X6을 펄스폭변조부(230)로 출력한다. 제1적분부(210)는 제1적분부-계수기(211), 제1적분부-합산기(213) 및 제1적분부-지연기(215)를 포함한다. 제1합산기(259)의 출력 X5는 제1적분부-계수기(211)에서 제1포워드(Forward) 계수(이하 '계수 a'라 함)와 곱해진다. 제1적분부-합산기(213)는 적분 출력 X6이 피드백(Feedback) 지연기인 제1적분부-지연기(215)에서 지연된 후 궤환되는 신호와 제1적분부-계수기(211)의 출력을 더하여 적분 출력 X6을 출력한다. The first integrator 210 outputs an output X 6 obtained by integrating the output X 5 of the first summer 259 to the pulse width modulator 230. The first integrator 210 includes a first integrator-counter 211, a first integrator- summer 213, and a first integrator-delay 215. The output X 5 of the first summer 259 is multiplied by the first forward coefficient (hereinafter referred to as 'coefficient a') in the first integrator-counter 211. A first integration section - summer 213 is the integral output X 6 a feedback (Feedback) delay due to the first integration section - the output of the counter (211) after a delay from the delay unit 215, a feedback signal to the first integration section is Add to output the integral output X 6 .

또한, 출력신호 Y는 궤환지연기(253)에서 지연되어 궤환루프(255)를 통해 궤환되면서 펄스폭변조부(230)로 입력된다. 펄스폭변조부(230)는 지연된 출력신호 Y1과 제1적분부(210)의 출력 X6을 입력받아, 펄스 폭 변조 결과인 출력 X7을 비교기(251)로 출력한다. In addition, the output signal Y is delayed by the feedback delay unit 253 and fed back through the feedback loop 255 and input to the pulse width modulator 230. The pulse width modulator 230 receives the output of the delayed output signal X 6 Y 1 and the first integration section 210, and outputs the pulse width modulation result is output X 7 to the comparator 251.

펄스폭변조부(230)는 PWM-제1계수기(231), PWM-제1합산기(233), PWM-지연기(235), PWM-제2계수기(237) 및 PWM-제2합산기(239)를 포함한다. 지연되어 궤환된 신호 Y1은 PWM-제1계수기(231)에 의해 제1PWM 계수(이하 '계수 c'라 함)와 곱해 진(cY1) 다음 PWM-제1합산기(233)로 입력된다. PWM-제1합산기(233)는 PWM-지연기(235)에서 지연된 펄스폭변조부(230)의 출력 X7로부터 신호 cY1을 뺀다. PWM-제1합산기(233)의 출력신호는 PWM-제2계수기(237)에서 제2PWM 계수(이하 '계수 b'라 함)와 곱해진 다음, PWM-제2합산기(239)로 출력된다. PWM-제2합산기(239)는 제1적분부(210)의 출력 X6과 PWM-제2계수기(237)의 출력을 더하여 펄스 폭 변조된 출력 X7을 비교기(251)로 출력한다. 따라서 펄스폭변조부(230)의 출력 X7은 다음의 수학식 1 및 2와 같다.The pulse width modulator 230 includes a PWM-first counter 231, a PWM-first summer 233, a PWM-delay 235, a PWM-second counter 237, and a PWM-second summer. (239). The delayed feedback signal Y 1 is multiplied by the first PWM coefficient (hereinafter referred to as 'coefficient c') by the PWM first counter 231 (cY 1 ) and then input to the PWM first summer 233. . The PWM-first summer 233 subtracts the signal cY 1 from the output X 7 of the pulse width modulator 230 delayed by the PWM-delay 235. The output signal of the PWM-first summer 233 is multiplied by the second PWM coefficient (hereinafter referred to as 'coefficient b') in the PWM-second summer 237 and then output to the PWM-second summer 239. do. The PWM second summer 239 adds the output X 6 of the first integrator 210 and the output of the PWM second counter 237 to output the pulse width modulated output X 7 to the comparator 251. Therefore, the output X 7 of the pulse width modulator 230 is represented by Equations 1 and 2 below.

Figure 112007001072315-pat00001
Figure 112007001072315-pat00001

Figure 112007001072315-pat00002
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여기서, Y는 시그마-델타 펄스폭변조기(200)의 출력, X6는 제1적분부(210)의 출력, 그리고 b, c는 각 계수기의 계수이다.Here, Y is the output of the sigma-delta pulse width modulator 200, X 6 is the output of the first integrator 210, and b, c is the coefficient of each counter.

비교기(251)는 펄스폭변조부(230)의 출력 X7을 입력으로 하여 N개의 기준 레벨로 비교하면서 펄스 폭 변조 출력 신호 Y를 발생시킨다. 여기서 N은 2 이상의 정수인 값을 갖는다. The comparator 251 generates the pulse width modulated output signal Y while comparing the output X 7 of the pulse width modulator 230 with N reference levels. Where N has a value that is an integer of two or more.

따라서, 최종 비교기(251)의 출력 신호 Y는 시그마-델타 펄스 폭 변조된 출력이며, 출력 신호 Y의 z영역의 함수는 다음의 수학식 3과 같다.Therefore, the output signal Y of the final comparator 251 is a sigma-delta pulse width modulated output, and the function of the z region of the output signal Y is expressed by Equation 3 below.

Figure 112007001072315-pat00003
Figure 112007001072315-pat00003

여기서, Y는 시그마-델타 펄스폭변조기(200)의 출력, X는 입력신호, Q는 양자화 잡음, 그리고 a, b, c, d는 각 계수기의 계수이다.Here, Y is the output of the sigma-delta pulse width modulator 200, X is the input signal, Q is the quantization noise, and a, b, c, d is the coefficient of each counter.

수학식 3을 참조하면, 시그마-델타 펄스폭변조기(200)는 2 차의 시그마-델타 펄스 폭 변조기로서, 출력 신호 Y는 입력 신호 X를 시그마-델타 펄스 폭 변조한 출력이다. 시그마-델타 펄스폭변조기(200)는 입력 신호 X에 대해서 저역통과 필터의 특성이 있고, 양자화 잡음 Q에 대해서는 고역 통과 필터 특성이 있음을 알 수 있다. Referring to Equation 3, the sigma-delta pulse width modulator 200 is a secondary sigma-delta pulse width modulator, and the output signal Y is an output obtained by sigma-delta pulse width modulating the input signal X. It can be seen that the sigma-delta pulse width modulator 200 has a lowpass filter characteristic for the input signal X and a highpass filter characteristic for the quantization noise Q.

통상의 양자화 잡음은 도 3의 (a)와 같이 화이트(White) 잡음의 형태를 가짐으로써, 처리하고자 하는 신호가 존재하는 저주파 신호 대역(이하 '인밴드(Inband)'라 함) 내에도 양자화 잡음이 그대로 존재한다. 시그마-델타 펄스폭변조기(200)는 도 3의 (b)와 같이 인밴드 내의 양자화 잡음을 고주파 영역으로 천이함으로써, 인밴드 내의 양자화 잡음을 제거하거나 줄이게 된다. Since the conventional quantization noise has a form of white noise as shown in FIG. 3A, the quantization noise is also present in a low frequency signal band (hereinafter, referred to as 'inband') in which a signal to be processed exists. This exists as it is. The sigma-delta pulse width modulator 200 removes or reduces quantization noise in the in-band by shifting the quantization noise in the in-band to the high frequency region as shown in FIG.

본 발명의 시그마-델타 펄스폭변조기(200)의 특성을 도 4를 기초로 설명한다. 도 4는 샘플링 주파수 fs가 44.1kHz이고 오버 샘플링 비(OSR)가 256인 경우로 서, (a)는 입력 신호 X에 대한 출력 신호 Y의 주파수 특성곡선과 양자화 잡음 Q에 대한 출력 신호 Y의 주파수 특성곡선이다. 도 4의 (a)를 참조하면, 시그마-델타 펄스폭변조기(200)가 입력신호 X에 대해 저역통과 필터의 특성이 있고, 양자화 잡음 Q에 대하여는 고역통과 필터의 특성이 있음을 알 수 있다. 도 4의 (b)는 입력신호 X에 대한 출력 신호 Y의 주파수 특성곡선 중 저주파 신호 대역을 확대한 것이다. The characteristics of the sigma-delta pulse width modulator 200 of the present invention will be described with reference to FIG. 4 is a case where the sampling frequency fs is 44.1 kHz and the oversampling ratio (OSR) is 256, (a) shows the frequency characteristic curve of the output signal Y for the input signal X and the frequency of the output signal Y for the quantization noise Q. Characteristic curve. Referring to FIG. 4A, it can be seen that the sigma-delta pulse width modulator 200 has a low pass filter characteristic for the input signal X and a high pass filter characteristic for the quantization noise Q. 4B is an enlarged low frequency signal band of the frequency characteristic curve of the output signal Y with respect to the input signal X.

시그마-델타 펄스폭변조기(200)와 같은 낮은 차수의 시그마-델타 펄스폭 변조기는 높은 신호대 잡음 비(SNR: Signal to Noise Ratio)를 가지지는 못한다. 따라서 신호대 잡음 비를 향상시키기 위해서는 고차의 시그마-델타 펄스 폭 변조기가 필요로 한다. Low order sigma-delta pulse width modulators, such as sigma-delta pulse width modulator 200, do not have a high signal-to-noise ratio (SNR). Therefore, higher order sigma-delta pulse width modulators are needed to improve the signal-to-noise ratio.

도 5는 본 발명의 다른 실시 예에 따른 시그마-델타 펄스 폭 변조기의 블록도이고, 도 6은 도 5의 시그마-델타 펄스 폭 변조기에 포함되는 궤환-차동-적분부의 블록도이다. 5 is a block diagram of a sigma-delta pulse width modulator according to another embodiment of the present invention, and FIG. 6 is a block diagram of a feedback-differential-integrator included in the sigma-delta pulse width modulator of FIG. 5.

도 5의 시그마-델타 펄스폭변조기(500)는 디지털 기기에서 요구하는 높은 신호대 잡음 비를 만족시키기 위한 고차(High Order)의 변조기이다. 고차의 시그마-델타 펄스폭변조기(500)는 낮은 오버 샘프링 비(OSR)의 동작 클록(Clock)을 가능하게 하면서도, 신호대 잡음 비를 향상시킬 수 있다. 이와 같이 고차의 시그마-델타 펄스폭변조기(500)를 사용하여 동작 클록의 주파수를 낮추게 되면, 후단의 디지털-아날로그 변환기의 동작 대역폭이 커져야 하는 부담을 줄일 수 있다. 큰 동작 대역폭은 소비전력의 증가와 고주파 영역에서의 오동작 등의 문제를 수반할 수 있기 때 문이다. The sigma-delta pulse width modulator 500 of FIG. 5 is a high order modulator for satisfying the high signal-to-noise ratio required by digital devices. The higher order sigma-delta pulse width modulator 500 may enable a low oversampling ratio (OSR) operating clock, while improving the signal-to-noise ratio. As such, when the frequency of the operation clock is reduced by using the higher-order sigma-delta pulse width modulator 500, the burden of the operation bandwidth of the digital to analog converter of the next stage may be reduced. This is because a large operating bandwidth can involve problems such as increased power consumption and malfunction in the high frequency region.

또한 아날로그-디지털 변환기에서 고차의 시그마-델타 펄스폭변조기(500)를 사용하면 동작 클록의 주파수를 낮출 수 있어 아날로그-디지털 변환기의 동작 대역폭을 줄일 수 있으므로 소비전력 감소와 고주파 영역에서의 오동작 등의 문제점을 감소시킬 수 있다.In addition, using the higher-order sigma-delta pulse width modulator 500 in the analog-to-digital converter can reduce the frequency of the operation clock, thereby reducing the operating bandwidth of the analog-to-digital converter. The problem can be reduced.

고차 시그마-델타 펄스폭변조기(500)는 도 2의 시그마-델타 펄스폭변조기(200)를 기초로 소정 개수의 차동 궤환 적분기를 추가함으로써 이루어진다. 예를 들어, N차 시그마-델타 펄스폭변조기는 도 2의 시그마-델타 펄스폭변조기(200)에 M개의 적분기를 더 포함하게 된다. 여기서, M = N-2이 된다.The higher order sigma-delta pulse width modulator 500 is achieved by adding a predetermined number of differential feedback integrators based on the sigma-delta pulse width modulator 200 of FIG. For example, the N-th order sigma-delta pulse width modulator further includes M integrators in the sigma-delta pulse width modulator 200 of FIG. 2. Here, M = N-2.

도 5를 참조하면, 시그마-델타 펄스폭변조기(500)는 제1적분부(510), 펄스폭변조부(530), 비교기(551), 궤환지연기(553), 궤환루프(555), 제1궤환계수기(557), 제1합산기(559) 및 캐스케이드(Cascade)로 연결된 M 개의 궤환-차동-적분부(570, 590)를 포함하여, N(=M+2) 차 시그마-델타 펄스폭변조기를 형성한다. 여기서, 제1적분부(510), 펄스폭변조부(530), 비교기(551), 궤환지연기(553), 궤환루프(555), 제1궤환계수기(557) 및 제1합산기(559)는 도 2의 제1적분부(210), 펄스폭변조부(230), 비교기(251), 궤환지연기(253), 궤환루프(255), 제1궤환계수기(257), 및 제1합산기(259)에 대응되며 동일하게 설명될 수 있다.Referring to FIG. 5, the sigma-delta pulse width modulator 500 includes a first integrator 510, a pulse width modulator 530, a comparator 551, a feedback delayer 553, a feedback loop 555, N (= M + 2) difference sigma-delta, including M feedback-differential-integrators 570, 590 connected by a first feedback counter 557, a first summer 559, and a cascade A pulse width modulator is formed. Here, the first integrator 510, the pulse width modulator 530, the comparator 551, the feedback delay unit 553, the feedback loop 555, the first feedback counter 557, and the first summer 559. ), The first integrator 210, the pulse width modulator 230, the comparator 251, the feedback delay unit 253, the feedback loop 255, the first feedback counter 257, and the first Corresponding to summer 259 and may be described in the same manner.

도 5의 시그마-델타 펄스폭변조기(500)에서 펄스폭변조부(530)를 제거하면, N-1 차 시그마-델타 변조기가 된다. 즉, M 개의 궤환-차동-적분부(570, 590)와 제1적분부(510)를 포함하여, 고차(M+1)의 시그마-델타 변조기가 형성될 수 있다.When the pulse width modulator 530 is removed from the sigma-delta pulse width modulator 500 of FIG. 5, the N-1th sigma-delta modulator is formed. That is, a higher order (M + 1) sigma-delta modulator may be formed including the M feedback-differential-integrators 570 and 590 and the first integrator 510.

이하에서는 도 6을 참조하여, 도 5의 궤환-차동-적분부(570, 590)를 보다 상세히 설명한다. 도 6의 궤환-차동-적분부(600)는 도 5의 궤환-차동-적분부(570, 590) 각각에 대응되며 동일하게 설명될 수 있다.Hereinafter, referring to FIG. 6, the feedback-differential-integrating units 570 and 590 of FIG. 5 will be described in more detail. The feedback-differential-integrator 600 of FIG. 6 corresponds to each of the feedback-differential-integrators 570 and 590 of FIG. 5 and may be described in the same manner.

도 6을 참조하면, 궤환-차동-적분부(600)는 제2적분부(610), 제2궤환계수기(631) 및 제2합산기(633)를 포함한다. Referring to FIG. 6, the feedback-differential-integrator 600 includes a second integrator 610, a second feedback counter 631, and a second summer 633.

궤환지연기(553)에서 지연되어 궤환되는 신호 Y1은 제2궤환계수기(631)에서 제2궤환 계수(이하 '계수 e'라 함)와 곱해져 제2합산기(633)로 출력된다. 제2합산기(633)는 입력신호 X 또는 전단의 궤환-차동-적분부의 출력 신호에서 제2궤환계수기(631)의 출력을 뺀 신호를 제2적분부(610)로 출력한다. The signal Y 1 delayed by the feedback delay unit 553 and fed back is multiplied by a second feedback coefficient (hereinafter referred to as 'coefficient e') in the second feedback counter 631 and output to the second summer 633. The second summer 633 outputs a signal obtained by subtracting the output of the second feedback counter 631 from the input signal X or the output signal of the feedback-differential-integrator of the front end to the second integrator 610.

제2적분부(610)는 제2적분부-계수기(611), 제2적분부-합산기(613) 및 제2적분부-지연기(615)를 포함한다. 제2합산기(633)의 출력 신호는 제2적분부-계수기(611)에서 제2포워드 계수(이하 '계수 f'라 함)와 곱해진다. 제2적분부-합산기(613)는 궤환되는 적분 출력과 제2적분부-계수기(611)의 출력을 더하여 제2적분부-지연기(615)로 출력하고, 제2적분부-지연기(615)는 제2적분부-합산기(613)의 출력을 지연하여 최종 적분된 신호를 출력한다. 궤환-차동-적분부(600)의 최종 출력은 다음의 수학식 4와 같다.The second integrator 610 includes a second integrator-counter 611, a second integrator- summer 613, and a second integrator-delay 615. The output signal of the second summer 633 is multiplied by a second forward coefficient (hereinafter referred to as 'coefficient f') in the second integrator-counter 611. The second integrator-adder 613 adds the feedback integral output and the output of the second integrator-counter 611 to output to the second integrator-delay 615, and the second integrator-delay 615 delays the output of the second integrator- summer 613 to output the final integrated signal. The final output of the feedback-differential-integrator 600 is expressed by Equation 4 below.

Figure 112007001072315-pat00004
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여기서, Xi는 궤환-차동-적분부(600)의 입력 신호이고, Y1 = z-1Y로부터 출력 Y는 Y=zY1이다.Here, Xi is the input signal of the feedback-differential-integrator 600, Y 1 = z -1 From Y the output Y is Y = zY 1 .

도 6을 포함하는 도 5의 시그마-델타 펄스폭변조기(500)에서, 제1궤환계수기(557)와 제2궤환계수기(631)는 반드시 필요한 구성이 아니다. 다시 말해 포워드 계수 a, f를 잘 조정하면, 궤환계수 d, e는 1이 될 수 있다. 이러한 사항은 궤환-차동-적분부의 개수가 늘어남에 따라 시그마-델타 펄스폭변조기의 차수가 늘어나도 마찬가지이다.In the sigma-delta pulse width modulator 500 of FIG. 5 including FIG. 6, the first feedback counter 557 and the second feedback counter 631 are not necessarily required. In other words, if the forward coefficients a and f are adjusted well, the feedback coefficients d and e can be 1. This is true even if the order of the sigma-delta pulse width modulator increases as the number of feedback-differential-integral parts increases.

이하에서는, 고차 시그마-델타 펄스폭변조기(500)의 예로서, 도 7의 4차 시그마-델타 펄스폭변조기의 동작을 설명한다. Hereinafter, the operation of the fourth-order sigma-delta pulse width modulator of FIG. 7 will be described as an example of the higher-order sigma-delta pulse width modulator 500.

도 7은 본 발명의 일 실시 예에 따른 4차 시그마-델타 펄스폭변조기의 블록도이고, 도 8 및 도 9는 도 7의 시그마-델타 펄스 폭 변조기의 주파수 특성 곡선이다. 7 is a block diagram of a fourth-order sigma-delta pulse width modulator according to an embodiment of the present invention, and FIGS. 8 and 9 are frequency characteristic curves of the sigma-delta pulse width modulator of FIG.

도 7을 참조하면, 시그마-델타 펄스폭변조기(700)는 제1적분부(710), 제2 적분부(770), 제3적분부(790), 펄스폭변조부(730), 비교기(751), 궤환지연기(753), 궤환루프(755), 제1 내지 제3 궤환계수기(757, 777, 797) 및 제1 내지 제3 합산기(759, 779, 799)를 포함한다. 시그마-델타 펄스폭변조기(700)는 제1적분부(710), 제2적분부(770), 제3적분부(790) 및 펄스폭변조부(730)를 포함하여 4차의 시그마-델타 펄스폭변조기가 된다.Referring to FIG. 7, the sigma-delta pulse width modulator 700 includes a first integrator 710, a second integrator 770, a third integrator 790, a pulse width modulator 730, and a comparator ( 751), a feedback delay unit 753, a feedback loop 755, first to third feedback counters 757, 777, 797, and first to third summers 759, 779, and 799. The sigma-delta pulse width modulator 700 includes a fourth sigma-delta including a first integrator 710, a second integrator 770, a third integrator 790, and a pulse width modulator 730. Pulse width modulator.

시그마-델타 펄스폭변조기(700)의 제1적분부(710), 펄스폭변조부(730), 비교기(751), 궤환지연기(753), 궤환루프(755), 제1궤환계수기(757) 및 제1합산기(759)는 도 2의 제1적분부(210), 펄스폭변조부(230), 비교기(251), 궤환지연기(253), 궤환루프(255), 제1궤환계수기(257) 및 제1합산기(259)에 대응되며 동일하게 설명될 수 있다.The first integrator 710, the pulse width modulator 730, the comparator 751, the feedback delay unit 753, the feedback loop 755, and the first feedback counter 757 of the sigma-delta pulse width modulator 700. ) And the first summer 759 are the first integrator 210, the pulse width modulator 230, the comparator 251, the feedback delay unit 253, the feedback loop 255, and the first feedback unit of FIG. 2. Corresponding to counter 257 and first summer 259 and may be described in the same manner.

도 7의 시그마-델타 펄스폭변조기(700)는 도 5의 시그마-델타 펄스폭변조기(500)의 일 예로서, 제2적분부(770), 제2궤환계수기(777) 및 제2합산기(779)를 포함하는 제1궤환-차동-적분부와 제3적분부(790), 제3궤환계수기(797) 및 제3합산기(799)를 포함하는 제2궤환-차동-적분부를 포함한 것이다. 따라서 M은 2가 되고, 전체 4차의 시그마-델타 펄스 폭 변조기가 된다. The sigma-delta pulse width modulator 700 of FIG. 7 is an example of the sigma-delta pulse width modulator 500 of FIG. 5, and includes a second integrating unit 770, a second feedback counter 777, and a second summer. A first feedback-differential-integrator comprising 779 and a second feedback-differential-integrator comprising a third integrator 790, a third feedback counter 797, and a third summer 799 will be. Thus M becomes 2, resulting in a full fourth-order sigma-delta pulse width modulator.

입력 신호 X는 제3합산기(799)로 입력된다.The input signal X is input to the third summer 799.

출력 Y는 궤환지연기(753)에서 지연된 후 제3궤환계수기(797)에 제3궤환 계수(이하 '계수 g'라 함)와 곱해진 후 제3합산기(799)로 출력된다. 제3합산기(799)는 입력신호 X에서 제3합산기(799)의 출력을 뺀 신호 X1을 제3적분부(790)로 출력한다.The output Y is delayed by the feedback delay unit 753 and then multiplied by the third feedback coefficient 797 with the third feedback coefficient (hereinafter referred to as 'coefficient g') and then output to the third summer 799. The third summer 799 outputs the signal X 1 obtained by subtracting the output of the third summer 799 to the third integrator 790.

제3적분부(790)는 제3적분부-계수기(791), 제3적분부-합산기(793) 및 제3적분부-지연기(795)를 포함한다. 입력된 신호 X1은 제3적분부-계수기(791)에서 제3포워드 계수(이하 '계수 h'라 함)와 곱해진 다음, 제3적분부-합산기(793)로 출력된다. 제3적분부-합산기(793)는 제3적분부-계수기(791)의 출력과 궤환되는 제3적분부(790)의 출력을 더하여 제3적분부-지연기(795)로 출력한다. 제3적분부-지연기(795)는 제3적분부-합산기(793)의 출력 X2를 지연시켜 출력함으로써 최종 적분된 신호를 제2합산기(779)로 출력한다. The third integrator 790 includes a third integrator-counter 791, a third integrator- summer 793, and a third integrator-delay 795. The input signal X 1 is multiplied by a third forward coefficient (hereinafter referred to as 'coefficient h') in the third integrator-counter 791, and then output to the third integrator- summer 793. The third integrator-adder 793 adds the output of the third integrator-counter 791 and the output of the third integrator 790 to be fed back to the third integrator-delay 795. The third integrator-delay 795 outputs the final integrated signal to the second summer 779 by delaying the output X 2 of the third integrator- summer 793.

출력 Y는 궤환지연기(753)에서 지연된 후 제2궤환계수기(777)에 계수 e와 곱해진 후 제2합산기(779)로도 출력된다. 제2합산기(779)는, 제3적분부(790)의 출력에서 제2궤환계수기(777)의 출력을 뺀 신호 X3을 제2적분부(770)로 출력한다.The output Y is delayed by the feedback delay unit 753 and then multiplied by the second feedback counter 777 by the coefficient e, and then output by the second summer 779. The second summer 779 outputs the signal X 3 obtained by subtracting the output of the second feedback counter 777 from the output of the third integrator 790 to the second integrator 770.

제2적분부(770)는 제2적분부-계수기(771), 제2적분부-합산기(773) 및 제2적분부-지연기(775)를 포함한다. 입력된 신호 X3은 제2적분부-계수기(771)에서 포워드 계수 f와 곱해진 다음, 제2적분부-합산기(773)로 출력된다. 제2적분부-합산기(773)는 제2적분부-계수기(771)의 출력과 궤환되는 제2적분부(770)의 출력을 더하여 제2적분부-지연기(775)로 출력한다. 제2적분부-지연기(775)는 제2적분부-합산기(773)의 출력 X4를 지연시켜 출력함으로써 최종 적분된 신호를 제1합산기(759)로 출력한다. The second integrator 770 includes a second integrator-counter 771, a second integrator- summer 773, and a second integrator-delay 775. The input signal X 3 is multiplied by the forward coefficient f in the second integrator-counter 771, and then output to the second integrator- summer 773. The second integrator- summer 773 adds the output of the second integrator-counter 771 and the output of the second integrator 770 to be fed back to the second integrator-delay 775. The second integrator-delay 775 outputs the final integrated signal to the first summer 759 by delaying and outputting the output X 4 of the second integrator- summer 773.

제2적분부의 출력은 앞서 도 2의 입력신호 X와 동일한 것으로서 수학식 1 및 수학식 2가 동일하게 적용되며, 제1합산기(759), 제1적분부(710), 펄스폭변조부(730) 및 비교기(751)를 거쳐 최종 출력 Y로 출력된다. The output of the second integrator is the same as the input signal X of FIG. 2, and Equation 1 and Equation 2 are equally applied, and the first summer 759, the first integrator 710, and the pulse width modulator ( 730 and comparator 751 to output final output Y.

따라서, 입력 신호 X와 비교기(751)의 양자화 잡음 Q에 대한 출력 신호 Y의 z-영역 함수는 다음의 수학식 5와 같다.Therefore, the z-domain function of the output signal Y with respect to the input signal X and the quantization noise Q of the comparator 751 is expressed by Equation 5 below.

Figure 112007001072315-pat00005
Figure 112007001072315-pat00005

수학식 5를 참조하면, 궤환 계수인 d, e, g는 극점(Pole)에 영향을 주며, 포워드 계수 a, f, h는 영점(Zero) 및 극점에 영향을 주는 계수이다. 도 7의 시그마-델타 펄스폭변조기(700)가 디지털 신호를 아날로그 신호로 변환하여 출력하는 디코더(Decoder)에 포함될 경우, 포워드 계수 a, f, h를 작게 하면 입력 신호 X의 피크-투-피크(Peak to Peak) 값을 크게 할 수 있다. 다만, 아날로그 신호처리장치에 포함될 경우, 계수를 작게 만들 때 커패시터(Capacitor)의 정합 특성(Matching Property) 및 아날로그 모스(MOS) 스위치(Switch)에서의 전하주입(Charge Injection)이 문제될 수 있다. Referring to Equation 5, the feedback coefficients d, e, and g affect the poles, and the forward coefficients a, f, and h are coefficients that affect the zero and the poles. When the sigma-delta pulse width modulator 700 of FIG. 7 is included in a decoder that converts a digital signal into an analog signal and outputs the same, when the forward coefficients a, f, and h are reduced, the peak-to-peak of the input signal X is reduced. You can increase the value of Peak to Peak. However, when included in an analog signal processing apparatus, matching characteristics of a capacitor and charge injection in an analog MOS switch may be problematic when the coefficient is made small.

이하에서는, 수학식 5, 도 8 및 도 9를 참조하여 시그마-델타 펄스폭변조기(700)의 특성을 설명한다. Hereinafter, the characteristics of the sigma-delta pulse width modulator 700 will be described with reference to Equations 5, 8, and 9.

도 8의 실험치는 샘플링 주파수 fs를 44.1kHz, 오버샘플링 비를 256으로 한 예이고, 도 9는 입력 신호 X를 5.5kHz 주파수의 정현파(Sine Wave)로 한 예이다.The experimental value in FIG. 8 is an example in which the sampling frequency fs is 44.1 kHz and the oversampling ratio is 256, and FIG. 9 is an example in which the input signal X is a sine wave having a frequency of 5.5 kHz.

입력 신호 X에 대해서 펄스 폭 변조 출력 신호 Y는 수학식 5와 도 8의 (a)에 나타낸 것처럼 저역통과 필터의 특성이 있고, 양자화 잡음에 대해서 펄스 폭 변조 출력 신호 Y는 고역통과 필터의 특성이 있다. 도 8의 (b)는 입력 대역을 확대한 것이다. For the input signal X, the pulse width modulated output signal Y has the characteristics of the lowpass filter as shown in Equation 5 and Fig. 8A, and for the quantization noise, the pulse width modulated output signal Y has the characteristics of the highpass filter. have. 8B is an enlarged view of the input band.

입력 신호 X에 대해 펄스 폭 변조 출력 신호 Y에 대한 주파수 스펙트럼은 도 9의 (a)에서 보는 바와 같이 양자화 잡음은 고주파 영역으로 천이 되었고, (a)의 입력 대역을 확대하면 (b)와 같이 입력 신호가 발생된 것을 볼 수 있다. For the input signal X, the frequency spectrum of the pulse width modulated output signal Y is shifted to the high frequency region as shown in (a) of FIG. 9, and when the input band of (a) is enlarged, the input is as shown in (b). You can see the signal generated.

그리고, 도 10은 입력 신호 X의 크기에 따른 펄스 폭 변조 신호 Y에서의 신호대 잡음 비를 도시한 그래프이다. 도 10을 참조하면, 입력 신호 X의 크기에 비례하여 신호대 잡음 비가 선형적으로 커짐을 알 수 있다.10 is a graph showing the signal-to-noise ratio in the pulse width modulated signal Y according to the magnitude of the input signal X. FIG. Referring to FIG. 10, it can be seen that the signal-to-noise ratio increases linearly in proportion to the magnitude of the input signal X.

다른 실시 예에 따라, 도 7의 시그마-델타 펄스폭변조기(700)에서 펄스폭변조부(730)를 제거하고, 제1적분부(710)의 출력 X6를 직접 비교기(751)의 입력으로 하는 경우, 비교기(751)의 출력 신호 Y는 시그마-델타 변조기의 특성이 있다. 이때 입력 신호 X와 비교기(751)의 양자화 잡음 Q에 대한 출력 신호 Y의 z-영역 함수는 다음의 수학식 6과 같다.According to another embodiment, the pulse width modulator 730 is removed from the sigma-delta pulse width modulator 700 of FIG. 7, and the output X 6 of the first integrator 710 is directly input to the comparator 751. In this case, the output signal Y of the comparator 751 has a characteristic of a sigma-delta modulator. At this time, the z-domain function of the output signal Y with respect to the quantization noise Q of the input signal X and the comparator 751 is expressed by Equation 6 below.

Figure 112007001072315-pat00006
Figure 112007001072315-pat00006

즉, 입력 신호 X에 대해서 출력 신호 Y는 저역통과 필터 특성을 갖고, 양자 화 잡음에 대해서 출력 신호 Y는 고역통과 필터 특성이 있는 시그마-델타 변조된 출력이다. That is, for input signal X, output signal Y has a lowpass filter characteristic, and for quantization noise, output signal Y is a sigma-delta modulated output with highpass filter characteristic.

본 발명은 디바이스 및 시스템으로 구현될 수 있다. 또한 본 발명이 컴퓨터 소프트웨어로 구현될 때는, 본 발명의 구성요소는 필요한 동작의 수행에 필요한 코드 세그먼트(code segment)로 대치될 수 있다. 프로그램이나 코드 세그먼트는 마이크로프로세서에 의해 처리될 수 있는 매체에 저장될 수 있으며, 전송매체나 통신 네트워크를 통하여 반송파(carrier waves)와 결합된 컴퓨터 데이터로서 전송될 수 있다.The invention can be implemented in devices and systems. In addition, when the present invention is implemented in computer software, the components of the present invention may be replaced with code segments necessary for performing necessary operations. The program or code segment may be stored in a medium that can be processed by a microprocessor and transmitted as computer data coupled with carrier waves via a transmission medium or communication network.

마이크로프로세서에 의해 처리될 수 있는 매체는 전자회로, 반도체 메모리 소자, 롬(ROM), 플래시(Flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플로피 디스크(Floppy Disk), 광학적 디스크, 하드(Hard) 디스크, 광섬유, 무선 네트워크 등과 같이 정보를 전달하고 저장할 수 있는 것을 포함한다. 또한, 컴퓨터 데이터는 전기적 네트워크 채널, 광섬유, 전자기장, 무선 네트워크 등을 통해 전송될 수 있는 데이터를 포함한다. The media that can be processed by the microprocessor include electronic circuits, semiconductor memory devices, ROMs, flash memory, electrically erasable programmable read-only memory (EEPROM), floppy disks, optical disks, and hard disks. (Hard) Includes the ability to transmit and store information such as disks, fiber optics, wireless networks, and the like. Computer data also includes data that can be transmitted over electrical network channels, optical fibers, electromagnetic fields, wireless networks, and the like.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것 이다.In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the above-described specific embodiment, the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 시그마-델타 펄스 폭 변조기는 상대적으로 낮은 주파수의 클록(Clock)을 사용하면서도 고차의 특성을 갖는 시그마-델타 변조와 펄스 폭 변조(PWM: Pulse Width Modulation)를 수행하여 저주파 신호 대역 내에 있는 잡음을 고주파 영역으로 천이시키며, 높은 신호대 잡음 비를 가지도록 할 수 있다.As described in detail above, the sigma-delta pulse width modulator according to the present invention uses sigma-delta modulation and pulse width modulation (PWM) having higher order characteristics while using a relatively low frequency clock. By shifting the noise in the low frequency signal band to the high frequency region, it is possible to have a high signal-to-noise ratio.

이에 따라, 시그마-델타 변조기 및 시그마-델타 펄스 폭 변조기는 상대적으로 낮은 오버 샘플링 비(OSR: Over Sampling Rate)를 가지는 클록을 사용할 수 있어, 씨모스(CMOS )공정으로 집적함에 따르는 하드웨어적인 제약을 줄일 수 있다.Accordingly, sigma-delta modulators and sigma-delta pulse width modulators can use clocks with a relatively low oversampling rate (OSR), thereby eliminating the hardware constraints of integrating into a CMOS process. Can be reduced.

본 발명의 시그마-델타 변조기 및 시그마-델타 펄스 폭 변조기는 모두 입력 대역에서 양자화 잡음을 고주파 영역으로 천이시키는 기술을 적용한 고차 변조기로 구성되어, 신호대 잡음 비가 큰 곳이 요구되는 오디오 신호 처리에 사용 가능하다. The sigma-delta modulator and the sigma-delta pulse width modulator of the present invention are both composed of a higher-order modulator employing a technique for shifting quantization noise to a high frequency region in an input band, which can be used for processing an audio signal requiring a large signal-to-noise ratio. Do.

또한 입력 신호 X는 디지털 또는 아날로그 신호가 가능하다. 아날로그 신호를 입력으로 할 경우, 시그마-델타 변조기 및 시그마-델타 펄스 폭 변조기는 아날로그-디지털 변환기 및 아날로그용 디지털 앰프에 사용할 수 있으며, 디지털 신호를 입력으로 할 경우 시그마-델타 변조기 및 시그마-델타 펄스 폭 변조기는 디지털-아날로그 변환기 및 디지털용 디지털 앰프에 사용할 수 있다.The input signal X can also be a digital or analog signal. Sigma-delta modulators and sigma-delta pulse width modulators can be used for analog signals as inputs, and sigma-delta modulators and sigma-delta pulses can be used for analog-to-digital converters and analog digital amplifiers. Width modulators can be used in digital-to-analog converters and digital amplifiers.

Claims (7)

소정의 입력 신호(X)를 입력받아 시그마-델타(Sigma-Delta) 펄스 폭 변조(PWM: Pulse Width Modulation)한 출력 신호(Y)를 출력하는 시그마-델타 펄스폭변조기에 있어서,In the sigma-delta pulse width modulator for receiving a predetermined input signal (X) and outputs the output signal (Y) of the sigma-delta (PWM) pulse width modulation (PWM), 궤환되는 상기 출력 신호(Y)를 지연시키는 궤환지연기;A feedback delayer for delaying the output signal (Y) fed back; 상기 궤환지연기의 출력 신호에 제1궤환계수를 곱하는 제1궤환계수기;A first feedback counter that multiplies an output signal of the feedback delay by a first feedback coefficient; 상기 입력 신호(X)에서, 상기 제1궤환계수기의 출력 신호를 빼는 제1합산기;A first summer subtracting an output signal of the first feedback counter from the input signal (X); 상기 제1합산기의 출력신호를 적분하여 출력하는 제1적분부;A first integrator for integrating and outputting the output signal of the first summer; 상기 제1적분부의 출력신호를 펄스 폭 변조(PWM: Pulse Width Modulation)하여 출력하는 펄스폭변조부; A pulse width modulator for outputting a pulse width modulated (PWM) output signal of the first integrator; 상기 펄스폭변조부의 출력을 소정 개수의 기준레벨과 비교한 결과인 상기 출력 신호(Y)를 출력하는 비교기; 및A comparator for outputting the output signal (Y) as a result of comparing the output of the pulse width modulator with a predetermined number of reference levels; And 상기 입력 신호(X)와 상기 제1합산기 사이에 각각 캐스케이드(Cascade)로 연결되는 M(1≤M) 개의 궤환-차동-적분부를 더 포함하고,And M (1≤M) feedback-differential-integrators each cascaded between the input signal X and the first summer, 상기 m(1≤m≤M) 번째 궤환-차동-적분부는,The m (1≤m≤M) th feedback-differential-integral part, 상기 궤환지연기의 출력 신호에 제m+1 궤환 계수를 곱하여 출력하는 제m+1 궤환계수기;An m + 1 feedback counter that multiplies the output signal of the feedback delay unit by an m + 1 feedback coefficient; 상기 입력 신호(X) 또는 m+1 번째 궤환-차동-적분부의 출력 중 하나에서, 상기 제m+1궤환계수기의 출력을 뺀 값을 출력하는 제m+1합산기; 및An m + 1 summer outputting a value obtained by subtracting the output of the m + 1 feedback counter from one of the input signal X or the output of the m + 1 th feedback-differential-integrator; And 상기 제m+1합산기의 출력을 적분하여 m-1번째 궤환-차동-적분부 또는 상기 제1합산기로 출력하는 제m+1적분부를 포함하는 것을 특징으로 하는 시그마-델타 펄스폭변조기.And an m-1 th feedback-differential-integrator or an m + 1 integral part for outputting to the first summer by integrating the output of the m + 1 summer. 삭제delete 제1항에 있어서,The method of claim 1, 상기 제m+1적분부는,The m + 1 integral part, 상기 제m+1합산기의 출력에 제m+1 포워드 계수를 곱하는 제m+1적분부-계수기;An m + 1 integral-counter that multiplies the output of the m + 1 summer by the m + 1 forward coefficient; 궤환되는 상기 제m+1적분부의 최종 출력과 상기 제m+1적분부-계수기 출력을 더하는 제m+1적분부-합산기; 및 An m + 1 integrator-adder for adding the final output of the m + 1 integrator and the m + 1 integrator-counter output to be fed back; And 상기 제m+1적분부-합산기의 출력을 지연시켜 상기 제m+1적분부의 최종 출력을 출력하는 지연기를 포함하는 것을 특징으로 하는 시그마-델타 펄스폭변조기.And a delayer for delaying the output of the m + 1 integrator-adder to output the final output of the m + 1 integrator. 제1항에 있어서,The method of claim 1, 상기 제1적분부는,The first integration unit, 상기 제1합산기의 출력신호에 제1 포워드 계수를 곱하는 제1적분부-계수기; A first integrator-counter that multiplies the output signal of the first summer by a first forward coefficient; 궤환되는 상기 제1적분부의 출력을 지연시켜 출력하는 제1적분부-지연기; 및A first integrator-delay for delaying and outputting the output of the first integrator; And 상기 제1적분부-계수기의 출력과 상기 제1적분부-지연기의 출력을 더한 상기 제1적분부의 출력을 상기 펄스폭변조부로 출력하는 제1적분부-합산기를 포함하는 것을 특징으로 하는 시그마-델타 펄스폭변조기.And a first integrator-adder for outputting the output of the first integrator plus the output of the first integrator-delay to the pulse width modulator. Delta pulse width modulator. 제1항에 있어서,The method of claim 1, 상기 펄스폭변조부는The pulse width modulator 궤환되는 상기 펄스폭변조부의 출력을 지연시켜 출력하는 PWM-지연기; A PWM delay unit for delaying and outputting the output of the pulse width modulator being fed back; 상기 궤환지연기의 출력 신호에 제1PWM 계수를 곱하여 출력하는 PWM-제1계수기; A PWM-first counter that multiplies the output signal of the feedback delay unit by a first PWM coefficient; 상기 PWM-지연기의 출력에서 상기 PWM-제1계수기의 출력을 뺀 신호를 출력하는 PWM-제1합산기; A PWM-first summer for outputting a signal obtained by subtracting the output of the PWM-first counter from the output of the PWM-delay; 상기 PWM-제1합산기의 출력에 제2PWM 계수를 곱하여 출력하는 PWM-제2계수기; 및 A PWM-second counter for multiplying the output of the PWM-first summer by a second PWM coefficient; And 상기 제1적분부의 출력과 상기 PWM-제2계수기의 출력을 더한 상기 펄스폭변조부의 출력을 상기 비교기로 출력하는 PWM-제2합산기를 포함하는 것을 특징으로 하는 시그마-델타 펄스폭변조기.And a second PWM adder for outputting the output of the pulse width modulator plus the output of the first integrator and the output of the second PWM counter to the comparator. 소정의 입력 신호(X)를 입력받아 시그마-델타(Sigma-Delta) 변조한 출력 신호(Y)를 출력하는 시그마-델타 변조기에 있어서,In the sigma-delta modulator for receiving a predetermined input signal (X) and outputs a sigma-delta modulated output signal (Y), 궤환되는 상기 출력 신호(Y)를 지연시키는 궤환지연기;A feedback delayer for delaying the output signal (Y) fed back; 상기 궤환지연기의 출력 신호에 제1궤환계수를 곱하는 제1궤환계수기;A first feedback counter that multiplies an output signal of the feedback delay by a first feedback coefficient; 상기 입력 신호(X)에서, 상기 제1궤환계수기의 출력 신호를 빼는 제1합산기;A first summer subtracting an output signal of the first feedback counter from the input signal (X); 상기 제1합산기의 출력신호를 적분하여 출력하는 제1적분부; A first integrator for integrating and outputting the output signal of the first summer; 상기 제1적분부의 출력신호를 소정 개수의 기준레벨과 비교한 결과인 상기 출력 신호(Y)를 출력하는 비교기; 및A comparator for outputting the output signal (Y) as a result of comparing the output signals of the first integrator with a predetermined number of reference levels; And 상기 입력 신호(X)와 상기 제1합산기 사이에 각각 캐스케이드(Cascade)로 연결되는 M(1≤M) 개의 궤환-차동-적분부를 포함하고,M (1 ≦ M) feedback-differential-integrators connected in cascade between the input signal X and the first summer, respectively, 상기 m(1≤m≤M) 번째 궤환-차동-적분부는,The m (1≤m≤M) th feedback-differential-integral part, 상기 궤환지연기의 출력 신호에 제m+1 궤환 계수를 곱하여 출력하는 제m+1 궤환계수기;An m + 1 feedback counter that multiplies the output signal of the feedback delay unit by an m + 1 feedback coefficient; 상기 입력 신호(X) 또는 m+1 번째 궤환-차동-적분부의 출력 중 하나에서, 상기 제m+1궤환계수기의 출력을 뺀 값을 출력하는 제m+1합산기; 및An m + 1 summer outputting a value obtained by subtracting the output of the m + 1 feedback counter from one of the input signal X or the output of the m + 1 th feedback-differential-integrator; And 상기 제m+1합산기의 출력을 적분하여 m-1번째 궤환-차동-적분부 또는 상기 제1합산기로 출력하는 제m+1적분부를 포함하는 것을 특징으로 하는 시그마-델타 변조기.And an m-th feedback-differential-integrating unit or an m-th integrating unit for outputting the m-th feedback-differential-integrating unit to the first-combining unit. 제6항에 있어서,The method of claim 6, 상기 제m+1적분부는,The m + 1 integral part, 상기 제m+1합산기의 출력에 제m+1 포워드 계수를 곱하는 제m+1적분부-계수기;An m + 1 integral-counter that multiplies the output of the m + 1 summer by the m + 1 forward coefficient; 상기 제m+1적분부-계수기 출력과 궤환되는 상기 제m+1적분부의 최종 출력을 더하는 제m+1적분부-합산기; 및 An m + 1 integrator-adder that adds an output of the m + 1 integrator-counter and a final output of the m + 1 integrator that is fed back; And 상기 제m+1적분부-합산기의 출력을 지연시켜 상기 제m+1적분부의 최종 출력을 출력하는 지연기를 포함하는 것을 특징으로 하는 시그마-델타 변조기.And a delayer for delaying an output of the m + 1 integrator-adder to output a final output of the m + 1 integrator.
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