KR100872404B1 - Wafer bonding packaging method - Google Patents

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Abstract

본 발명은 웨이퍼 레벨의 패키징 기술 분야에 관한 것이며, 더 자세히는 소자 웨이퍼의 상부에 본딩되는 뚜껑 웨이퍼를 이용한 웨이퍼 본딩 패키징 방법에 관한 것이다. The invention relates to the field of wafer level packaging technology, in more detail, to a packaging method using a cap wafer bonded wafer, which is bonded to the upper portion of the device wafer. 본 발명은 SOI 기판 및 실리콘의 깊은 반응성이온식각 공정의 도입을 배제하면서 인터커넥션 과정이 단순한 웨이퍼 본딩용 뚜껑 웨이퍼를 제조할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다. An object of the present invention is to provide a SOI substrate and a deep reactive ion etch that while excluding the introduction of the process to manufacture the interconnection process is simple wafer bonding cap wafer for packaging wafer bonding method of the silicon. 본 발명의 일 측면에 따르면, 뚜껑 실리콘 웨이퍼의 전면 및 후면에 제1 식각방지막을 형성하는 단계; According to an aspect of the invention, the method comprising: forming a first etch barrier film on the front and back of the cap silicon wafer; 상기 제1 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계; To form a - search windows overlap in the cavity etch, the first barrier film by patterning the etching to form a cavity etched window in the rear surface of the cap silicon wafer, a via hole etching window in front of the cap silicon wafer; 상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계; The step of etching the cavity and a window, but formation of the via-hole cavity and the via hole by wet etching a silicon wafer, wherein the cap is exposed by the etching window, so that the silicon diaphragm having a predetermined thickness remaining between the cavity and the via holes; 상기 뚜껑 실리콘 웨이퍼의 후면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the rear surface of the cap silicon wafer; 상기 뚜껑 실리콘 웨이퍼의 후면에 제2 식각방지막을 형성하는 단계; Forming a second etch barrier film on the back surface of the silicon wafer lid; 상기 제2 식각방지막이 노출되도록 상기 비아홀을 추가적으로 식각하여 관통홀을 형성하는 단계; Step to further etching the via hole to form a through hole so that the film is exposed to the second etching; 상기 뚜껑 실리콘 웨이퍼의 전면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the front surface of the silicon wafer lid; 상기 뚜껑 실리콘 웨이퍼의 전면에 비아 인터커넥션을 형성하는 단계; Forming a via interconnection to the front surface of the silicon wafer lid; 상기 제2 식각방지막을 제거하는 단계; Removing the barrier film and the second etching; 상기 뚜껑 실리콘 웨이퍼의 후면에 상기 비아 인터커넥션과 접촉하는 캐비티 인터커넥션을 형성하는 단계; Further comprising: a rear surface of the cap silicon wafer to form a cavity interconnections in contact with the via interconnections; 상기 캐비 티 인터커넥션 상에 접합 패드를 형성하는 단계; Forming the bond pad on the tee cavity interconnections; 및 상기 접합 패드를 이용하여 상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계를 포함하는 웨이퍼 본딩 패키징 방법이 제공된다. The wafer bonding and packaging method comprises the step of using the bonding pads bonded to the silicon cap wafer and the device wafer for the device is formed is provided.
웨이퍼 본딩, 패키징, 뚜껑 웨이퍼, 인터커넥션, 캐비티, 식각 방지막 Wafer bonding, packaging, the lid wafer, interconnection, cavity, etching film

Description

웨이퍼 본딩 패키징 방법{WAFER BONDING PACKAGING METHOD} Wafer bonding method of packaging {WAFER BONDING PACKAGING METHOD}

도 1은 종래의 쓰루홀 인터커넥션 방식에 따라 제조된 패키지의 단면도. 1 is a cross-sectional view of the produced package in accordance with conventional through-hole interconnection scheme.

도 2a 내지 도 2m는 본 발명의 일 실시예에 따른 웨이퍼 본딩 패키징 공정을 나타낸 단면도. Figures 2a-2m is a sectional view showing a wafer bonding packaging process according to an embodiment of the present invention.

도 3은 1차 패키징이 완료된 상태를 나타낸 도면. Figure 3 is a view showing a state in which the primary packaging is completed.

* 도면의 주요 부분에 대한 부호 설명 * Code Description of the Related Art

200: 두껑 실리콘 웨이퍼 200: silicon wafer lid

300: 소자용 웨이퍼 300: device wafer for

본 발명은 반도체 제조 기술에 관한 것으로, 특히 웨이퍼 레벨의 패키징 기술 분야에 관한 것이며, 더 자세히는 소자 웨이퍼의 상부에 본딩되는 뚜껑 웨이퍼를 이용한 웨이퍼 본딩 패키징 방법에 관한 것이다. The present invention relates to a semiconductor manufacturing technology, especially relates to the field of wafer level packaging technology, in more detail, to a packaging method using a cap wafer bonded wafer, which is bonded to the upper portion of the device wafer.

웨이퍼 본딩에 의한 반도체 소자의 패키징은 수 백 내지 수 천의 소자의 패키징이 동시에 이루어지는 일괄, 대량 생산방식으로서 패키징 코스트를 크게 낮출 수 있는 이점을 가지고 있다. The packaging of the semiconductor device according to a wafer bonding has the advantage that greatly reduce the packaging cost as several hundred to several thousand bulk, mass-production methods of the packaging element made at the same time. 웨이퍼 본딩을 이용하는 웨이퍼 레벨 패키징은 크게 메모리 등 일반 반도체 소자용과, 소자의 표면에 센서 또는 기계적 구동체를 가진 센서/MEMS(Microelectromechanical Systems)용의 두 가지로 구분할 수 있다. Wafer level packaging using a wafer bonding is largely classified into two types of memory, such as for general semiconductor devices and one for the sensor / MEMS (Microelectromechanical Systems) on the surface of the device having a sensor or a mechanical actuator.

일반 IC 분야에서 웨이퍼 본딩 기술은 웨이퍼를 3차원적으로 적층하기 위한 것이 주된 목적으로서, 집적도를 증가시키거나 이종의 IC를 통합한 복합칩의 제조에 주로 사용된다. As the main purpose is for stacking a wafer bonding technique in the general wafer IC field in three dimensions, to increase the density or are used primarily in the manufacture of a composite IC chip integrating a heterogeneous. 반면에 센서/MEMS 분야에서 웨이퍼 본딩 기술은 다이어프램(diaphragm)과 같은 기계적으로 매우 취약한 구조체와 센서 등 외부 환경으로부터의 오염에 민감한 소자를 보호할 목적으로 주로 이용된다. On the other hand, the wafer bonding technology in the sensor / MEMS field is mainly used for the purpose of protecting the sensitive element to contamination from the external environment such as a very weak structure and the mechanical sensor, such as the diaphragm (diaphragm). 따라서 소자의 밀봉을 제공하는 수단이 추가적으로 요구되는 경우가 많다. Therefore, often the means for providing the sealing of the device further required.

웨이퍼 본딩에 의한 패키징에 있어서, 소자를 구동하고 반응을 추출하기 위한 전극을 본딩된 웨이퍼의 본딩면으로부터 본딩 웨이퍼의 반대편으로 연결하는 수단은 일반 IC용과 센서/MEMS용에 공통적으로 요구된다. In the packaging by wafer bonding, comprising: means for connecting to the other side of the bonded wafer from the bonding surface of the wafer bonding an electrode to drive the device, and extract the reaction is commonly required for the normal and one for the sensor IC / MEMS. 단지 일반 IC에서는 필요한 전극의 수가 많은 반면에 센서/MEMS에서는 필요한 전극의 수가 적은 경우가 많다. In general only the IC, whereas the number of electrodes necessary number of sensors / MEMS many cases, the number of electrodes required is small.

웨이퍼 본딩에 의한 패키지 웨이퍼에서 웨이퍼의 본딩면으로부터 반대편으로의 인터커넥션의 연결을 위한 방안으로, 깊은 반응성 이온식각(deep reactive ion etching) 방식으로 웨이퍼를 관통하는 비아홀을 형성하고, 비아홀을 구리(Cu) 등의 전도성 금속으로 채워 전기적인 연결을 달성하는 방법이 가장 널리 사용되고 있다. As a method for connecting interconnection to the other side from the bonding surface of the wafer in a package wafer by wafer bonding, to form a via hole penetrating the wafer to the deep reactive ion etching (deep reactive ion etching) method, copper (Cu via holes ) is filled with the conductive metal are the most widely used method to achieve the electrical connection and the like. 이 방법은 비아홀이 차지하는 면적이 적고, 웨이퍼의 본딩 이후에 웨이퍼의 뒷면을 추가적으로 절삭하여 패키징 웨이퍼의 두께를 보다 얇게 할 수 있는 이점을 가지고 있다. This method has the advantage of being able to more reduce the thickness of the packaging wafer to further the reverse side of the wafer after the bonding of the wafer less the area occupied by the via-hole cutting. 반면 일반적으로 비아홀을 형성하는데 사용되는 깊은 반응성 이온식각 공정은 비용이 고가일 뿐만 아니라, 통상적으로 도금에 의해 이루어지는 구리 채움 공정 역시 많은 시간과 비용이 소요되는 단점이 있다. On the other hand the deep reactive ion etching process is generally used to form the via hole has a disadvantage that the cost is not only expensive, typically a copper fill step, too much time and money made by plating takes.

도 1은 종래의 쓰루홀 인터커넥션 방식에 따라 제조된 패키지의 단면도이다[미국특허공보 US 6,429,511 참조]. 1 is a cross-sectional view of the produced package in accordance with conventional through-hole interconnection method [see U.S. Patent No. US 6,429,511].

이 쓰루홀 인터커넥션 방식은 깊은 반응성 이온식각과 Cu 채움 방식을 사용하지 않고 피드쓰루(feed-through) 금속층의 형성과 밀봉(hermetic sealing)을 동시에 제공하는 방법으로서, 도 1을 참조하면, 피드쓰루 금속층(7), 와이어 본딩 패드(4), 그리고 소자용 웨이퍼(도시되지 않음)와의 본딩을 위한 솔더재료(8)를 구비하여 광소자용 웨이퍼레벨 패키징 장치에 적합한 구조, 보다 구체적으로는 광전집적회로(optoelectronic integrated circuit) 서브어셈블리(subassembly)의 뚜껑(cap)으로 사용되는 반도체 뚜껑 웨이퍼가 도시되어 있다. This way through-hole interconnection is when a deep reactive ion etching and Cu, without using a filling method feedthrough (feed-through) is formed in the metal layer and the method for providing a sealing (hermetic sealing) at the same time, referring to Figure 1, feed through a metal layer (7), a wire bonding pad 4, and the device wafer (not shown) with provided with a solder material (8) for bonding structure suitable for an optical element Edition chip scale packaged device, and more particularly to optoelectronic integrated circuit (optoelectronic integrated circuit), the semiconductor cap wafer to be used as a lid (cap) of the subassembly (subassembly) is shown.

실리콘 웨이퍼(1)의 중간층에 매몰 실리콘산화막(2)을 구비한 SOI(Silicon On Insulator) 웨이퍼를 사용하여 웨이퍼의 전면과 후면에서 순서에 관계없이 상호 대응되는 한 개 혹은 복수 개의 전면쓰루홀(6) 및 후면쓰루홀(5)을 실리콘의 이방성 습식식각을 이용하여 형성한다. A SOI (Silicon On Insulator) with one or a plurality of the front through-hole (6 using the wafer to be mutually compatible in any order in the front and back of the wafer having a buried silicon oxide film (2) in the middle layer of the silicon wafer (1) ) and the rear through hole 5 is formed using an anisotropic wet etching of silicon. 이때 SOI 웨이퍼의 매몰 실리콘산화막(2)이 후면쓰루홀(5) 및 전면쓰루홀(6) 식각시에 식각정지층으로 작용하며, 웨이퍼의 전면과 후면에 후면쓰루홀(5) 및 전면쓰루홀(6)이 형성된 다음에는 후면쓰루홀(5) 영역 의 매몰 실리콘산화막(2)은 제거되고, 웨이퍼의 양면은 후면쓰루홀(5) 및 전면쓰루홀(6)을 통해 상호 소통된다. At this time, the buried silicon oxide film (2) back through hole 5 and the front through-hole (6) acts as an etch stop layer during the etching, and the back of the through hole 5 and the front through-hole on the front and back of the wafer in the SOI wafer 6, the buried silicon oxide film is formed, followed by the rear through-hole (5) region 2 is removed, both surfaces of the wafer are mutually communicating through the rear through hole 5 and the front through-hole (6).

이후, 웨이퍼의 후면쓰루홀(5) 및 전면쓰루홀(6)을 포함한 전 표면 영역에 포토레지스트를 도포한 다음, 이를 사진전사공정으로 패터닝하여 피드쓰루 금속층(7)이 형성될 영역을 정의하고, 그 영역에 전기도금법으로 피드쓰루 금속층(7)을 형성한다. Then, a photoresist is applied on the entire surface area including the backside of the wafer through hole 5 and the front through-hole (6) Next, by patterning it into picture transfer process and define the area to be formed with a feed through a metal layer (7) to form the feedthrough metal layer 7 in the electroplating process in that area. 이때 피드쓰루 금속층(7)의 두께는 웨이퍼의 전, 후면을 소통하는 쓰루홀이 완전히 메워질 수 있도록 충분히 두껍게 설정한다. The thickness of the feed through the metal layer (7) is thick enough so that the previous set, the through hole communicating the back surface of the wafer can be completely filled. 미설명 도면 부호 '3'은 피드쓰루 금속층(7)의 특정 영역을 선택적으로 노출시키기 위한 실리콘질화막을 나타낸 것이다. , Reference numeral "3" shows the silicon nitride film in order to selectively expose certain areas of the feed through the metal layer (7).

상기와 같은 종래의 쓰루홀 인터커넥션 방식은 깊은 반응성이온식각에 의한 비아홀의 형성을 사용하지 않고 실리콘의 이방성 습식식각을 이용할 수 있는 장점을 가지고 있다. Conventional through-hole interconnection scheme as described above has the advantage that without the formation of the via hole by a deep reactive ion etching can be used for anisotropic wet etching of silicon. 반면, 종래의 쓰루홀 인터커넥션 방식은 일반 실리콘 웨이퍼에 비해 고가인 SOI 웨이퍼를 사용해야 하고, 또한 웨이퍼 전, 후면이 관통된 쓰루홀이 형성된 상태에서의 인터커넥션의 형성 과정이 매우 복잡하기 때문에 깊은 반응성이온식각을 배제함으로써 기대할 수 있는 공정비용의 절감분을 상회하는 공정비용의 상승이 수반되는 단점이 있다. On the other hand, the conventional through-hole interconnection scheme is to use the expensive SOI wafer than the general silicon wafer, and the wafer around the rear deep-reactive because of the formation of the interconnection of the formed through-through hole state complicated this increase in the process costs exceeding the cost savings of the process can be expected by excluding ion etching has the disadvantage involved.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, SOI 기판 및 실리콘의 깊은 반응성이온식각 공정의 도입을 배제하면서 인터커 넥션 과정이 단순한 웨이퍼 본딩용 뚜껑 웨이퍼를 제조할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다. Wafer that the present invention is the production of the as, SOI substrate, and deep reactive ion etching process interconnect neksyeon process is simple wafer bonding the lid wafer, while excluding the introduction of silicon proposed to solve the problems of the prior art to provide a bonding method of packaging it is an object.

또한, 본 발명은 상기의 뚜껑 웨이퍼와 소자용 웨이퍼의 인터커넥션을 이용하여 소자를 밀봉할 수 있는 웨이퍼 본딩 패키징 방법을 제공하는데 그 목적이 있다. In addition, the present invention, there is provided a wafer bonding method of packaging which can seal the element by the interconnection of the lid wafer and the device wafer.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 뚜껑 실리콘 웨이퍼의 전면 및 후면에 제1 식각방지막을 형성하는 단계; Forming a first etch barrier film on the front and back of the In accordance with one aspect of the present invention for achieving the above object, the cap silicon wafer; 상기 제1 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계; To form a - search windows overlap in the cavity etch, the first barrier film by patterning the etching to form a cavity etched window in the rear surface of the cap silicon wafer, a via hole etching window in front of the cap silicon wafer; 상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계; The step of etching the cavity and a window, but formation of the via-hole cavity and the via hole by wet etching a silicon wafer, wherein the cap is exposed by the etching window, so that the silicon diaphragm having a predetermined thickness remaining between the cavity and the via holes; 상기 뚜껑 실리콘 웨이퍼의 후면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the rear surface of the cap silicon wafer; 상기 뚜껑 실리콘 웨이퍼의 후면에 제2 식각방지막을 형성하는 단계; Forming a second etch barrier film on the back surface of the silicon wafer lid; 상기 제2 식각방지막이 노출되도록 상기 비아홀을 추가적으로 식각하여 관통홀을 형성하는 단계; Step to further etching the via hole to form a through hole so that the film is exposed to the second etching; 상기 뚜껑 실리콘 웨이퍼의 전면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the front surface of the silicon wafer lid; 상기 뚜껑 실리콘 웨이퍼의 전면에 비아 인터커넥션을 형성하는 단계; Forming a via interconnection to the front surface of the silicon wafer lid; 상기 제2 식각방지막을 제거하는 단계; Removing the barrier film and the second etching; 상기 뚜껑 실리콘 웨이퍼의 후면에 상기 비아 인터커넥션과 접촉하는 캐비티 인터커넥션을 형성하는 단계; Further comprising: a rear surface of the cap silicon wafer to form a cavity interconnections in contact with the via interconnections; 상기 캐비티 인터커넥션 상에 접합 패드를 형성하는 단계; Forming a bond pad on the interconnection cavity; 및 상기 접합 패드를 이용하여 상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계를 포함하는 웨이퍼 본딩 패키징 방법이 제공된다. The wafer bonding and packaging method comprises the step of using the bonding pads bonded to the silicon cap wafer and the device wafer for the device is formed is provided.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다. It will be introduced to a preferred embodiment of the present invention to the following, to allow the present invention to make the self-of ordinary skill in the art, the present invention facilitates a more embodiments belong.

도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 웨이퍼 본딩 패키징 공정을 나타낸 단면도이다. Figure 2a to 2m is a cross-sectional view of a wafer bonding packaging process according to an embodiment of the present invention.

본 실시예에 따른 웨이퍼 본딩 패키징 공정은, 우선 도 2a에 도시된 바와 같이 (100) 결정면을 가진 실리콘 웨이퍼(200)의 전면 및 후면에 식각방지막(20)을 증착하고, 실리콘 웨이퍼(200)의 전면 부분에만 포토레지스트(21)를 도포한다. Wafer bonding the packaging process is, first, depositing a 100 etching film 20 on the front and back of the silicon wafer 200 having a crystal plane as shown in Figure 2a, the silicon wafer 200 includes the only the front part is coated with a photoresist (21). 여기서, 식각방지막(20)으로는 실리콘산화막, 실리콘질화막, 실리콘산화막/실리콘질화막 적층막을 사용하는 것이 바람직하며, LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착하는 것이 바람직하다. Here, the etching film 20 is preferable to use a silicon oxide film, a silicon nitride film, a silicon oxide film / a silicon nitride film is a laminated film, it is preferable to deposit a LPCVD (Low Pressure Chemical Vapor Deposition) method.

이어서, 도 2b에 도시된 바와 같이 포토마스크를 사용한 노광 및 현상 공정을 실시하여 캐비티 형성 영역을 선택적으로 노출시키는 포토레지스트 패턴(21A)을 형성한다. Then, exposure and development to form a photoresist pattern (21A) that performed by selectively exposing the region for the cavity-forming step using a photomask as shown in Figure 2b.

다음으로, 도 2c에 도시된 바와 같이 포토레지스트 패턴(21A)을 식각 마스크 로 하여 노출된 캐비티 형성 영역의 식각방지막(20)을 건식 또는 습식식각으로 제거하여 캐비티 식각창(22)을 형성한다. Next, to form a photoresist pattern (21A) by the to as an etch mask to remove the etching-barrier film 20 of the exposed cavity-forming region by dry or wet etching the cavity etch window 22 as shown in Figure 2c.

계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(21A)을 제거하고, 실리콘 웨이퍼(200)의 후면에 대해 캐비티 식각창(22) 형성 공정과 같은 방식으로 사진전사 공정 및 식각 공정을 수행함으로써 비아홀 식각창(24)을 형성한다. Subsequently, by removing the photoresist pattern (21A), as shown in Figure 2d, and performs the picture transfer process and an etching process in the same manner as the cavity etch windows (22) forming step for a rear surface of the silicon wafer 200 to form a via hole etching window (24). 도면 부호 '20A'는 캐비티 형성 영역을 정의하기 위한 식각방지막 패턴, '20B'는 비아홀 형성 영역을 정의하기 위한 식각방지막 패턴, '23'은 비아홀 형성 영역을 정의하기 위한 포토레지스트 패턴을 각각 나타낸 것이다. The reference numeral "20A" is an etching film pattern to define cavity-forming regions, "20B" is an etching film pattern to define the via hole formation region, '23' is shown, respectively, a photoresist pattern to define the via hole formation region . 여기서, 캐비티 식각창(22)과 비아홀 식각창(24)은 각각 사각형 형태로 형성하는 것이 바람직하며, 그 네 측면은 실리콘 웨이퍼(200)의 [110] 결정방향과 평행하게 정렬하여 형성하는 것이 바람직하다. Here, the cavity etch window 22 and the via hole etching window 24 is preferably formed to have each a square shape, the four sides are preferably formed and aligned parallel to the [110] crystal orientation of the silicon wafer 200 Do.

이어서, 도 2e에 도시된 바와 같이 포토레지스트 패턴(23)을 제거하고, 실리콘 웨이퍼(200)를 KOH(potassium hydroxide), TMAH(tetramethyl ammonium hydroxide) 등의 실리콘 이방성 식각용액을 사용하여 노출된 실리콘 웨이퍼(200)를 예정된 깊이만큼 식각한다. Then, the photoresist pattern 23 is removed, and the silicon wafer 200, a KOH (potassium hydroxide) as shown in Figure 2e, TMAH (tetramethyl ammonium hydroxide) of the silicon wafer exposed to a silicon anisotropic etching solution such as (200) is etched by a predetermined depth. 이때, 캐비티(25)와 비아홀(26)이 서로 관통되지 않도록 일정 두께의 실리콘을 잔류시킨다. At this time, the cavity 25 and the via hole 26 is thereby remaining silicon having a predetermined thickness so as not penetrating each other. 캐비티(25)와 비아홀(26)의 깊이는 서로 같게 설정할 수도 있고, 서로 다르게 설정해도 무방하다. The depth of the cavity 25 and the via hole 26 may be set equal to each other, and may be set different from each other. 예컨대, 캐비티(25)와 비아홀(26)의 깊이를 각각 60 ㎛ 타겟으로 설정하는 경우, 잔류하는 실리콘의 두께를 30 ㎛ 정도로 설정하면 적당하다. For example, in the case of setting the depth of the cavity 25 and the via hole 26 in the target 60 ㎛, respectively, it is suitable when setting the thickness of the remaining silicon about 30 ㎛. (100) 결정면을 가진 실리콘 기판에서 [110] 결정방향과 나란하게 정렬된 식각패턴은 이방성 식각의 고유한 특성에 따라 넓은 쪽 의 식각창의 폭에 의해 최대 식각 깊이가 자동적으로 결정된다. In (100) silicon substrate having a crystal plane [110] crystal direction and parallel to the aligned etch pattern is automatically determined by the maximum etching depth by the etching of the window width of the broad side, depending on the unique characteristics of the anisotropic etching. 따라서 캐비티(25)와 비아홀(26)을 동시에 식각하는 경우에도 비아홀 식각창(24)의 크기를 적절히 설계함으로써 캐비티(25)의 식각 깊이보다 낮은 깊이를 갖는 비아홀(26)을 형성할 수 있다. Therefore, it is possible to form the cavity 25 and the via hole via hole 26 has a lower depth than the etched depth of the cavity 25, by appropriately designing the size of the via hole etching window 24, even if 26 is at the same time etched. 한편, 캐비티(25)보다 깊은 비아홀(26)을 형성하기 위해서는 실리콘 웨이퍼(200)의 상, 하부를 각각 개별적으로 식각하여야 하며, 이를 위해서는 웨이퍼 반대면의 추가적인 식각을 방지하기 위한 별도의 공정이 필요하다. On the other hand, in order to form a deep via hole 26 than the cavity 25 should be etched to a lower part of the silicon wafer 200 individually, the need for a separate step to prevent further etching of the wafer opposite side to this, Do. 비아홀(26)의 개구 면적이 크면 클수록 같은 면적에 서로 중첩되지 않게 배치할 수 있는 비아홀(26)의 수가 줄어들기 때문에 필요로 하는 비아홀(26)의 수에 따라 비아홀(26)의 개구면적을 적절히 조절하는 것이 바람직하다. Since the opening area of ​​the via holes 26 by reducing bigger the number of via holes 26 can be disposed without overlapping each other in the same area according to the number of via holes 26, which requires appropriate the opening area of ​​the via hole 26 control it is preferable to.

계속하여, 도 2f에 도시된 바와 같이 캐비티(25)가 형성된 실리콘 웨이퍼(200) 후면의 식각방지막 패턴(20A)을 제거한다. Subsequently, the removal of the silicon wafer 200, the back etching film pattern (20A) has a cavity 25 formed as shown in Figure 2f. 이때, 건식 식각 또는 습식 식각을 수행할 수 있으며, 경우에 따라 실리콘 웨이퍼(200) 전면의 식각방지막 패턴(20B)을 포토레지스트로 보호한 상태에서 진행할 수 있다. At this time, it is possible to perform dry etching or wet etching, as the case may be carried out in a protection of the silicon wafer 200 on the front etching film pattern (20B) with a photoresist state.

이어서, 도 2g에 도시된 바와 같이 캐비티(25)가 형성된 실리콘 웨이퍼(200)의 후면에 식각방지막(27)을 증착한다. Next, the etched film is also deposited (27) on the rear surface of the silicon wafer 200 has a cavity 25 formed as shown in 2g. 여기서, 식각방지막(27)으로는 실리콘산화막, 실리콘질화막, 실리콘산화막/실리콘질화막 적층막을 사용하는 것이 바람직하며, 실리콘 웨이퍼(200)의 일면에만 증착이 가능한 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착하는 것이 바람직하다. Here, the etching film (27) to the deposition of a silicon oxide film, a silicon nitride film, a silicon oxide film / a silicon nitride film laminate is preferred, and a silicon wafer deposited a possible (Plasma Enhanced Chemical Vapor Deposition), PECVD only one surface of (200) using a film method it is preferable to.

다음으로, 도 2h에 도시된 바와 같이 실리콘 웨이퍼(200)를 KOH, TMAH 등의 실리콘 이방성 식각용액에 딥핑하여 비아홀(26) 바닥에 식각방지막(27)이 노출되도 록 비아홀(26)을 추가적으로 식각한다. Next, Fig. The addition of the silicon wafer 200, the KOH, rock doedo TMAH, etc. The via hole 26, the etch barrier film (27) on the bottom exposed by dipping the silicon anisotropic etching solution of the via hole 26 is etched as shown in 2h do. 이때, 경우에 따라 습식 식각 대신 건식 식각을 수행할 수 있으며, 비아홀(26) 바닥이 20 ㎛ 정도의 사이즈를 가지도록 식각 타겟을 조절한다. At this time, as the case may be and to perform the dry etching instead of wet etching, the via hole 26 to the ground is controlled to etch the target so as to have a size of about 20 ㎛. 습식 식각, 건식 식각 어느 경우에도 비아홀(26)의 바닥면은 식각방지막(27)만으로 지지된다. The bottom surface of the wet etching, a dry etching which via holes 26 even when is supported only by the etching-barrier film 27. 따라서, 식각방지막(27)의 두께는 식각 공정 중에 식각정지 역할을 수행하고 식각 공정 이후에는 기계적인 파손에 견딜 수 있는 충분한 기계적인 강도를 가질 수 있는 두께를 가져야 한다. Therefore, the thickness of the etching-barrier film 27 is performing the role etch stop during the etching process, and to have a subsequent etching process, the thickness of which may have a sufficient mechanical strength to withstand mechanical damage. 바람직하게는 0.5 ㎛ 이상의 두께가 요구된다. Preferably more than 0.5 ㎛ thickness is required.

계속하여, 도 2i에 도시된 바와 같이 비아홀(26)이 형성된 실리콘 웨이퍼(200)의 전면에 잔류하는 식각방지막 패턴(20B)을 제거한다. Subsequently, to remove the etching preventing film pattern (20B) remaining on the front surface of the silicon wafer 200. The via-holes 26 formed, as shown in 2i. 이때, 식각방지막 패턴(20B) 제거를 위해 건식 식각 또는 습식 식각을 수행할 수 있으며, 비아홀(26) 내부의 추가적인 식각 혹은 손상을 방지하기 위하여 포토레지스트로 채운 상태에서 제거 공정을 수행하는 것이 바람직하며, 경우에 따라 실리콘 웨이퍼(200) 후면의 식각방지막(27)을 포토레지스트로 보호한 상태에서 진행할 수 있다. In this case, for removing the etching preventing film pattern (20B), and to perform the dry etching process or a wet etching, it is preferred to perform the removal step in the filling state to the photoresist to prevent the via holes 26, an additional etching or damage to the internal and depending on the case may be carried out in a protective film of silicon wafer 200 is etched in the back 27 to the photoresist state.

이어서, 도 2j에 도시된 바와 같이 비아홀(26)이 형성된 실리콘 웨이퍼(200)의 전면에 비아 인터커넥션(28)을 형성한다. Next, FIG forming a via interconnection 28 to the front surface of the silicon wafer 200. The via-holes 26 formed, as shown in 2j. 비아 인터커넥션(28)은 사진전사 공정 및 다층 금속막(예컨대, Cr/Au/Ni/Au) 증착, 그리고 리프트-오프 및 애싱(ashing) 공정을 통해 형성하는 것이 바람직하며, 경우에 따라서 다층 금속막 상에 Au, Cu 등 고전도성 금속을 추가적으로 도금하는 것도 가능하다. The via interconnection 28 is photo transfer step and a multi-layer metal film (e.g., Cr / Au / Ni / Au), vapor deposition, and lift-off and ashing (ashing) it is preferable to form through the process, in some cases, the multi-layer metal Additionally, the film also be plated with a highly conductive metal such as Au, Cu on the can. 비아 인터커넥션(28)은 뚜껑 웨이퍼가 소자 웨이퍼와 본딩 되었을 때 소자의 전극을 외부와 연결하는 역할을 수행한다. Via interconnection 28 serves to connect the electrode of the element and the outside when the lid wafer is bonded with the device wafer. 따라서, 비아 인터커넥션(28)은 비아홀(26)의 바닥에서 뚜껑 웨이퍼 의 반대편 전극과 접촉하고 비아홀(26)의 내부를 포함한 웨이퍼 표면의 일정 부분에 걸쳐 형성한다(와이어 본딩 패드를 동시에 형성함). Accordingly, the via interconnection 28 is formed across a portion of the wafer surface including the inside of via hole 26 is in contact with the opposite electrode of the cap wafer on the bottom and via holes 26 (also formed in the wire bonding pads at the same time) .

다음으로, 도 2k에 도시된 바와 같이 실리콘 웨이퍼(200) 후면의 식각방지막(27)을 제거한다. Next, remove the film of the silicon wafer 200 is etched in the back 27, as shown in 2k. 이때, 건식 식각 또는 습식 식각을 수행할 수 있으며, 경우에 따라 실리콘 웨이퍼(200) 전면의 비아 인터커넥션(28)을 포토레지스트로 보호한 상태에서 진행할 수 있다. At this time, it is possible to perform dry etching or wet etching, may be carried out in some cases, a protect the via interconnection 28 of the front-silicon wafer 200 with photoresist state.

계속하여, 도 2l에 도시된 바와 같이 캐비티(25)가 형성된 실리콘 웨이퍼(200)의 후면에 캐비티 인터커넥션(29)을 형성한다. Subsequently, the cavity also forming interconnections (29) to the back of the silicon wafer 200 has a cavity 25 formed as shown in 2l. 캐비티 인터커넥션(29)은 전술한 비아 인터커넥션(28)과 동일한 방식으로 형성할 수 있으며, 캐비티(25)의 내외부에 걸쳐 오버랩되는 캐비티 인터커넥션(29)과 함께 캐비티(25) 외곽의 웨이퍼 표면에 씰(seal) 하부금속패드(29a)가 형성된다. Cavity interconnections 29 are above the via interconnection 28 and the wafer surface of the cavity (25) outside with a cavity interconnections 29, which overlap over the inside and outside of the can, and a cavity 25 is formed in the same manner that the seal (seal) the lower metal pad (29a) is formed. 캐비티 인터커넥션(29)과 씰 하부금속패드(29a)를 형성하기 위한 다층 금속막은 최소 2층 이상의 다층으로 형성하되, 최하층은 실리콘 혹은 실리콘 표면에 도포된 유전체막과의 접착성이 우수한 금속물질, 예를 들어서 Ti, Cr 등의 단일원소금속 혹은 TiN, TiW 등 혼합금속물질을 사용하고, 최상층은 자신은 물론 하부 금속의 산화방지 등에 효과적인 Au 등 귀금속을 사용하는 것이 바람직하다. Cavity interconnections 29 and the seal lower metal pad multi-layer metal to form (29a) film, but formed of a multilayer of at least two layers, the lowermost layer is a silicon or a good metal adhesion with a dielectric film coated on a silicon surface material, for example, a single element metal or mixed-metal materials, such as TiN, TiW, such as Ti, Cr, and the top layer, it is preferable to use a noble metal such as Au or the like effective themselves, as well as prevent the oxidation of the underlying metal. 접착층과 표면보호막 사이에는 향후 표면보호막 위에 도포되는 접착물질과의 접착성이 우수하고, 접착물질이 하부의 접착층까지 확산되는 것을 방지하는 확산방지 작용을 하는 Ni, Pt, Cu, Pd 등의 단일원소금속과 TiN, TiW, TaN 등 금속혼합물을 추가적으로 적용할 수 있다. A single element, such as Ni, Pt, Cu, Pd to the diffusion preventing function for preventing between the adhesive layer and the surface protective film has excellent adhesion to the adhesive material to be applied on the next surface protective film, and the adhesive material to spread to the underlying adhesive layer It may additionally applying a metal mixture including a metal and TiN, TiW, TaN. 더 자세히 살펴보면, 캐비티 인터커넥션(29)은 캐비티(25) 바닥에서 웨이퍼 반대편의 비아 인터커넥 션(28)과 접촉하는 접촉부, 캐비티(25)의 측벽을 따라 캐비티(25)의 상부로 이어지는 연결부, 그리고 캐비티(25) 외곽의 영역에서 장차 소자 웨이퍼와의 본딩시 소자 웨이퍼의 전극패드와 접촉하는 접합부로 이루어진다. More concretely, cavity interconnections 29 is a cavity 25 along the side walls of the contact cavity 25 which is in contact with the via interconnect design 28 of the wafer opposite from the bottom leading to the top of the cavity (25) connecting portion, and it takes place in the region of the cavity 25 to the outer joint in contact with the electrode pads of the bonded wafer of the device when the device wafer in the future. 상기와 같이 캐비티 인터커넥션(29)은 소자 웨이퍼의 전극을 뚜껑 웨이퍼의 후면으로부터 전면으로 전달하는 쓰루홀 인터커넥션을 제공하게 된다. Cavity interconnections 29 as described above will provide a through-hole interconnection that passes by the front electrode of the device wafer from the backside of the cap wafer. 아울러 전술한 바와 같이 캐비티 인터커넥션(29)의 형성과 동시에 장차 소자 웨이퍼와의 본딩시 소자를 포함한 캐비티의 전 영역을 외부로부터 보호하고 밀봉하는 솔더물질로 된 밀봉링을 형성하는데 필요한 씰 하부금속패드(29a)를 동시에 정의함으로써 씰 하부금속패드(29a)를 위한 추가적인 공정을 생략할 수 있다. In addition, the cavity-interconnection (29) seals the lower metal pads required to protect the entire area of ​​the cavity containing the bonding when the device of the future device wafer simultaneously with the formation from the outside and form a seal ring in sealing solder material as described above, by defining the (29a) at the same time it is possible to omit the additional step for the lower metal seal pad (29a). 씰 하부금속패드(29a)는 캐비티(25) 및 캐비티 인터커넥션(29)의 외곽에 끊어짐이 없이 연결되어 있는 소정의 폭을 갖는 원형 혹은 직사각형의 테두리 형태의 패턴으로 구현한다. Seal lower metal pads (29a) are implemented in a circular or rectangular border in the form of a pattern having a predetermined width, which is connected without breaks in the outside of the cavity 25 and cavity interconnections 29.

이어서, 도 2m에 도시된 바와 같이 캐비티 인터커넥션(29) 및 씰 하부금속패드(29a) 상에 소자 웨이퍼와의 전기적인 인터커넥션 및 웨이퍼 본딩에 필요한 접합패드(30)와 씰 림(seal rim)(30a)을 형성한다. Then, (seal rim) it is also a cavity-interconnection 29 and the seal lower metal pad (29a), the bonding pad 30 and the sealing rim required for the electrical interconnection and the wafer bonding of the device wafer in as shown in 2m to form (30a). 접합패드(30)와 씰 림(30a)은 캐비티(25)가 형성된 실리콘 웨이퍼(200)의 후면에 대해 포토레지스트를 이용한 접합패드 패턴의 형성과 금속물질의 진공증착, 그리고 원치 않는 영역의 포토레지스트를 제거하는 리프트-오프 공정을 이용하거나, 전기도금에 필요한 하지금속의 도포와 연이은 단층 혹은 다층의 접착물질을 도금하여 형성한다. Bonding pads 30 and the sealing rim (30a) has a cavity (25) with a vacuum deposition of formed silicon wafer 200 formed with the metal material of the bonding pad pattern using a photo resist on the back of, and the undesirable areas photoresist lift to remove - using the offset process, or be formed by not require electroplating the plated coating and a series of single layer or multi-layer adhesive material of the metal. 바람직한 접합물질로는 Au, Sn, Au-Sn 합금, Sn-Ag 합금, 혹은 Au와 Sn이 적어도 한 층 이상 적층된 Au/Sn 다층 금속막 등이 적합하다. The preferred bonding material is adapted to include Au, Sn, Au-Sn alloy, Sn-Ag alloy, or the Au and Sn layers are laminated at least a Au / Sn multi-layer metal film. 경우에 따라서는 소자접촉 패드와 밀봉링 형성을 위한 접착물질이 하단의 캐비티 인터커넥션(29)의 금속막과 혼합되는 것을 방지할 목적으로 Ni, Pt, Cu, Cr/Ni, Ti/Ni, Cr/Pt 등의 단층 혹은 복수층의 금속막을 캐비티 인터커넥션(29) 및 씰 하부금속패드(29a) 상에 더 도포하는 것도 무방하다. In some cases, in order to prevent the adhesive material for the device contact pads and a seal ring formed is a mixed metal film of the cavity interconnections 29 of the bottom and Ni, Pt, Cu, Cr / Ni, Ti / Ni, Cr / metal in single layer or multi-layer film of Pt or the like but may be further applied on the cavity interconnections 29 and the lower metal seal pad (29a). 접합패드(30)는 도면에 도시된 바와 같이 캐비티 인터커넥션(29) 영역 중에서도 캐비티(25) 외곽의 평탄한 부분에만 형성되어 소자 웨이퍼와의 전기적인 연결을 제공하고, 그 외곽에 소자 웨이퍼와의 기계적인 접합과 밀봉에 필요한 씰 림(30a)을 구성한다. Bonding pad 30, as illustrated in the figure the cavity interconnections 29 area among the cavity 25 is formed only on the flat section of the enclosure providing electrical connection to the device wafer and the machine with the device wafer to the outside It constitutes the sealing rim (30a) required for the bonding of the seal.

이상의 공정으로 제작된 웨이퍼 본딩용 뚜껑 웨이퍼(200)는 열 녹임(thermal reflow), 열 압착(thermo-compression), 초음파 본딩 등의 방법으로 소자용 웨이퍼(300)와 본딩됨으로써 1차 패키징이 완료된다(도 3 참조). Wafer bonding the lid wafer 200 for manufacturing the above process is heat melting (thermal reflow), thermal compression (thermo-compression), thereby method device wafer 300 and the bonding for the such as ultrasonic bonding is the primary packaging is completed (see Fig. 3). 도면 부호 '60'은 소자용 웨이퍼(300)에 형성된 전극을 나타낸 것이다. Reference numeral 60 shows an electrode formed on a device wafer 300 for. 참고적으로, 본 실시예는 FBAR(film bulk acoustic resonator) 소자 등 공기 동공(air cavity)을 필요로 하는 소자 웨이퍼의 패키징에 최적화된 것이나, 다른 종류의 소자 웨이퍼에도 적용할 수 있다. For reference, this embodiment would-optimized packaging of the device wafer that requires a FBAR (film bulk acoustic resonator) device such as an air pore (air cavity), it may be applied to other types of device wafer.

이후, 본딩이 완료된 웨이퍼는 소잉(sawing) 과정을 거쳐 개별 칩으로 분리되고, 측정과 시험을 거쳐 PCB 기판 상에 실장된다. Then, the wafer bonding is complete, is separated into individual chips through a sawing (sawing) process, through the measurement and test are mounted on a PCB board. 한편, 전술한 뚜껑 웨이퍼 제조 공정은 통상적인 다이 본딩 기술을 사용하여 PCB 상에 실장하는 경우를 가정한 것으로서, 플립칩 본딩법으로 PCB 기판 상에 실장하고자 할 경우에는 뚜껑 웨이퍼의 비아 인터커넥션(28) 패턴 위에 추가적으로 솔더 범프를 형성하는 것이 가능하다. On the other hand, the above-described cap wafer manufacturing process is a conventional die as one using the bonding technique assumed that mounted on the PCB, if you want mounted on the PCB substrate in a flip-chip bonding method, the via interconnection of the cap wafer (28 ) it is possible to form a further pattern on the solder bump. 솔더 범프의 형성은 전술한 본딩 패드 형성 방법과 동일하게 하거나 혹은 솔더 제트(solder jet)법, 혹은 스터드 범핑(stud bumping)법 등 다양한 방법으로 형성이 가능하다. The formation of solder bumps can be formed in a variety of ways, such as in the same manner as in the above-described method of forming a bonding pad, or solder jet (solder jet) method or the stud bumping (stud bumping) process.

상기와 같은 공정을 통해 뚜껑 웨이퍼를 제조하고 웨이퍼 본딩 패키징을 수행하는 경우, 뚜껑 웨이퍼 제조시 실리콘의 깊은 반응성이온식각에 의한 트렌치 형성 과정을 배제할 수 있었으며, SOI 기판을 사용하지 않았을 뿐만 아니라, 쓰루홀 인터커넥션의 형성 과정을 단순화할 수 있다. When preparing the cap wafer over the process as described above and perform wafer bonding packaging, it was able to rule out the trench formation by deep reactive ion etching of silicon in the manufacture cap wafer, as well as they have not been used for an SOI substrate, through it is possible to simplify the formation of the hole interconnection. 더욱이, 쓰루홀 인터커넥션 형성 과정에서 웨이퍼 전면 및 후면의 금속층이 식각방지막으로 사용되지 않기 때문에 금속층이 손상되는 것을 미연에 방지할 수 있다. Moreover, since the through hole is not formed in the interconnection process of the front and back metal layers of the wafer used as an etching prevention film can be prevented from damaging the metal layer in advance.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, if an ordinary specialist in the art of the present invention will be understood by example various embodiments are possible within the scope of the technical idea of ​​the present invention.

예컨대, 전술한 실시예에서 캐비티 식각창 형성공정과 비아홀 식각창 형성공정은 그 순서를 바꾸어도 무방하다. For example, in the above-described embodiments the cavity etch windows forming step and the via hole etch windows forming process but may bakkueodo the order.

전술한 본 발명은 웨이퍼 본딩을 이용한 웨이퍼레벨 패키징 장치의 제작에 필요한 스루홀 인터커넥션 형성 공정을 단순화하고 공정비용을 크게 절감하는 효과가 있다. The invention described above has the effect of simplifying and greatly reducing the cost of the process a through-hole interconnection formation process required for the manufacture of wafer level packaging apparatus using a wafer bonding.

Claims (10)

  1. 뚜껑 실리콘 웨이퍼의 전면 및 후면에 제1 식각방지막을 형성하는 단계; Forming a first etch barrier film on the front and back of the cap silicon wafer;
    상기 제1 식각방지막을 패터닝하여 상기 뚜껑 실리콘 웨이퍼의 후면에 캐비티 식각창을 형성하고, 상기 뚜껑 실리콘 웨이퍼의 전면에 비아홀 식각창 - 상기 캐비티 식각창에 오버랩됨 - 을 형성하는 단계; To form a - search windows overlap in the cavity etch, the first barrier film by patterning the etching to form a cavity etched window in the rear surface of the cap silicon wafer, a via hole etching window in front of the cap silicon wafer;
    상기 캐비티 식각창 및 상기 비아홀 식각창에 의해 노출된 상기 뚜껑 실리콘 웨이퍼를 습식식각하여 캐비티 및 비아홀을 형성하되, 상기 캐비티와 상기 비아홀 사이에 일정 두께의 실리콘 격막이 잔류하도록 하는 단계; The step of etching the cavity and a window, but formation of the via-hole cavity and the via hole by wet etching a silicon wafer, wherein the cap is exposed by the etching window, so that the silicon diaphragm having a predetermined thickness remaining between the cavity and the via holes;
    상기 뚜껑 실리콘 웨이퍼의 후면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the rear surface of the cap silicon wafer;
    상기 뚜껑 실리콘 웨이퍼의 후면에 제2 식각방지막을 형성하는 단계; Forming a second etch barrier film on the back surface of the silicon wafer lid;
    상기 제2 식각방지막이 노출되도록 상기 비아홀을 추가적으로 식각하여 관통홀을 형성하는 단계; Step to further etching the via hole to form a through hole so that the film is exposed to the second etching;
    상기 뚜껑 실리콘 웨이퍼의 전면에 잔류하는 제1 식각방지막 패턴을 제거하는 단계; Removing the first etching film pattern remaining on the front surface of the silicon wafer lid;
    상기 뚜껑 실리콘 웨이퍼의 전면에 비아 인터커넥션을 형성하는 단계; Forming a via interconnection to the front surface of the silicon wafer lid;
    상기 제2 식각방지막을 제거하는 단계; Removing the barrier film and the second etching;
    상기 뚜껑 실리콘 웨이퍼의 후면에 상기 비아 인터커넥션과 접촉하는 캐비티 인터커넥션을 형성하는 단계; Further comprising: a rear surface of the cap silicon wafer to form a cavity interconnections in contact with the via interconnections;
    상기 캐비티 인터커넥션 상에 접합 패드를 형성하는 단계; Forming a bond pad on the interconnection cavity; And
    상기 접합 패드를 이용하여 상기 뚜껑 실리콘 웨이퍼와 소자가 형성된 소자용 웨이퍼를 본딩하는 단계 The step of bonding the cap wafer and silicon device wafer for the device is formed by using the bonding pads
    를 포함하는 웨이퍼 본딩 패키징 방법. Wafer bonding method of packaging comprising a.
  2. 제1항에 있어서, According to claim 1,
    상기 제2 식각방지막은 실리콘산화막, 실리콘질화막, 실리콘산화막과 실리콘질화막 적층막 중 선택된 어느 하나인 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The second film is etched wafer bonding method of packaging, characterized in that any selected one of a silicon oxide film, a silicon nitride film, a silicon oxide film and a silicon nitride film laminated film.
  3. 제2항에 있어서, 3. The method of claim 2,
    상기 제1 식각방지막은 실리콘산화막, 실리콘질화막, 실리콘산화막과 실리콘질화막의 적층막 중 선택된 어느 하나인 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The first film is etched wafer bonding method of packaging, characterized in that any selected one of a laminated film of a silicon oxide film, a silicon nitride film, a silicon oxide film and a silicon nitride film.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3,
    상기 관통홀을 형성하는 단계에서, In the step of forming the through hole,
    이방성 실리콘 습식 식각 공정을 통해 상기 비아홀을 추가적으로 식각하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. Wafer bonding the packaging characterized in that the further etching the via holes through the anisotropic silicon wet etching process.
  5. 제4항에 있어서, 5. The method of claim 4,
    상기 뚜껑 실리콘 웨이퍼는 (100) 결정면을 가진 실리콘 웨이퍼이며, 상기 캐비티 식각창 및 상기 비아홀 식각창은 [110] 결정방향과 평행하게 정렬된 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The lid is a silicon wafer 100 is a silicon wafer having a crystal face, the cavity etch windows, and the via hole etching window wafer bonding method of packaging, characterized in that the parallel alignment and the [110] crystal direction.
  6. 제2항에 있어서, 3. The method of claim 2,
    상기 제2 식각방지막은 PECVD 방식으로 증착하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The second film is etched wafer bonding method of packaging, characterized in that the deposition of the PECVD system.
  7. 제1항에 있어서, According to claim 1,
    상기 비아 인터커넥션은 각각 Cr, Au, Ni, Au의 적층 금속막으로 이루어진 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The via interconnection is wafer bonded to the packaging method is characterized by being a multilayer metal film of each of Cr, Au, Ni, Au.
  8. 제1항에 있어서, According to claim 1,
    상기 소자 웨이퍼는 FBAR(film bulk acoustic resonator) 소자를 포함하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. The device wafer is the wafer bonding method of packaging comprises a FBAR (film bulk acoustic resonator) device.
  9. 제1항에 있어서, According to claim 1,
    상기 비아 인터커넥션을 형성하는 단계에서, In the step of forming the via interconnections,
    상기 비아 인터커넥션과 함께 와이어 본딩 패드가 형성되도록 하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. Wafer bonding the packaging characterized in that such that the wire bonding pad is formed with the via interconnection.
  10. 제1항 또는 제9항에 있어서, According to claim 1 or 9,
    상기 캐비티 인터커넥션을 형성하는 단계에서, In the step of forming the cavity interconnections,
    상기 캐비티 인터커넥션과 함께 씰 하부금속패드가 형성되도록 하는 것을 특징으로 하는 웨이퍼 본딩 패키징 방법. Wafer bonding the packaging characterized in that the lower metal seal such that the pad forming cavity with the interconnection.
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