KR100858313B1 - Zero Cross Detector and Mute Signal Generator for Audio Apparatus - Google Patents

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Abstract

제로 크로스(Zero Cross) 검출기 및 오디오 장치의 뮤트 신호 발생기가 개시된다. 본 발명의 제로 크로스 검출기는 아날로그 입력신호가 소정의 직류 기준 전압을 크로싱하는 시점을 검출할 수 있다. 본 발명의 제로 크로스 검출기를 이용한 뮤트(Mute) 신호 발생기는 임의의 시간에 주어지는 사용자의 뮤트 명령에 대응하여 아날로그 오디오 또는 음성 신호가 소정 직류 기준전압을 크로싱하는 시점에서 뮤트 신호를 생성할 수 있다.A zero cross detector and a mute signal generator of an audio device are disclosed. The zero cross detector of the present invention can detect a time point at which the analog input signal crosses a predetermined DC reference voltage. The mute signal generator using the zero cross detector of the present invention may generate a mute signal at a time when an analog audio or voice signal crosses a predetermined DC reference voltage in response to a mute command of a user given at any time.

제로 크로스, 뮤트 신호 Zero cross, mute signal

Description

제로 크로스 검출기 및 오디오 장치의 뮤트 신호 발생기{Zero Cross Detector and Mute Signal Generator for Audio Apparatus}Zero Cross Detector and Mute Signal Generator for Audio Apparatus

도 1은 종래의 제로 크로스 검출 회로도, 1 is a conventional zero cross detection circuit diagram;

도 2는 도 1의 검출회로의 동작 설명에 제공되는 파형도,2 is a waveform diagram provided to explain an operation of the detection circuit of FIG. 1;

도 3은 본 발명의 일 실시 예에 따른 제로 크로스 검출기의 블록도, 3 is a block diagram of a zero cross detector according to an embodiment of the present invention;

도 4는 도 3의 제로 크로스 검출기의 동작 설명에 제공되는 파형도,4 is a waveform diagram provided to explain an operation of the zero cross detector of FIG. 3;

도 5는 본 발명의 제로 크로스 검출기를 이용한 뮤트 신호 발생기의 일 예를 도시한 블록도, 5 is a block diagram showing an example of a mute signal generator using a zero cross detector of the present invention;

도 6은 도 5의 뮤트 신호 발생기의 동작 설명에 제공되는 파형도,6 is a waveform diagram provided to explain the operation of the mute signal generator of FIG. 5;

도 7은 본 발명의 일 실시 예에 따른 뮤트신호 발생기의 회로도, 7 is a circuit diagram of a mute signal generator according to an embodiment of the present invention;

도 8은 도 7의 뮤트신호 발생기의 동작 설명에 제공되는 파형도, 그리고8 is a waveform diagram for explaining the operation of the mute signal generator of FIG.

도 9는 본 발명의 뮤트신호 발생기에 사용되는 반전 증폭기의 일 예를 도시한 도면이다.9 is a diagram illustrating an example of an inverting amplifier used in the mute signal generator of the present invention.

본 발명은, 아날로그 입력신호가 소정의 직류 기준 전압을 크로싱(Crossing)하는 시점을 검출하는 제로 크로스 검출기 및 임의의 시간에 주어지는 뮤트(Mute) 명령에 대응하여 그 검출기의 검출 시점에서 뮤트 신호를 생성하는 뮤트 신호 발생기에 관한 것이다. The present invention generates a mute signal at a detection time of the detector in response to a zero cross detector for detecting a time when an analog input signal crosses a predetermined DC reference voltage and a mute command given at an arbitrary time. It relates to a mute signal generator.

도 1은 종래의 제로 크로스 검출 회로도이고, 도 2는 도 1의 검출회로의 동작 설명에 제공되는 파형도이다. 도 1을 참조하면, 종래의 제로 크로스 검출회로(100)는 비교기(101), 지연기(103) 및 배타적 논리합(Exclusive OR) 게이트(105)로 구성되며, 입력신호 Vi가 직류 기준전압 VREF를 크로싱(Crossing)하는 시점을 검출한다. 1 is a conventional zero cross detection circuit diagram, and FIG. 2 is a waveform diagram provided to explain the operation of the detection circuit of FIG. Referring to FIG. 1, the conventional zero cross detection circuit 100 includes a comparator 101, a delay 103, and an exclusive OR gate 105, and the input signal Vi is a DC reference voltage V REF. Detect the time when the cross (crossing).

비교기(101)는 직류 기준 전압 VREF와 입력 신호 Vi를 비교하여 도 2의 (b)와 같은 파형의 신호 VA를 출력한다. 따라서 입력신호 Vi가 기준전압 VREF보다 클 때 A점의 전압은 논리 "1"(High)인 전원 전압인 Vdd가 되고, 입력신호 Vi가 기준전압 VREF보다 작을 때 A점의 전압은 논리 "0"(Low)인 접지 전압 Vss가 된다. The comparator 101 compares the DC reference voltage V REF with the input signal Vi and outputs a signal V A having a waveform as shown in FIG. 2B. Therefore, when the input signal Vi is greater than the reference voltage V REF , the voltage at point A becomes Vdd, a power supply voltage of logic "1" (High), and when the input signal Vi is less than the reference voltage V REF , the voltage at point A is logic ". The ground voltage Vss becomes 0 "(Low).

지연기(103)는 전압 VA를 소정 시간만큼 지연시켜 도 2의 (c)와 같은 파형의 전압 VB를 출력한다. 전압 VA와 전압 VB에 대해 배타적 논리합을 수행하면, 도 2의 (d)와 같이 전압 VA와 전압 VB가 서로 다를 때 논리 "1"이 되는 신호 Vo가 된다. 따 라서, 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점에서 라이징(Rising)하는 펄스가 출력된다. The delay unit 103 delays the voltage V A by a predetermined time and outputs the voltage V B having the waveform as shown in FIG. When performing an exclusive OR with respect to the voltage V A and the voltage V B, also the voltage V A and the voltage V B as shown in 2 (d) is a signal Vo which is a logic "1" when different from each other. Therefore, a rising pulse is output when the input signal Vi crosses the reference voltage V REF .

그러나 기준전압 VREF를 기준으로 변하는 아날로그 입력신호 Vi의 진폭이 매우 작다고 할 때, 비교기(101)의 출력은 그 개방 루프 이득(Open Loop Gain)에 의존하여 왜곡될 수 있으므로, 비교기(101)는 충분한 개방 루프 이득을 가져야 한다. However, when the amplitude of the analog input signal Vi, which changes with reference to the reference voltage V REF , is very small, the output of the comparator 101 may be distorted depending on its open loop gain, so that the comparator 101 Must have sufficient open loop gain.

한편, 제로 크로스 검출회로(100)의 출력은 아날로그 오디오 신호처리장치에서 뮤트(mute) 신호를 생성하는데 사용될 수 있는데, 장치가 파워 온(Power-on)되어 기준전압 VREF가 정상상태에 도달하기까지의 구간 동안 오동작할 수 있다.On the other hand, the output of the zero cross detection circuit 100 can be used to generate a mute signal in the analog audio signal processing device, the device is powered on (Power-on) until the reference voltage V REF reaches a steady state Malfunction may occur during the interval up to.

본 발명의 목적은, 아날로그 입력신호가 소정의 직류 기준 전압을 크로싱(Crossing)하는 시점을 검출하는 제로 크로스 검출기를 제공함에 있다.An object of the present invention is to provide a zero cross detector for detecting a time point at which an analog input signal crosses a predetermined DC reference voltage.

본 발명의 다른 목적은, 임의의 시간에 주어지는 사용자 뮤트(Mute) 명령에 대응하여 아날로그 입력신호가 소정 직류 기준전압을 크로싱하는 시점에서 뮤트 신호를 생성하는 뮤트 신호 발생기를 제공함에 있다.Another object of the present invention is to provide a mute signal generator for generating a mute signal at a time when an analog input signal crosses a predetermined DC reference voltage in response to a user mute command given at an arbitrary time.

상기 목적을 달성하기 위해 본 발명에 따라, 소정 아날로그 신호가 소정 직류 기준전압을 크로싱하는 시점을 검출하여 소정의 검출신호를 출력하는 제로 크로 스(Zero Cross) 검출기는, 제1비교기, 반전 증폭기, 반전증폭 및 지연기 및 배타적 논리합(Exclusive OR) 게이트(Gate)를 포함한다. In order to achieve the above object, in accordance with the present invention, a zero cross detector for detecting a point in time when a predetermined analog signal crosses a predetermined DC reference voltage and outputting a predetermined detection signal includes: Inverted amplification and delay and Exclusive OR gates.

상기 제1비교기는 상기 아날로그 신호와 상기 직류 기준전압의 크기를 비교한 결과에 대응하는 펄스를 출력하고, 상기 반전 증폭기는 상기 제1비교기의 출력을 반전시킨다. 상기 반전증폭 및 지연기는 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환방식으로 증폭하고 상기 펄스의 듀티(Duty) 시간만큼 지연시킨 펄스를 출력하며, 상기 배타적 논리합 게이트는 상기 반전 증폭기의 출력과 상기 반전증폭 및 지연기의 출력을 논리 배타적으로 더한 상기 검출신호를 출력한다.The first comparator outputs a pulse corresponding to a result of comparing the magnitude of the analog signal with the DC reference voltage, and the inverting amplifier inverts the output of the first comparator. The inverting amplifier and the delay unit receives the analog signal and the DC reference voltage, amplifies the signal by an inversion feedback method, and outputs a pulse delayed by the duty time of the pulse, and the exclusive OR gate is connected to the output of the inverting amplifier. The detection signal is output by adding the inverted amplification and the output of the delay logic exclusively.

여기서, 상기 반전증폭 및 지연기는, 적분기, 제2비교기 및 지연기를 포함한다. 상기 적분기는 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환 연산 증폭함으로써 적분한 결과인 펄스를 출력하고, 상기 제2비교기는 상기 적분기의 출력과 상기 직류 기준전압의 크기를 비교한다. 그리고 상기 지연기는 상기 제2비교기의 출력을 상기 듀티 시간과 상기 적분기의 출력 지연 시간의 차이만큼 지연시켜 상기 배타적 논리합 게이트로 출력한다.Here, the inverting amplifier and delay unit includes an integrator, a second comparator and a delay unit. The integrator receives the analog signal and the DC reference voltage and outputs a pulse resulting from the integration by amplifying an inversion feedback operation. The second comparator compares the output of the integrator with the magnitude of the DC reference voltage. The delay unit delays the output of the second comparator by the difference between the duty time and the output delay time of the integrator and outputs the result to the exclusive OR gate.

또한, 상기 반전 증폭기는, 씨모스(CMOS: Complementary Metal-Oxide Semiconductor)로 구현된 인버터(Inverter) 및 공통소스(Common Source) 증폭기 중 적어도 하나일 수 있다.The inverting amplifier may be at least one of an inverter and a common source amplifier implemented with a CMOS (Complementary Metal-Oxide Semiconductor).

본 발명의 다른 실시 예에 따라 소정 오디오 또는 음성 아날로그 신호의 출력을 차단하고자 하는 사용자의 뮤트(Mute) 명령에 대응하는 뮤트 신호를 출력하는 뮤트신호 발생기는, 상기 제로 크로스 검출기와 래치(Latch) 소자를 포함한다.According to another embodiment of the present invention, a mute signal generator for outputting a mute signal corresponding to a mute command of a user who wants to block the output of a predetermined audio or voice analog signal, the zero cross detector and a latch element It includes.

여기서, 래치 소자는 상기 제로 크로스 검출기에서 출력되는 펄스를 동작 클록(Clock)으로 하여, 상기 검출된 시점에서 상기 뮤트 명령 신호를 래치함으로써 상기 뮤트 신호를 출력한다. Here, the latch element outputs the mute signal by latching the mute command signal at the detected time point using the pulse output from the zero cross detector as an operation clock.

또한, 상기 뮤트 명령 신호는 사용자의 뮤트 명령이 있는 경우 논리 "1"에 대응되는 값을 출력하고, 전원 전압이 온(On) 되고 상기 직류 기준전압이 안정될 때까지 논리 "1"에 대응하는 값을 가지며, 상기 직류 기준전압이 안정된 후 논리 "0"의 값을 가지는 것이 바람직하다.In addition, the mute command signal outputs a value corresponding to logic "1" when there is a mute command of the user, and corresponds to logic "1" until the power supply voltage is turned on and the DC reference voltage is stabilized. It is desirable to have a value of logic "0" after the DC reference voltage is stabilized.

또한, 본 발명의 뮤트신호 발생기는 상기 래치 소자의 출력을 버퍼링(Buffering)하는 버퍼(Buffer)를 더 포함할 수 있다.In addition, the mute signal generator of the present invention may further include a buffer for buffering the output of the latch element.

이하에서는, 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도 3은 본 발명의 일 실시 예에 따른 제로 크로스 검출기의 블록도이고, 도 4는 도 3의 제로 크로스 검출기의 동작 설명에 제공되는 파형도이다.3 is a block diagram of a zero cross detector according to an embodiment of the present invention, and FIG. 4 is a waveform diagram provided to explain an operation of the zero cross detector of FIG. 3.

제로 크로스 검출기(이하 '검출기'라 함)(300)는 소정의 아날로그 입력 신호 Vi가 직류(DC) 기준전압 VREF를 크로싱(Crossing)하는 시점을 검출한다. 여기서, 입력 신호 Vi가 직류 기준전압 VREF를 크로싱하는 시점은 입력신호 Vi가 기준전압 VREF의 레벨보다 낮은 상태에서 높은 상태로 크로싱(-에서 +로 크로싱)하거나 기준전압 VREF의 레벨보다 높은 상태에서 낮은 상태로 크로싱(+에서 -로 크로싱)하는 시점을 모두 포함한다. 또한, '제로 크로스'라는 것이 반드시 입력신호 Vi가 0 V를 지나는 시점을 검출하는 것을 의미하는 것은 아니며, 다만 기준전압 VREF가 0 V 일 수 있다.The zero cross detector 300 (hereinafter referred to as a 'detector') 300 detects a time point when a predetermined analog input signal Vi crosses a DC reference voltage V REF . Here, the input signal Vi is a DC reference voltage at which crossing the V REF input signal Vi is the reference voltage at the low level than the level of the V REF-crossing to a high state (- to + in the crossing) or higher than the level of the reference voltage V REF This includes all points of time from the state to the low state (crossing from + to-). Also, “zero cross” does not necessarily mean detecting a time point when the input signal Vi passes 0 V, but the reference voltage V REF may be 0 V.

도 3의 검출기(300)는 기준전압 VREF를 기준으로 변하는 아날로그 입력신호 Vi의 진폭이 매우 작은 경우를 대비하여 2단의 증폭을 사용하여 제로 크로싱 시점을 검출한다. The detector 300 of FIG. 3 detects the zero crossing point using two stages of amplification in case the amplitude of the analog input signal Vi which varies with reference voltage V REF is very small.

도 3을 참조하면, 검출기(300)는 비교기(301), 반전 증폭기(303), 반전 증폭 및 지연기(305) 및 배타적 논리합(Exclusive OR) 게이트(Gate)(이하에서는 'XOR 게이트'라 함)(307)를 포함한다.Referring to FIG. 3, the detector 300 includes a comparator 301, an inverting amplifier 303, an inverting amplifier and delayer 305, and an exclusive OR gate (hereinafter referred to as an 'XOR gate'). 307).

이하에서는 도 4의 파형도를 참조하여, 도 3의 검출기(300)의 동작을 설명한다. 도 4의 (a)는 비교기(301)로 입력되는 입력 신호 Vi와 기준전압 VREF를 도시하고 있다. (b)는 a 지점의 전압 Va, (c)는 b 지점의 전압 Vb, 그리고 (d)는 XOR 게이트(307)의 출력 Vc를 도시하고 있다.Hereinafter, the operation of the detector 300 of FIG. 3 will be described with reference to the waveform diagram of FIG. 4. 4A illustrates an input signal Vi and a reference voltage V REF input to the comparator 301. (b) shows the voltage Va at point a, (c) shows the voltage Vb at point b, and (d) shows the output Vc of the XOR gate 307.

비교기(301)는 입력신호 Vi와 기준전압 VREF를 비교하여 출력하며, 비교기(301)의 출력을 반전 증폭기(303)가 반전 증폭시켜 도 4의 (b)와 같은 펄스(Pulse) 신호 Va를 출력한다. The comparator 301 compares and outputs the input signal Vi and the reference voltage V REF . The inverting amplifier 303 inverts and amplifies the output of the comparator 301 to generate a pulse signal Va as shown in FIG. Output

반전 증폭 및 지연기(305)는 두 개 신호를 입력받아 비교 증폭한 결과를 소정 시간(t) 동안 지연하여 출력한다. 여기서, 소정 시간(t)은 XOR 게이트(307)가 출력하게 되는 펄스의 듀티(Duty) 시간으로 정해질 수 있다. 반전 증폭 및 지연 기(305)는 입력신호 Vi와 기준전압 VREF의 차를 반전 증폭한 후 소정 시간 지연한 펄스 출력 Vb를 도 4의 (c)와 같이 출력한다. The inverted amplification and delay unit 305 receives the two signals and outputs the result of comparative amplification for a predetermined time t. Here, the predetermined time t may be determined as a duty time of a pulse output from the XOR gate 307. The inverting amplifier and delay unit 305 inverts the difference between the input signal Vi and the reference voltage V REF and outputs the pulse output Vb delayed for a predetermined time as shown in FIG.

XOR 게이트(307)는 전압 Va와 전압 Vb를 입력받아, 논리 배타적으로 더하여 전압 Vc를 도 4의 (d)와 같이 출력한다. 따라서, XOR 게이트(307)의 출력 Vc는 도 4의 (b)와 (c)의 각 파형의 논리 값이 서로 다른 값을 가지는 구간에서만 논리 "1"(High)인 펄스가 된다. 결과적으로 XOR 게이트(307)의 출력 Vc는 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점을 검출하고 있다. The XOR gate 307 receives the voltage Va and the voltage Vb, and adds logic exclusively to output the voltage Vc as shown in FIG. Therefore, the output Vc of the XOR gate 307 becomes a pulse of logic "1" (High) only in a section in which logic values of the waveforms of FIGS. 4B and 4C have different values. As a result, the output Vc of the XOR gate 307 detects the time point at which the input signal Vi crosses the reference voltage VREF .

비교기(301) 및 반전 증폭기(303)는 2단의 증폭을 수행함으로써, 진폭이 작은 입력신호 Vi(예를 들어, -60dBV ~ -80dBV)에도 대응할 수 있고, 서브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에서 칩으로 제조될 경우 하드웨어적인 부담을 줄일 수 있다. The comparator 301 and the inverting amplifier 303 perform two stages of amplification, thereby corresponding to an input signal Vi having a small amplitude (for example, -60 dBV to -80 dBV), and having a submicron CMOS (CMOS). : Complementary Metal-Oxide Semiconductor (FIX) Metal chips can be used to reduce hardware burden.

도 3에는 XOR 게이트(307)를 사용하였으나, 배타적 논리합을 수행하는 다른 어떠한 구성도 XOR 게이트(307)를 대신할 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. Although the XOR gate 307 is used in FIG. 3, it will be apparent to those skilled in the art that any other configuration that performs an exclusive OR can be substituted for the XOR gate 307.

또한, 인버터(Inverter)를 사용하여, 반전 증폭기(303)의 출력 Va 또는 반전 증폭 및 지연기(305)의 출력 Vb 중 하나만을 인버팅할 수 있다. 이러한 신호들은 XOR 게이트(307)로 입력됨으로써 XOR 게이트(307)가 크로싱 시점에서 폴링(Falling)하는 펄스를 출력하거나, XOR 게이트(307)를 대신하여 배타적 논리곱(Exclusive NOR) 게이트에 입력됨으로써 도 4의 (d)와 같은 신호가 출력되도록 할 수도 있다. In addition, an inverter may be used to invert only one of the output Va of the inverting amplifier 303 or the output Vb of the inverting amplifying and delaying units 305. These signals may be input to the XOR gate 307 to output a pulse that the XOR gate 307 falls at the crossing point, or to an exclusive NOR gate in place of the XOR gate 307. A signal such as 4 (d) may be output.

이와 같이, 비교기(301), 반전 증폭기(303), 반전 증폭 및 지연기(305) 및 XOR 게이트(307)의 출력과 같은 논리 "1" 또는 "0"에 대응되는 출력을 기초로 적어도 하나의 논리 게이트를 부가하여, 검출시점에서 폴링(Falling)하거나 라이징하는 펄스를 출력하도록 하는 구성은 얼마든지 가능하다.As such, at least one based on an output corresponding to logic " 1 " or " 0 ", such as the output of comparator 301, inverting amplifier 303, inverting amplifying and retarder 305, and XOR gate 307. It is possible to add a logic gate so as to output a falling or rising pulse at the time of detection.

도 3의 제로 크로스 검출기(300)는 다양하게 사용될 수 있다. 아래에서는 그 다양한 일 예의 하나로 음성 또는 오디오 신호를 처리하는 오디오 장치 등에 사용되는 뮤트(Mute) 신호 발생기를 설명한다. The zero cross detector 300 of FIG. 3 may be used in various ways. Hereinafter, as one of various examples, a mute signal generator used in an audio device for processing a voice or audio signal will be described.

오디오 신호처리 장치는, 사용자의 임의적인 뮤트 명령이 입력되더라도, 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점에서 실질적인 뮤트 신호를 발생시켜 뮤트 동작을 수행할 필요가 있다. 예를 들어 사용자의 뮤트 명령시점과 동시에 뮤트 신호를 생성할 경우, 뮤트명령 시점에서 입력되는 음성 또는 오디오 입력 신호(Vi)의 값에 따라 잡음이 출력되는 등 오디오 신호처리장치가 오동작 할 수 있기 때문이다. 따라서 오디오 신호처리장치는 출력되어야 할 오디오 또는 음성신호가 앞서 설명한 제로 크로싱 시점에서 뮤트를 수행하는 것이 바람직하다.The audio signal processing apparatus needs to generate a mute signal and perform a mute operation at a time when the input signal Vi crosses the reference voltage V REF even if an arbitrary mute command of the user is input. For example, when the mute signal is generated at the same time as the mute command of the user, the audio signal processing device may malfunction due to noise being output according to the value of the voice or audio input signal Vi input at the mute command time. to be. Therefore, the audio signal processing apparatus preferably mutes the audio or audio signal to be output at the zero crossing point described above.

도 5는 본 발명의 제로 크로스 검출기를 이용한 뮤트 신호 발생기의 일 예를 도시한 블록도이고, 도 6은 도 5의 뮤트 신호 발생기의 동작 설명에 제공되는 파형 도이다.5 is a block diagram illustrating an example of a mute signal generator using a zero cross detector of the present invention, and FIG. 6 is a waveform diagram provided to explain an operation of the mute signal generator of FIG. 5.

뮤트신호 발생기(500)는 앞서 설명한 바와 같이 오디오 신호처리 장치 등에 포함될 수 있다. 뮤트신호 발생기(500)는 소정의 아날로그 입력 신호 Vi가 직류(DC) 기준전압 VREF를 크로싱(Crossing)하는 시점을 검출하면서, 사용자의 임의적인 뮤트 명령에 대응하여 실제 뮤트 신호를 생성함에 있어 검출된 크로싱 시점을 기준으로 뮤트 신호를 생성할 수 있다.The mute signal generator 500 may be included in an audio signal processing apparatus as described above. The mute signal generator 500 detects a point in time when a predetermined analog input signal Vi crosses the DC reference voltage V REF and generates an actual mute signal in response to an arbitrary mute command of a user. The mute signal may be generated based on the crossing time.

도 5를 참조하면, 뮤트신호 발생기(500)는 도 3의 제로 크로스 검출기(300)에 더하여 래치(Latch) 소자를 더 포함한다. 래치 소자는 사용자의 뮤트 명령 VMUTE와 제로 크로싱 검출신호를 이용하여 뮤트 신호를 생성한다. 도 5의 예에서는 래치소자로서, D 플립플롭(Flip Flop)(501)이 사용되었다.Referring to FIG. 5, the mute signal generator 500 further includes a latch element in addition to the zero cross detector 300 of FIG. 3. The latch element generates a mute signal using a mute command V MUTE of the user and a zero crossing detection signal. In the example of FIG. 5, a D flip flop 501 is used as the latch element.

D 플립플롭(501)은 클록(Clock) 신호에 트리거(Trigger)되어 D 단자로 입력되는 신호를 래치한다. 도 5에서 라이징 에지(Rising Edge) 트리거 타입의 플립플롭이 도시되어 있으나, 다른 어떤 트리거 방식의 D 플립플롭으로도 구성이 가능하다. 예를 들어, 하강 에지 검출 플립플롭(Negative Edge Detection Flip Flop)을 사용할 경우에는 XOR 게이트(307)의 출력단에 인버터를 추가할 수 있다.The D flip-flop 501 is triggered by a clock signal to latch a signal input to the D terminal. Although a flip-flop of a rising edge trigger type is illustrated in FIG. 5, a flip-flop of any other trigger type may be configured. For example, when using a falling edge detection flip flop, an inverter may be added to the output terminal of the XOR gate 307.

이하에서는 도 6의 파형도를 참조하여, 도 5의 뮤트신호 발생기(500)의 동작을 설명한다. 도 6의 (a)는 비교기(301)로 입력되는 아날로그 입력 신호 Vi와 직류 기준전압 VREF를 도시하고 있다. (b)는 a 지점의 전압 Va, (c)는 b 지점의 전압 Vb, (d)는 XOR 게이트(307)의 출력 Vc, (e)는 D 플립플롭(501)으로 입력되는 뮤트 명령 VMUTE, (f)는 D 플립플롭(501)의 리셋 신호 VREFSET, 그리고 (g)는 최종 출력인 뮤트 신호 Vo를 도시하고 있다.Hereinafter, the operation of the mute signal generator 500 of FIG. 5 will be described with reference to the waveform diagram of FIG. 6. FIG. 6A illustrates the analog input signal Vi and the DC reference voltage V REF input to the comparator 301. (b) is the voltage Va at point a, (c) is the voltage Vb at point b, (d) is the output Vc of the XOR gate 307, and (e) is the mute command V MUTE input to the D flip-flop 501. , (f) shows the reset signal V REFSET of the D flip-flop 501, and (g) shows the mute signal Vo as the final output.

도 3의 설명에서처럼, XOR 게이트(307)의 출력 Vc는 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점을 검출한다. 여기서, 입력 신호 Vi는 아날로그 오디오 또는 음성 신호가 해당할 수 있다. 그리고, 도 5에서, XOR 게이트(307)의 출력 Vc는 D 플립플롭(501)의 클록(Clock) 신호가 된다. As described in FIG. 3, the output Vc of the XOR gate 307 detects a time point at which the input signal Vi crosses the reference voltage V REF . Here, the input signal Vi may correspond to an analog audio or voice signal. In FIG. 5, the output Vc of the XOR gate 307 becomes a clock signal of the D flip-flop 501.

D 플립플롭(501)으로 입력되는 데이터(D)는 뮤트 명령 VMUTE로서, 뮤트신호 발생기(500)의 초기 전원이 온 되고 VREF가 안정될 때까지 논리 "1"의 값을 가지다가, 기준전압 VREF가 안정된 후 논리 "0"의 값을 가진다. 따라서, 도 5에는 도시되지 않았으나, 사용자가 뮤트 명령을 오디오 장치 등에 입력하기 위해 특정 조작을 하면, 해당 조작에 대응하여 뮤트 명령 VMUTE를 만들기 위한 회로가 필요하다. 이러한 회로는 기능적으로, 전원 전압이 안정화되고 기준전압 VREF가 안정화되는 시점을 체크하며, 간혹 기준전압 VREF가 안정화되기 이전에 있는 사용자의 조작에 대응하는 뮤트 명령 VMUTE는 기준전압 VREF가 안정화된 이후에 출력하게 된다. The data D input to the D flip-flop 501 is a mute command V MUTE , and has a value of logic "1" until the initial power supply of the mute signal generator 500 is turned on and V REF is stabilized. After the voltage V REF has stabilized, it has a value of logic "0". Therefore, although not shown in FIG. 5, when a user performs a specific operation for inputting a mute command to an audio device or the like, a circuit for making a mute command V MUTE is required in response to the operation. This circuit functionally checks when the power supply voltage is stabilized and the reference voltage V REF is stabilized, and in some cases the mute command V MUTE corresponding to the user's operation before the reference voltage V REF is stabilized is applied to the reference voltage V REF . It will output after it is stabilized.

기준전압 VREF가 정상적인 상태에 도달한 이후에 출력되는 뮤트 명령 VMUTE는 사용자의 임의 조작 시점에 대응하여 논리 "1"이 된다. 도 6의 (e)는 뮤트 명령 VMUTE의 일 예가 된다.The mute command V MUTE output after the reference voltage V REF reaches a normal state becomes a logic " 1 " corresponding to a user's arbitrary operation time. 6E shows an example of the mute command V MUTE .

D 플립플롭(501)으로 입력되는 리셋 신호 VREFSET은 뮤트신호 발생기(500)의 초기 전원이 온 되고 VREF가 안정될 때까지 논리 "0"의 값을 가지다가, 기준전압 VREF가 안정된 후 논리 "1"의 값을 가진다. The reset signal V REFSET input to the D flip-flop 501 has a value of logic "0" until the initial power of the mute signal generator 500 is turned on and V REF is stabilized, and then the reference voltage V REF is stabilized. Has a value of logic "1".

따라서, D 플립플롭(501)은 리셋 신호 VREFSET이 논리 "1"인 중에 클록인 전압 Vc의 라이징 에지마다 데이터(VMUTE)를 래치하여 최종 출력 Vo를 출력한다. 다시 말해, D 플립플롭(501)의 출력 Vo는 뮤트 명령 VMUTE가 논리 "1"이 된 후 처음 입력되는 클록의 라이징 에지에서 논리 "1"이 되고, 뮤트 명령 VMUTE가 다시 논리 "0"이 된 후 처음 입력되는 클록의 라이징 에지에서 논리 "0"이 된다. Accordingly, the D flip-flop 501 latches the data V MUTE for each rising edge of the clock voltage Vc while the reset signal V REFSET is logic "1" and outputs the final output Vo. In other words, the output Vo of the D flip-flop 501 becomes logic "1" at the rising edge of the first input clock after the mute command V MUTE becomes logic "1", and the mute command V MUTE becomes logic "0" again. This is followed by a logic "0" on the rising edge of the first clock input.

D 플립플롭(501)의 출력 Vo는 뮤트신호 발생기(500)가 최종 출력하는 뮤트 신호가 된다. The output Vo of the D flip-flop 501 becomes a mute signal that the mute signal generator 500 finally outputs.

도 6의 (g)는 D 플립플롭(501)의 출력 Vo의 일 예이다. 도 6의 (g)는 입력신호 Vi가 기준전압 VREF를 (-)에서 (+)로 크로싱하는 시점에서 뮤트 신호를 발생시키는 경우를 도시하고 있다. 그러나, D 플립플롭(501)으로 입력되는 데이터 VMUTE가 논리 "1"이 되는 시점에 따라, 출력 Vo는 (+)에서 (-)로 크로싱하는 시점을 기준으로 논리 "1"이 되는 신호가 될 수 있다.FIG. 6G illustrates an example of output Vo of the D flip-flop 501. FIG. 6G illustrates a case where the mute signal is generated when the input signal Vi crosses the reference voltage V REF from (−) to (+). However, according to the point in time when the data V MUTE input to the D flip-flop 501 becomes a logic "1", the output Vo becomes a logic "1" based on the point of time of crossing from (+) to (-). Can be.

따라서 도 5의 뮤트신호 발생기(500)는 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점에서 뮤트 신호를 발생시킬 수 있다. Accordingly, the mute signal generator 500 of FIG. 5 may generate a mute signal when the input signal Vi crosses the reference voltage V REF .

도 7은 본 발명의 일 실시 예에 따른 뮤트신호 발생기의 회로도이고, 도 8은 도 7의 뮤트신호 발생기의 동작 설명에 제공되는 파형도이다.7 is a circuit diagram of a mute signal generator according to an embodiment of the present invention, and FIG. 8 is a waveform diagram provided to explain an operation of the mute signal generator of FIG. 7.

도 7을 참조하면, 뮤트신호 발생기(700)는 제1비교기(701), 반전 증폭기(703), 반전 증폭 및 지연기(710), XOR 게이트(731), D 플립플롭(733) 및 버퍼(Buffer)(735)를 포함한다. 당연히, 제1비교기(701), 반전 증폭기(703), 반전 증폭 및 지연기(710) 및 XOR 게이트(731)를 포함하는 제로 크로스 검출기는 도 3의 제로 크로스 검출기(300)의 일 예가 된다.Referring to FIG. 7, the mute signal generator 700 includes a first comparator 701, an inverting amplifier 703, an inverting amplifying and delaying unit 710, an XOR gate 731, a D flip-flop 733, and a buffer ( Buffer) 735. Naturally, the zero cross detector including the first comparator 701, the inverting amplifier 703, the inverting amplification and retarder 710, and the XOR gate 731 is an example of the zero cross detector 300 of FIG. 3.

제1비교기(701)는 입력신호 Vi를 (+) 단자 입력으로 하고, 직류 기준전압 VREF를 (-) 단자로 입력받아 전압 Va1을 출력한다. 제1비교기(701)의 출력 Va1은 입력신호 Vi가 기준전압 VREF보다 클 때 논리 "1"이 되며, 도 8의 (b)와 같은 파형이 된다. The first comparator 701 receives the input signal Vi as a (+) terminal input, receives a DC reference voltage V REF as a (−) terminal, and outputs a voltage V a1 . The output V a1 of the first comparator 701 becomes a logic “1” when the input signal Vi is greater than the reference voltage V REF , and has a waveform as shown in FIG. 8B.

반전 증폭기(703)는 씨모스 인버터(Inverter) 및/또는 공통소스(Common Source) 증폭기 등이 해당할 수 있다. 반전 증폭기(703)는 제1비교기(701)의 출력 Va1을 증폭시키고, 반전시켜 도 8의 (f)와 같은 신호 Va2를 출력한다. 반전 증폭기(703)의 상세 동작은 도 9를 기초로 아래에서 다시 설명한다. The inverting amplifier 703 may correspond to a CMOS inverter and / or a common source amplifier. The inverting amplifier 703 amplifies the output V a1 of the first comparator 701, inverts it, and outputs a signal V a2 as shown in FIG. 8F. The detailed operation of the inverting amplifier 703 is described again below on the basis of FIG.

반전 증폭 및 지연기(710)는 적분기(711), 제2비교기(713) 및 지연기(715)를 포함한다. Inverting amplification and delay 710 includes an integrator 711, a second comparator 713, and a delay 715.

적분기(711)는 연산 증폭기 U1, 저항 R 및 커패시터 C를 포함하며, 입력 신 호 Vi와 기준전압 VREF를 입력받아 반전 궤환(Negative Feedback) 연산 증폭을 수행하여 전압 Vb1을 출력한다. 저항 R은 입력 신호 Vi와 연산 증폭기 U1의 (-) 단자 사이에 연결되며, 커패시터 C는 연산 증폭기 U1의 출력단과 연산 증폭기 U1의 (-) 단자 사이에 연결되어 전압 Vb1의 궤환 경로를 제공한다. 입력전압 Vi는 저항 R을 거쳐 연산 증폭기 U1의 (-) 단자로 입력되고, 기준전압 VREF는 연산 증폭기 U1의 (+) 단자로 입력된다. 적분기(711)의 출력 Vb1은 도 8의 (c)와 같으며, 그 상세동작에 대하여는 아래에서 다시 설명한다.The integrator 711 includes an operational amplifier U1, a resistor R, and a capacitor C. The integrator 711 receives an input signal Vi and a reference voltage V REF and performs a negative feedback amplification to output a voltage V b1 . The resistor R is connected between the input signal Vi and the negative terminal of the operational amplifier U1, and the capacitor C is connected between the output terminal of the operational amplifier U1 and the negative terminal of the operational amplifier U1 to provide a feedback path of the voltage V b1 . . The input voltage Vi is input to the negative terminal of the operational amplifier U1 through the resistor R, and the reference voltage V REF is input to the positive terminal of the operational amplifier U1. The output V b1 of the integrator 711 is as shown in FIG. 8C, and the detailed operation thereof will be described later.

제2비교기(713)는 적분기(711)에 포함된 연산 증폭기 U1의 개방 루프 이득(Open Loop Gain)이 작을 때 발생하는 적분기(711) 출력의 오차를 보상하기 위한 것으로, 적분기(711)의 출력 Vb1을 (+) 단자로 입력받고, 기준전압 VREF를 (-) 단자로 입력받아 두 레벨을 비교하여 도 8의 (d)와 같은 신호 Vb2를 출력한다. The second comparator 713 compensates for an error in the output of the integrator 711 that occurs when the open loop gain of the operational amplifier U1 included in the integrator 711 is small, and outputs the integrator 711. V b1 is input to the (+) terminal, the reference voltage V REF is input to the (-) terminal, and the two levels are compared to output a signal V b2 as shown in FIG.

지연기(715)는 제2비교기(713)의 출력 Vb2를 입력받아 소정 시간(t1) 지연시킨 신호 Vb3(도 8의 (e)의 파형)을 출력한다. 여기서, 소정 시간(t1)은 도 3의 반전 증폭 및 지연기(305)가 지연하는 소정 시간(t)에 포함된다. XOR 게이트(731)가 출력하게 되는 펄스의 듀티(Duty) 시간은 소정 시간(t1)과 적분기(511)의 슬루율(Slew Rate)에 따른 지연이 더해짐으로써 정해질 수 있다.The delay unit 715 receives the output V b2 of the second comparator 713 and outputs a signal V b3 (waveform shown in FIG. 8E) delayed by a predetermined time t 1 . Here, the predetermined time t 1 is included in the predetermined time t delayed by the inverted amplification and delay unit 305 of FIG. 3. The duty time of the pulse output by the XOR gate 731 may be determined by adding a predetermined time t 1 and a delay according to the slew rate of the integrator 511.

지연기(715)는 짝수 개로 구성된 인버터(Inverter) 등이 사용될 수 있다. As the delay unit 715, an even number inverter or the like may be used.

XOR 게이트(731)는 반전 증폭기(703)의 출력 Va2와 지연기(715)의 출력 Vb3을 논리 배타적으로 더한 신호 Vc1을 출력한다. 지연기(715)의 출력 Vb3과 반전 증폭기(703)의 출력 Va2에 대해 배타적 논리합을 수행하면, 도 8의 (g)와 같은 신호 Vc1이 출력된다. XOR 게이트(731)의 출력 Vc1은 입력신호 Vi가 기준전압 VREF를 크로싱하는 시점에 대응되는 검출 신호가 된다. The XOR gate 731 outputs a signal V c1 obtained by logically exclusively adding the output V a2 of the inverting amplifier 703 and the output V b3 of the delay unit 715. When an exclusive OR is performed on the output V b3 of the delay unit 715 and the output V a2 of the inverting amplifier 703, the signal V c1 as shown in FIG. 8G is output. The output V c1 of the XOR gate 731 becomes a detection signal corresponding to the point in time when the input signal Vi crosses the reference voltage V REF .

D 플립플롭(733)은 도 5의 D 플립플롭(501)과 동일하게 동작하며, 동일하게 설명될 수 있다. 따라서, D 플립플롭(733)에 사용되는 클럭은 XOR 게이트(731)의 출력 Vc1이 되지만, 데이터(D) VMUTE와 리셋 신호 VREFSET는 도 5의 데이터 VMUTE 및 리셋 신호 VREFSET와 동일하다.The D flip-flop 733 operates in the same manner as the D flip-flop 501 of FIG. 5 and may be described in the same manner. Accordingly, the clock used for the D flip-flop 733 becomes the output V c1 of the XOR gate 731, but the data D M MUTE and the reset signal V REFSET are the data V MUTE in FIG. 5. And reset signal V REFSET .

D 플립플롭(733)은 XOR 게이트(731)의 출력 Vc1을 클록으로 하여 데이터(D) VMUTE를 래치함으로써, 도 8의 (j)와 같은 신호 Vq를 출력한다.The D flip-flop 733 outputs the signal Vq as shown in FIG. 8J by latching the data D V MUTE with the output V c1 of the XOR gate 731 as the clock.

버퍼(735)는 뮤트신호 발생기(700)의 후단에 연결되는 부하를 구동하기 위한 것으로, D 플립플롭(733)의 출력 Vq를 입력받아 버퍼링함으로써 도 8의 (k)와 같은 뮤트 신호 Vo를 출력한다.The buffer 735 is used to drive a load connected to the rear end of the mute signal generator 700. The buffer 735 receives and buffers the output Vq of the D flip-flop 733 to output the mute signal Vo as shown in FIG. do.

이하에서는, 적분기(711)의 동작을 더욱 상세히 설명한다.Hereinafter, the operation of the integrator 711 will be described in more detail.

적분기(711)의 출력 Vb1은 기준전압 VREF를 기준으로 입력신호 Vi를 소정 시간 동안 적분한 것으로 다음의 수학식 1과 같다.The output V b1 of the integrator 711 integrates the input signal Vi for a predetermined time on the basis of the reference voltage V REF , as shown in Equation 1 below.

Figure 112007001356321-pat00001
Figure 112007001356321-pat00001

여기서, V(0)는 초기 전압으로서 초기 전원 전압이 0이므로 V(0)=0이다. Here, V (0) is an initial voltage, and therefore V (0) = 0 since the initial power supply voltage is zero.

적분기(711)는 입력신호 Vi와 기준전압 VREF의 차를 일정시간(Δt) 동안 적분하면서 반전시킨다. 즉, 입력신호 Vi가 t구간에서, 입력신호 Vi가 기준전압 VREF에 비해 미세하게 높은 직류(DC) 전압이면 적분기(711)의 출력 신호 Vb1은 t 구간에서 기울기가 -1/(RC)인 신호가 되고, 입력신호 Vi가 t구간에서 기준전압 VREF에 비해 미세하게 낮은 직류 전압일 때는 t구간에서 기울기가 1/(RC)인 신호가 된다. 이때 연산 증폭기 U1의 슬루율(Slew Rate)에 따른 지연으로 출력 Vb1은 Δtd만큼의 지연이 발생하여 출력된다. The integrator 711 inverts the difference between the input signal Vi and the reference voltage V REF while integrating for a predetermined time Δt. That is, if the input signal Vi is in the t section and the input signal Vi is a slightly higher DC voltage than the reference voltage V REF , the output signal V b1 of the integrator 711 has a slope of -1 / (RC) in the t section. When the input signal Vi is a DC voltage slightly lower than the reference voltage VREF in the t section, the signal becomes a signal having a slope of 1 / (RC) in the t section. At this time, due to the delay according to the slew rate of the operational amplifier U1, the output V b1 is delayed by Δt d and output.

그러나 제2비교기(713)가 적분기(711) 출력 Vb1을 기준전압 VREF와 비교함으로써, 연산 증폭기 U1의 개방 루프 이득(Open Loop Gain)이 작을 때 발생하는 적분기(711) 출력의 오차를 보상한다. 따라서, 제2비교기(713)의 출력 Vb2는 적분기(711)의 출력 신호 Vb1과 위상이 동일하고, 논리 "1" 또는 "0"으로 정확히 인식되는 신호 레벨을 가질 수 있다. However, the second comparator 713 compares the integrator 711 output V b1 with the reference voltage V REF to compensate for the error in the integrator 711 output generated when the open loop gain of the operational amplifier U1 is small. do. Accordingly, the output V b2 of the second comparator 713 may be in phase with the output signal V b1 of the integrator 711 and may have a signal level that is accurately recognized as a logic “1” or “0”.

도 9는 본 발명의 뮤트신호 발생기에 사용되는 반전 증폭기의 일 예를 도시한 도면이다. 이하에서는 도 7 내지 도 9를 기초로, 반전 증폭기의 동작을 보다 상세히 설명한다.9 is a diagram illustrating an example of an inverting amplifier used in the mute signal generator of the present invention. Hereinafter, the operation of the inverting amplifier will be described in more detail with reference to FIGS. 7 to 9.

도 9의 반전 증폭기(900)는 도 7의 반전 증폭기(703)로 사용될 수 있는 다양한 반전 증폭기의 일 예로서, 도 7의 반전 증폭기(703)와 동일하게 설명될 수 있다. The inverting amplifier 900 of FIG. 9 is an example of various inverting amplifiers that may be used as the inverting amplifier 703 of FIG. 7, and may be described in the same manner as the inverting amplifier 703 of FIG. 7.

반전 증폭기(900)는 제1비교기(701)의 출력 Va1을 반전시킨 신호 Va2를 출력한다. 반전 증폭기(900)는 PMOS(p-channel MOS) 트랜지스터와 NMOS(n-channel MOS) 트랜지스터를 포함하여 씨모스 인버터 공통소스 증폭기의 형태를 가진다.The inverting amplifier 900 outputs a signal V a2 inverting the output V a1 of the first comparator 701. The inverting amplifier 900 has a form of a CMOS inverter common source amplifier including a p-channel MOS (PMOS) transistor and an n-channel MOS (NMOS) transistor.

PMOS 트랜지스터의 소스(Source) 단자는 전원전압에 연결되고, NMOS 트랜지스터의 소스 단자는 접지된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인(Drain) 단자가 서로 연결되어 있다. The source terminal of the PMOS transistor is connected to a power supply voltage, and the source terminal of the NMOS transistor is grounded. The drain terminal of the PMOS transistor and the NMOS transistor are connected to each other.

반전 증폭기(900)의 증폭도 Va2/Va1는 VREF를 기준으로 하여 다음의 수학식 2와 같다.The amplification degree V a2 / V a1 of the inverting amplifier 900 is expressed by Equation 2 below with reference to V REF .

Figure 112007001356321-pat00002
Figure 112007001356321-pat00002

여기서 gmp, gmn은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 전달컨덕턴 스(Transconductance)이고, gdsp, gdsn은 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 드레인-소스간 컨덕턴스(Drain-Source Conductance)이다. Where g mp and g mn are the transconductances of the PMOS transistor and the NMOS transistor, respectively, and g dsp and g dsn are the drain-source conductances of the PMOS transistor and the NMOS transistor, respectively.

전달컨덕턴스 gmp, gmn이 드레인-소스간 컨덕턴스 gdsp, gdsn보다 크기 때문에, 도 9의 회로가 반전 증폭기로 동작한다. 즉, 반전 증폭기(900)는 비교기(701)의 출력 Va1을 증폭시킴과 동시에 반전시킨 신호 Va2를 출력한다. Since the transfer conductance g mp , g mn is larger than the drain-source conductance g dsp , g dsn , the circuit of FIG. 9 operates as an inverting amplifier. That is, the inverting amplifier 900 amplifies the output V a1 of the comparator 701 and outputs the inverted signal V a2 .

본 발명은 디바이스 및 시스템으로 구현될 수 있다. 또한 본 발명이 컴퓨터 소프트웨어로 구현될 때는, 본 발명의 구성요소는 필요한 동작의 수행에 필요한 코드 세그먼트(code segment)로 대치될 수 있다. 프로그램이나 코드 세그먼트는 마이크로프로세서에 의해 처리될 수 있는 매체에 저장될 수 있으며, 전송매체나 통신 네트워크를 통하여 반송파(carrier waves)와 결합된 컴퓨터 데이터로서 전송될 수 있다.The invention can be implemented in devices and systems. In addition, when the present invention is implemented in computer software, the components of the present invention may be replaced with code segments necessary for performing necessary operations. The program or code segment may be stored in a medium that can be processed by a microprocessor and transmitted as computer data coupled with carrier waves via a transmission medium or communication network.

마이크로프로세서에 의해 처리될 수 있는 매체는 전자회로, 반도체 메모리 소자, 롬(ROM), 플래시(Flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플로피 디스크(Floppy Disk), 광학적 디스크, 하드(Hard) 디스크, 광섬유, 무선 네트워크 등과 같이 정보를 전달하고 저장할 수 있는 것을 포함한다. 또한, 컴퓨터 데이터는 전기적 네트워크 채널, 광섬유, 전자기장, 무선 네트워크 등을 통해 전송될 수 있는 데이터를 포함한다. The media that can be processed by the microprocessor include electronic circuits, semiconductor memory devices, ROMs, flash memory, electrically erasable programmable read-only memory (EEPROM), floppy disks, optical disks, and hard disks. (Hard) Includes the ability to transmit and store information such as disks, fiber optics, wireless networks, and the like. Computer data also includes data that can be transmitted over electrical network channels, optical fibers, electromagnetic fields, wireless networks, and the like.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였 지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.In addition, although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the above-described specific embodiments, and the technology to which the present invention belongs without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 제로 크로스(Zero Cross) 검출장치는 소정 아날로그 신호가 직류 기준전압을 크로싱 하는 시점을 검출할 수 있다. As described in detail above, the zero cross detection apparatus according to the present invention may detect a time point when a predetermined analog signal crosses a DC reference voltage.

이러한 검출 신호를 이용하여 임의의 시간에 주어지는 뮤트 명령을 받아 아날로그 오디오 또는 음성 신호가 기준 전압을 크로싱하는 점에서 뮤트 신호를 발생시킴으로써 안정된 볼륨 제어를 가능하게 하며, 전원이 투입된 이후 기준 전압이 정상상태까지 도달하는 중에는 뮤트 신호를 생성하지 않음으로써 오동작 또는 잡음의 발생을 제거할 수 있다. This detection signal is used to generate a mute signal at the point where the analog audio or audio signal crosses the reference voltage by receiving a mute command given at an arbitrary time, thereby enabling stable volume control, and the reference voltage is steady after power is turned on. By not generating a mute signal, it is possible to eliminate malfunctions or noise.

Claims (8)

소정 아날로그 신호가 소정 직류 기준전압을 크로싱하는 시점을 검출하여 소정의 검출신호인 펄스를 출력하는 제로 크로스(Zero Cross) 검출기에 있어서,A zero cross detector which detects a point in time when a predetermined analog signal crosses a predetermined DC reference voltage and outputs a pulse which is a predetermined detection signal. 상기 아날로그 신호와 상기 직류 기준전압의 크기를 비교한 결과에 대응하는 펄스를 출력하는 제1비교기;A first comparator configured to output a pulse corresponding to a result of comparing the magnitude of the analog signal with the DC reference voltage; 상기 제1비교기의 출력을 반전시키는 반전 증폭기;An inverting amplifier inverting the output of the first comparator; 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환방식으로 증폭하고 상기 검출신호의 듀티(Duty) 시간(t)만큼 지연시킨 펄스를 출력하는 반전증폭 및 지연기; 및An inverting amplification and retarder receiving the analog signal and the DC reference voltage and amplifying the inverted feedback method and outputting a pulse delayed by a duty time t of the detection signal; And 상기 반전 증폭기의 출력과 상기 반전증폭 및 지연기의 출력을 논리 배타적으로 더하여 상기 검출신호를 출력하는 배타적 논리합(Exclusive OR) 게이트(Gate)를 포함하는 것을 특징으로 하는 제로 크로스 검출기.And an exclusive OR gate for outputting the detection signal by logically exclusively adding the output of the inverting amplifier and the output of the inverting amplifier and the retarder. 제1항에 있어서,The method of claim 1, 상기 반전증폭 및 지연기는,The inverting amplification and retarder, 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환 연산 증폭함으로써 적분한 결과인 펄스를 출력하는 적분기; An integrator that receives the analog signal and the DC reference voltage and outputs a pulse resulting from the integration by amplifying an inversion feedback operation; 상기 적분기의 출력과 상기 직류 기준전압의 크기를 비교하는 제2비교기; 및 A second comparator comparing the output of the integrator with the magnitude of the DC reference voltage; And 상기 제2비교기의 출력을 상기 듀티 시간(t)과 상기 적분기의 출력 지연 시간의 차이만큼 지연시켜 상기 배타적 논리합 게이트로 출력하는 지연기를 포함하는 것을 특징으로 하는 제로 크로스 검출기.And a delayer configured to delay the output of the second comparator by the difference between the duty time t and the output delay time of the integrator and output the delayed output to the exclusive OR gate. 제1항에 있어서,The method of claim 1, 상기 반전 증폭기는, 씨모스(CMOS: Complementary Metal-Oxide Semiconductor)로 구현된 인버터(Inverter) 및 공통소스(Common Source) 증폭기 중 적어도 하나인 것을 특징으로 하는 제로 크로스 검출기.The inverting amplifier is at least one of an inverter (Inverter) and a common source (Common Source) amplifier implemented by CMOS (Complementary Metal-Oxide Semiconductor). 소정 오디오 또는 음성 아날로그 신호의 출력을 차단하고자 하는 사용자의 뮤트(Mute) 명령 신호에 대응하는 뮤트 신호를 출력하는 뮤트신호 발생기에 있어서,In the mute signal generator for outputting a mute signal corresponding to the mute (Mute) command signal of the user to cut the output of a predetermined audio or audio analog signal, 상기 아날로그 신호가 소정 직류 기준전압을 크로싱하는 시점을 검출하여 상기 검출된 시점에 대응하는 펄스를 출력하는 제로 크로스 검출기; 및A zero cross detector detecting a time point at which the analog signal crosses a predetermined DC reference voltage and outputting a pulse corresponding to the detected time point; And 상기 제로 크로스 검출기에서 출력되는 펄스를 동작 클록(Clock)으로 하여, 상기 검출된 시점에서 상기 뮤트 명령 신호를 래치함으로써 상기 뮤트 신호를 출력하는 래치(Latch) 소자를 포함하고,A latch element for outputting the mute signal by latching the mute command signal at the detected time point using the pulse output from the zero cross detector as an operation clock; 상기 제로 크로스 검출기는,The zero cross detector, 상기 아날로그 신호와 상기 직류 기준전압의 크기를 비교한 결과에 대응하는 펄스를 출력하는 제1비교기;A first comparator configured to output a pulse corresponding to a result of comparing the magnitude of the analog signal with the DC reference voltage; 상기 제1비교기의 출력을 반전시키는 반전 증폭기;An inverting amplifier inverting the output of the first comparator; 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환방식으로 증폭하고 상기 제로 크로스 검출기에서 출력되는 펄스의 듀티 시간(t)만큼 지연시킨 펄스를 출력하는 반전증폭 및 지연기; 및An inverting amplification and retarder receiving the analog signal and the DC reference voltage and amplifying the inverted feedback method and outputting a pulse delayed by the duty time t of the pulse output from the zero cross detector; And 상기 반전 증폭기의 출력과 상기 반전증폭 및 지연기의 출력을 논리 배타적으로 더하여 상기 래치 소자로 출력하는 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 뮤트신호 발생기.And an exclusive logic sum gate configured to logically add an output of the inverting amplifier, an output of the inverting amplifier, and a delay to the latch element. 삭제delete 제4항에 있어서,The method of claim 4, wherein 상기 반전증폭 및 지연기는,The inverting amplification and retarder, 상기 아날로그 신호와 상기 직류 기준전압을 입력받아 반전 궤환 연산 증폭함으로써 적분한 결과인 펄스를 출력하는 적분기; An integrator that receives the analog signal and the DC reference voltage and outputs a pulse resulting from the integration by amplifying an inversion feedback operation; 상기 적분기의 출력과 상기 직류 기준전압의 크기를 비교하는 제2비교기; 및 A second comparator comparing the output of the integrator with the magnitude of the DC reference voltage; And 상기 제2비교기의 출력을 상기 듀티 시간(t)과 상기 적분기의 출력 지연 시간의 차이만큼 지연시켜 상기 배타적 논리합 게이트로 출력하는 지연기를 포함하는 것을 특징으로 하는 뮤트신호 발생기.And a delayer configured to delay the output of the second comparator by the difference between the duty time t and the output delay time of the integrator and output the delayed output to the exclusive OR gate. 제4항에 있어서,The method of claim 4, wherein 상기 래치 소자의 출력을 버퍼링(Buffering)하는 버퍼(Buffer)를 더 포함하는 것을 특징으로 하는 뮤트신호 발생기.Mute signal generator, characterized in that it further comprises a buffer (Buffer) for buffering the output of the latch element. 제4항에 있어서, The method of claim 4, wherein 상기 뮤트 명령 신호는 사용자의 뮤트 명령이 있는 경우 논리 "1"에 대응되는 값을 출력하고, 전원 전압이 온(On) 되고 상기 직류 기준전압이 안정될 때까지 논리 "1"에 대응하는 값을 가지며, 상기 직류 기준전압이 안정된 후 논리 "0"의 값을 가지는 것을 특징으로 하는 뮤트신호 발생기.The mute command signal outputs a value corresponding to logic "1" when there is a mute command of a user, and sets a value corresponding to logic "1" until the power supply voltage is turned on and the DC reference voltage is stabilized. And a logic " 0 " value after the DC reference voltage is stabilized.
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