KR100857444B1 - Self refresh circuit of semiconductor memory apparatus - Google Patents

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문형욱
이정우
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Abstract

A self refresh circuit of a semiconductor memory apparatus is provided to prevent a glitch self refresh pulse from being outputted. A pulse generation unit(100) generates a pulse by receiving an oscillator signal. An enable signal generation unit(200) generates an enable signal enabled in response to a self refresh enable signal, and generates the enable signal disabled in response to the pulse and a self refresh precharge signal. A self refresh pulse generation unit(150) outputs the pulse as a self refresh pulse in response to the enable signal. The pulse generation unit generates the pulse enabled at timing when the oscillator signal is disabled.

Description

반도체 메모리 장치의 셀프 리프레쉬 회로{Self Refresh Circuit of Semiconductor Memory Apparatus}Self refresh circuit of semiconductor memory device {Self Refresh Circuit of Semiconductor Memory Apparatus}

도 1은 일반적인 반도체 메모리 장치의 셀프 리프레쉬 회로의 타이밍도,1 is a timing diagram of a self refresh circuit of a general semiconductor memory device;

도 2는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 블록도,2 is a block diagram of a self refresh circuit of a semiconductor memory device according to the present invention;

도 3은 도 2의 펄스 발생 수단의 회로도,3 is a circuit diagram of the pulse generating means of FIG.

도 4는 도 2의 셀프 리프레쉬 펄스 생성 수단의 회로도,4 is a circuit diagram of the self-refresh pulse generating means of FIG. 2;

도 5는 도 2의 인에이블 신호 생성 수단의 회로도,5 is a circuit diagram of the enable signal generating means of FIG. 2;

도 6은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 타이밍도이다.6 is a timing diagram of a self refresh circuit of the semiconductor memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 펄스 발생 수단 150: 셀프 리프레쉬 펄스 생성 수단100: pulse generating means 150: self refresh pulse generating means

200: 인에이블 신호 생성 수단200: enable signal generating means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a self refresh circuit for generating a self refresh pulse.

일반적으로 반도체 메모리 장치의 셀에 저장된 데이터는 누설 전류(leakage current)에 의해 소멸된다. 따라서 반도체 메모리 장치는 셀의 데이터를 감지 증폭한 후 셀에 다시 데이터를 기록하게 된다. 이러한 반도체 메모리 장치의 동작을 리프레쉬라고 한다.In general, data stored in a cell of a semiconductor memory device is destroyed by leakage current. Therefore, the semiconductor memory device senses and amplifies data of the cell and writes the data back to the cell. The operation of such a semiconductor memory device is called refresh.

반도체 메모리 장치가 파워 다운 모드 혹은 스텐 바이 모드일때 리프레쉬 동작을 하는 것을 셀프 리프레쉬라하고, 그 이외의 리프레쉬 동작을 오토 리프레쉬라한다.The refresh operation when the semiconductor memory device is in the power down mode or the standby mode is called self refresh, and the other refresh operations are called auto refresh.

반도체 메모리 장치는 셀프 리프레쉬 펄스를 생성하여 셀프 리프레쉬 동작을 수행한다. 따라서 반도체 메모리 장치는 상기 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 회로를 구비한다.The semiconductor memory device generates a self refresh pulse to perform a self refresh operation. Therefore, the semiconductor memory device includes a self refresh circuit for generating the self refresh pulse.

일반적인 셀프 리프레쉬 회로는 제 1 펄스 생성 수단, 제 2 펄스 생성 수단, 인에이블 신호 생성 수단을 포함한다.A general self refresh circuit includes first pulse generating means, second pulse generating means and enable signal generating means.

상기 제 1 펄스 생성 수단은 오실레이터 신호를 입력 받아 펄스를 생성한다.The first pulse generating means receives an oscillator signal and generates a pulse.

상기 인에이블 신호 생성 수단은 셀프 리프레쉬 활성화 신호에 응답하여 인에이블 신호를 생성한다. 이때, 상기 셀프 리프레쉬 활성화 신호는 반도체 메모리 장치가 셀프 리프레쉬 동작의 시작과 끝을 알려주는 신호이다. 이때, 상기 셀프 리프레쉬 활성화 신호는 셀프 리프레쉬 동작의 시작과 종료를 명령하는 신호이다. 또한 상기 오실레이터 신호는 셀프 리프레쉬 동작이 시작되면 동작되는 오실레이터에서 출력되는 신호이다.The enable signal generating means generates an enable signal in response to the self refresh activation signal. In this case, the self refresh activation signal is a signal indicating that the semiconductor memory device starts and ends the self refresh operation. At this time, the self refresh activation signal is a signal for commanding the start and end of the self refresh operation. The oscillator signal is a signal output from an oscillator operated when the self refresh operation is started.

상기 제 2 펄스 생성 수단은 상기 인에이블 신호의 활성화 구간에서 상기 펄 스를 상기 셀프 리프레쉬 펄스로서 출력한다. The second pulse generating means outputs the pulse as the self refresh pulse in the activation period of the enable signal.

이와 같이 구성된 셀프 리프레쉬 회로는 도 1에 도시된 바와 같이, 상기 펄스(pulse)가 하이인 구간에서 상기 인에이블 신호(enable)가 로우로 천이하면 상기 셀프 리프레쉬 펄스(SREFP)는 글리치(glitch)성 신호로 생성된다. 이러한 글리치성 셀프 리프레쉬 펄스(SREFP)는 액티브 신호를 생성하지만 글리치성 신호로 생성된 상기 액티브 신호는 뱅크까지 도달하지 못하게 된다. 뱅크까지 도달하지 못한 상기 액티브 신호로 인해 프리 차지 신호는 생성되지 못한다. 또한 상기 글리치성 셀프 리프레쉬 펄스(SREFP)는 로우 어드레스 스트로브 아이들 신호(Row Address Strobe Idle)를 디스에이블시킨다. 상기 로우 어드레스 스트로브 아이들 신호(RASIDLE)는 뱅크의 상태를 나타내는 신호로서 인에이블되면 뱅크가 대기 상태이므로 명령을 받아들일 준비가 되어있다라는 의미로 사용되고 디스에이블되면 뱅크가 액티브 상태이므로 명령을 받아들일 준비가 되어있지 않다라는 의미로 사용된다.As shown in FIG. 1, when the enable signal transitions low in the period in which the pulse is high, the self refresh pulse SREFP becomes glitch. Is generated as a signal. The glitch self refresh pulse SREFP generates an active signal, but the active signal generated as a glitch signal does not reach the bank. The precharge signal is not generated due to the active signal not reaching the bank. In addition, the glitch self refresh pulse SREFP disables the row address strobe idle signal. The row address strobe idle signal RASIDLE is a signal indicating the state of a bank, and when enabled, it means that the bank is in a standby state and is ready to accept a command. When disabled, the row address strobe idle signal RASIDLE is ready to accept a command. Is used to mean that it is not.

따라서 상기 글리치성 셀프 리프레쉬 신호로 인하여 상기 로우 어드레스 스트로브 아이들 신호(RASIDLE)가 디스에이블되면 반도체 메모리 장치는 뱅크가 액티브 동작중이라고 인식하지만 실제로 뱅크는 액티브 동작을 하지 않는다. 또한 상기 프리 차지 신호가 생성되지 않아 상기 로우 어드레스 스트로브 아이들 신호(RASIDLE)는 디스에이블된 상태를 유지한다. Therefore, when the row address strobe idle signal RASIDLE is disabled due to the glitch self-refresh signal, the semiconductor memory device recognizes that a bank is active, but does not actually perform an active operation. Also, since the precharge signal is not generated, the row address strobe idle signal RASIDLE remains disabled.

이는 반도체 메모리 장치가 액티브, 리프레쉬, 셀프 리프레쉬 동작도 수행할 수 없는 무기한 통제 불능 상황을 야기시키며, 이러한 문제점을 해결하기 위해서는 오직 모든 뱅크를 프리 차지시켜야만 한다. 따라서 반도체 메모리 장치의 동작에 치명적인 단점으로 작용한다. This causes an indefinite out of control situation in which the semiconductor memory device cannot perform active, refresh, or self-refresh operations. To solve this problem, all banks must be pre-filled. Therefore, it is a fatal disadvantage in the operation of the semiconductor memory device.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 글리치성 셀프 리프레쉬 펄스의 출력을 방지 하기 위한 반도체 메모리 장치의 셀프 리프레쉬 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a self-refresh circuit of a semiconductor memory device for preventing the output of glitch self-refresh pulses.

본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로는 오실레이터 신호를 입력 받아 펄스를 생성하는 펄스 발생 수단, 셀프 리프레쉬 활성화 신호에 응답하여 인에이블된 인에이블 신호를 생성하고, 상기 펄스와 셀프 리프레쉬 프리 차지 신호에 응답하여 디스에이블된 상기 인에이블 신호를 생성하는 인에이블 신호 생성 수단, 및 상기 인에이블 신호에 응답하여 상기 펄스를 셀프 리프레쉬 펄스로서 출력하는 셀프 리프레쉬 펄스 생성 수단을 포함한다.The self-refresh circuit of a semiconductor memory device according to the present invention generates pulses by means of receiving an oscillator signal and generating an enable signal in response to a self-refresh activation signal, and generating the pulse and self-refresh precharge signal. Enable signal generation means for generating the disabled signal in response to the response; and self refresh pulse generation means for outputting the pulse as a self refresh pulse in response to the enable signal.

본 발명에 따른 다른 실시예의 반도체 메모리 장치의 셀프 리프레쉬 회로는 인에이블 신호의 인에이블 구간에서 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 펄스 생성 수단, 및 셀프 리프레쉬 활성화 신호가 인에이블되면 상기 인에이블 신호를 인에이블시키고, 상기 셀프 리프레쉬 활성화 신호가 디스에이블된 이후 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되면 상기 인에이블 신호를 디스에이블시키는 인에이블 신호 생성 수단을 포함한다.The self-refresh circuit of a semiconductor memory device according to another embodiment of the present invention includes self-refresh pulse generating means for generating a self-refresh pulse in an enable period of an enable signal, and when the self-refresh activation signal is enabled, the enable signal is enabled. Enable signal generation means for activating and disabling the enable signal if the self refresh precharge signal is enabled after the self refresh activation signal is disabled.

이하, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a self refresh circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 블록도이다.2 is a block diagram of a self refresh circuit of a semiconductor memory device according to the present invention.

본 발명에 따른 셀프 리프레쉬 회로는 셀프 리프레쉬 활성화 신호(sref_startb_end)에 응답하여 셀프 리프레쉬 펄스(SREFP)를 생성하는 회로이다. 종래의 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)와 인에이블 신호(enable)는 그 위상이 반대이다. 또한 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)는 셀프 리프레쉬 동작의 시작과 종료를 나타내는 신호이다.The self refresh circuit according to the present invention is a circuit for generating a self refresh pulse SREFP in response to the self refresh activation signal ref_startb_end. The phase of the conventional self refresh activation signal ref_startb_end and enable signal are inverted. The self refresh activation signal ref_startb_end is a signal indicating the start and end of the self refresh operation.

상기 셀프 리프레쉬 회로는 펄스 발생 수단(100), 셀프 리프레쉬 펄스 생성 수단(150), 및 인에이블 신호 생성 수단(200)을 포함한다.The self refresh circuit includes a pulse generating means 100, a self refresh pulse generating means 150, and an enable signal generating means 200.

상기 펄스 발생 수단(100)은 오실레이터 신호(osc)에 응답하여 펄스(pulse)를 생성한다.The pulse generating means 100 generates a pulse in response to the oscillator signal osc.

상기 인에이블 신호 생성 수단(200)은 파워 업 신호(pwrupb)에 응답하여 초기화되고 셀프 리프레쉬 활성화 신호(sref_startb_end)에 응답하여 인에이블 신호(enable)를 생성한다. 또한 셀프 리프레쉬 프리 차지 신호(sref_pcgb)에 응답하여 상기 인에이블 신호 생성 수단(200)은 초기화된다. 이때, 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)는 상기 셀프 리프레쉬 펄스(SREFP)가 디스에이블되면 소정시간 경과후 발생하는 신호이다.The enable signal generating means 200 is initialized in response to the power up signal pwrupb and generates an enable signal in response to the self refresh activation signal ref_startb_end. In addition, the enable signal generating means 200 is initialized in response to the self refresh precharge signal sref_pcgb. In this case, the self refresh precharge signal sref_pcgb is a signal generated after a predetermined time elapses when the self refresh pulse SREFP is disabled.

상기 셀프 리프레쉬 펄스 생성 수단(150)은 상기 인에이블 신호(enable)의 활성화 구간 즉, 인에이블 구간에서 상기 펄스(pulse)를 셀프 리프레쉬 펄스(SREFP)로서 출력한다.The self refresh pulse generating means 150 outputs the pulse as a self refresh pulse SREFP in an activation period of the enable signal, that is, an enable period.

도 3은 도 2의 펄스 발생 수단의 회로도이다.3 is a circuit diagram of the pulse generating means of FIG.

펄스 발생 수단(100)은 오실레이터 신호(osc)를 입력 받아 펄스(pulse)를 생성한다. The pulse generator 100 receives the oscillator signal osc and generates a pulse.

상기 펄스 발생 수단(100)은 상기 오실레이터 신호(osc)가 디스에이블 즉, 로우로 천이하는 타이밍에 하이로 천이하고 소정시간 하이를 유지하는 상기 펄스(pulse)를 생성한다.The pulse generating means 100 generates the pulses that transition high and maintain high for a predetermined time when the oscillator signal osc is disabled, that is, when it transitions low.

상기 펄스 발생 수단(100)은 지연기(delay), 제 1 인버터(IV11), 제 1 노어 게이트(NOR11)를 포함한다. 상기 지연기(delay)는 상기 오실레이터 신호(osc)를 상기 소정시간만큼 지연시켜 출력한다. 상기 제 1 인버터(IV11)는 상기 지연기(delay)의 출력 신호를 반전시켜 출력한다. 상기 제 1 노어 게이트(NOR11)는 상기 오실레이터 신호(osc)와 상기 제 1 인버터(IV11)의 출력 신호를 입력으로 하여 상기 펄스(pulse)를 생성한다.The pulse generating means 100 includes a delay, a first inverter IV11, and a first NOR gate NOR11. The delay delays the oscillator signal osc by the predetermined time and outputs the delayed signal. The first inverter IV11 inverts the output signal of the delay and outputs the inverted signal. The first NOR gate NOR11 generates the pulse by inputting the oscillator signal osc and the output signal of the first inverter IV11.

도 4는 도 2의 셀프 리프레쉬 펄스 생성 수단의 회로도이다.4 is a circuit diagram of the self-refresh pulse generating means of FIG. 2.

상기 셀프 리프레쉬 펄스 생성 수단(150)은 상기 인에이블 신호(enable)의 인에이블 구간 즉, 하이 구간에서 상기 펄스(pulse)를 상기 셀프 리프레쉬 펄스(SREFP)로서 출력한다.The self refresh pulse generating means 150 outputs the pulse as the self refresh pulse SREFP in an enable period of the enable signal, that is, a high period.

상기 셀프 리프레쉬 펄스 생성 수단(150)은 제 1 낸드 게이트(ND11), 및 제 2 인버터(IV12)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 펄스(pulse)와 상기 인에이블 신호(enable)를 입력으로 한다. 상기 제 2 인버터(IV12)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 반전시켜 상기 셀프 리프레쉬 펄스(SREFP)로서 출력한다.The self refresh pulse generating means 150 includes a first NAND gate ND11 and a second inverter IV12. The first NAND gate ND11 receives the pulse and the enable signal as inputs. The second inverter IV12 inverts the output signal of the first NAND gate ND11 and outputs the self refresh pulse SREFP.

도 5는 도 2의 인에이블 신호 생성 수단의 회로도이다.5 is a circuit diagram of the enable signal generating means of FIG.

인에이블 신호 생성 수단(200)은 셀프 리프레쉬 활성화 신호(sref_startb_end)에 응답하여 인에이블된 인에이블 신호(enable)를 생성한다.The enable signal generating means 200 generates an enabled signal in response to the self refresh activation signal ref_startb_end.

상기 인에이블 신호 생성 수단(200)은 인에이블 신호 생성부(210), 인에이블 신호 제어부(220)를 포함한다. 또한 초기화부(230)를 더 포함한다.The enable signal generation means 200 includes an enable signal generator 210 and an enable signal controller 220. In addition, the initialization unit 230 further includes.

상기 인에이블 신호 제어부(220)는 셀프 리프레쉬 프리 차지 신호(sref_pcgb) 또는 상기 인에이블 신호(enable)에 응답하여 인에이블된 즉, 하이 레벨의 제어 신호(ctrl)를 생성한다. 또한 상기 인에이블 신호 제어부(220)는 펄스(pulse)에 응답하여 디스에이블된 즉, 로우 레벨의 제어 신호(ctrl)를 생성한다.The enable signal controller 220 generates an enabled, that is, a high level control signal ctrl in response to the self refresh precharge signal sref_pcgb or the enable signal. In addition, the enable signal controller 220 generates a disabled, that is, a low level control signal ctrl in response to a pulse.

상기 인에이블 신호 제어부(220)는 인에이블 신호 활성화부(221), 및 인에이블 신호 유지부(222)를 포함한다.The enable signal controller 220 includes an enable signal activator 221 and an enable signal holding unit 222.

상기 인에이블 신호 활성화부(221)는 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)가 인에이블되거나 상기 인에이블 신호(enable)가 디스에이블되면 하이 레벨의 상기 제어 신호(ctrl)를 출력한다.The enable signal activator 221 outputs the high level control signal ctrl when the self refresh precharge signal sref_pcgb is enabled or when the enable signal is disabled.

상기 인에이블 신호 활성화부(221)는 제 1 및 제 2 활성화부(221-1, 221-2)를 포함한다.The enable signal activator 221 includes first and second activators 221-1 and 221-2.

상기 제 1 활성화부(221-1)는 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)가 인에이블되면 즉, 로우 레벨일 경우 전원 전압(VDD) 레벨의 상기 제어 신호(ctrl)를 출력한다. The first activator 221-1 outputs the control signal ctrl of a power supply voltage VDD level when the self refresh precharge signal sref_pcgb is enabled, that is, at a low level.

상기 제 1 활성화부(221-1)는 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)가 로우 레벨일 경우 전원 전압(VDD)을 출력 신호로서 출력한다.The first activator 221-1 outputs a power supply voltage VDD as an output signal when the self refresh precharge signal sref_pcgb is at a low level.

상기 제 1 활성화부(221-1)는 제 1 트랜지스터(P21)를 포함한다. 상기 제 1 트랜지스터(P21)는 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)를 입력 받는 게이트, 전원 전압(VDD)을 인가 받는 소오스, 및 상기 제 1 활성화부(221-1)의 출력단인 드레인을 포함한다.The first activator 221-1 includes a first transistor P21. The first transistor P21 includes a gate to receive the self-refresh precharge signal sref_pcgb, a source to receive the power voltage VDD, and a drain which is an output terminal of the first activator 221-1. .

상기 제 2 활성화부(221-2)는 상기 인에이블 신호(enable)가 디스에이블 즉, 로우 레벨일 경우 전원 전압(VDD) 레벨의 상기 제어 신호(ctrl)를 출력한다.The second activator 221-2 outputs the control signal ctrl at a power supply voltage VDD level when the enable signal is disabled, that is, at a low level.

상기 제 2 활성화부(221-2)는 상기 인에이블 신호(enable)가 로우 레벨일 경우 전원 전압(VDD)을 출력 신호로서 출력한다.The second activation unit 221-2 outputs a power supply voltage VDD as an output signal when the enable signal is low.

상기 제 2 활성화부(221-2)는 상기 제 2 트랜지스터(P22)를 포함한다. 상기 제 2 트랜지스터(P22)는 상기 인에이블 신호(enable)를 입력 받는 게이트, 전원 전압(VDD)을 인가 받는 소오스, 및 상기 제 2 활성화부(221-2)의 출력단인 드레인을 포함한다.The second activator 221-2 includes the second transistor P22. The second transistor P22 includes a gate that receives the enable signal, a source that receives a power supply voltage VDD, and a drain that is an output terminal of the second activation unit 221-2.

상기 인에이블 신호 유지부(222)는 상기 펄스(pulse)가 활성화되면, 즉, 하이일 경우 접지(VSS) 레벨의 상기 제어 신호(ctrl)를 출력한다.The enable signal holding unit 222 outputs the control signal ctrl of the ground VSS level when the pulse is activated, that is, when the pulse is high.

상기 인에이블 신호 유지부(222)는 상기 펄스(pulse)가 하이 레벨일 경우 상기 인에이블 신호 유지부(222)의 출력단을 접지단(VSS)에 연결한다.The enable signal holding unit 222 connects the output terminal of the enable signal holding unit 222 to the ground terminal VSS when the pulse is at a high level.

상기 인에이블 신호 유지부(222)는 제 3 트랜지스터(N21)를 포함한다. 상기 제 3 트랜지스터(N21)는 상기 펄스(pulse)를 입력 받는 게이트, 접지단(VSS)에 연 결된 소오스, 및 상기 인에이블 신호 유지부(222)의 출력단인 드레인을 포함한다. 이때, 상기 제 1 및 제 2 활성화부(221-1, 221-2)와 상기 인에이블 신호 유지부(222)의 출력단은 공통 연결되어 상기 제어 신호(ctrl)를 출력한다.The enable signal holding unit 222 includes a third transistor N21. The third transistor N21 includes a gate that receives the pulse, a source connected to the ground terminal VSS, and a drain that is an output terminal of the enable signal holding unit 222. In this case, the output terminals of the first and second activation units 221-1 and 221-2 and the enable signal holding unit 222 are commonly connected to output the control signal ctrl.

상기 초기화부(230)는 반도체 메모리 장치가 정상 동작을 시작하기 전인 경우 즉, 파워 업 신호(pwrupb)가 디스에이블일 경우 로우를 출력한다. 한편, 상기 초기화부(230)는 반도체 메모리 장치가 정상 동작을 시작하면, 즉, 상기 파워 업 신호(pwrupb)가 인에이블일 경우 상기 제어 신호(ctrl)를 반전시켜 상기 인에이블 신호 생성부(210)에 출력한다. 이때, 상기 파워 업 신호(pwrupb)는 로우 인에이블 신호이다.The initialization unit 230 outputs a low value before the semiconductor memory device starts normal operation, that is, when the power-up signal pwrupb is disabled. The enabler 230 generates the enable signal generator 210 by inverting the control signal ctrl when the semiconductor memory device starts normal operation, that is, when the power-up signal pwrupb is enabled. ) In this case, the power up signal pwrupb is a low enable signal.

상기 초기화부(230)는 제 2 노어 게이트(NOR21), 및 제 3 인버터(IV21)를 포함한다. 상기 제 2 노어 게이트(NOR21)는 상기 파워 업 신호(pwrupb)와 상기 제어 신호(ctrl)를 입력으로 하여 출력 신호를 상기 인에이블 신호 생성부(210)로 출력한다. 상기 제 3 인버터(IV21)는 상기 제 2 노어 게이트(NOR21)의 출력 신호를 반전시켜, 상기 제어 신호(ctrl)가 입력되는 상기 제 2 노어 게이트(NOR21)의 입력단에 피드백한다.The initialization unit 230 includes a second NOR gate NOR21 and a third inverter IV21. The second NOR gate NOR21 receives the power-up signal pwrupb and the control signal ctrl as inputs and outputs an output signal to the enable signal generator 210. The third inverter IV21 inverts the output signal of the second NOR gate NOR21 and feeds back the input terminal of the second NOR gate NOR21 to which the control signal ctrl is input.

상기 인에이블 신호 생성부(210)는 상기 초기화부(230)의 출력 신호 와 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)에 응답하여 상기 인에이블 신호(enable)를 생성한다.The enable signal generator 210 generates the enable signal in response to the output signal of the initialization unit 230 and the self refresh activation signal ref_startb_end.

상기 인에이블 신호 생성부(210)는 상기 초기화부(230)의 출력 신호 레벨이 로우이면 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)를 반전시켜 상기 인에 이블 신호(enable)로서 출력한다. 이때, 상기 초기화부(230)의 출력 신호 레벨이 로우인 상태 즉, 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)의 반대 위상이 상기 인에이블 신호(enable)로서 출력되는 상태를 초기화 상태라고 한다. 한편, 상기 인에이블 신호 생성부(210)는 상기 초기화부(230)의 출력 신호 레벨이 하이이면 상기 리프레쉬 활성화 신호(sref_startb_end)와는 무관하게 상기 인에이블 신호(enable)의 레벨을 유지한다.When the output signal level of the initialization unit 230 is low, the enable signal generator 210 inverts the self refresh activation signal sref_startb_end and outputs it as the enable signal. In this case, a state in which the output signal level of the initialization unit 230 is low, that is, a state in which the opposite phase of the self refresh activation signal sref_startb_end is output as the enable signal is called an initialization state. Meanwhile, when the output signal level of the initialization unit 230 is high, the enable signal generator 210 maintains the level of the enable signal regardless of the refresh activation signal sref_startb_end.

상기 인에이블 신호 생성부(210)는 제 2 및 제 3 낸드 게이트(ND21, ND22)를 포함하는 플립플롭(flip-flop)이다. 상기 제 2 낸드 게이트(ND21)는 상기 초기화부(230)의 출력 신호와 상기 인에이블 신호(enable)를 입력 받는다. 상기 제 3 낸드 게이트(ND22)는 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)와 상기 제 2 낸드 게이트(ND21)의 출력 신호를 입력 받아 상기 인에이블 신호(enable)를 생성한다.The enable signal generator 210 is a flip-flop including second and third NAND gates ND21 and ND22. The second NAND gate ND21 receives an output signal of the initialization unit 230 and the enable signal. The third NAND gate ND22 receives the self refresh activation signal sref_startb_end and an output signal of the second NAND gate ND21 to generate the enable signal.

도 6은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로의 타이밍도이다.6 is a timing diagram of a self refresh circuit of the semiconductor memory device according to the present invention.

펄스 발생 수단(100)에 오실레이터 신호(osc)가 입력되면 노드 A(node A)는 지연되고 반전된 상기 오실레이터 신호(osc)를 제 1 노어 게이트(NOR11)에 전달한다. 상기 제 1 노어 게이트(NOR11)는 상기 오실레이터 신호(osc)와 노드 A(node A)의 신호를 노어 연산하여 펄스(pulse)를 생성한다.When the oscillator signal osc is input to the pulse generator 100, node A transmits the delayed and inverted oscillator signal osc to the first NOR gate NOR11. The first NOR gate NOR11 generates a pulse by performing a NOR operation on the signal of the oscillator signal osc and the node A.

동일한 전제를 통한 종래 기술과 본 발명과의 비교를 위해, 상기 펄스(pulse)의 활성화 구간 즉, 하이 구간에서 셀프 리프레쉬 활성화 신 호(sref_startb_end)가 디스에이블 즉 하이로 천이한다고 가정한다. 하지만 인에이블 신호(enable)는 로우로 천이하지 않고 하이 레벨을 유지한다. 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)가 하이로 천이하고도 상기 인에이블 신호(enable)가 하이를 유지하는 이유는 제어 신호(ctrl)의 레벨이 로우이기 때문이다. 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)가 하이로 천이하기 전에 상기 제어 신호(ctrl)를 로우 레벨로 천이시키는 신호로 상기 펄스(pulse), 상기 오실레이터 신호(osc), 상기 인에이블 신호(enable), 및 상기 셀프 리프레쉬 활성화 신호(sref_start_end)를 이용할 수 있다. 이때, 상기 오실레이터 신호(osc)는 상기 셀프 리프레쉬 동작이 시작되면 생성되는 신호이다. 또한 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)로 구현한다면 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)를 반전시켜 사용한다.For comparison with the prior art and the present invention through the same premise, it is assumed that the self-refresh activation signal (sref_startb_end) transitions to a disable, that is, high in the activation period, that is, the high period of the pulse (pulse). However, the enable signal does not transition low and remains at a high level. The reason why the enable signal "enable" remains high even though the self refresh activation signal ref_startb_end transitions high is because the level of the control signal ctrl is low. The pulse, the oscillator signal, the enable signal, and the signal for shifting the control signal ctrl to a low level before the self refresh activation signal ref_startb_end transitions high; and The self refresh activation signal sref_start_end may be used. In this case, the oscillator signal osc is a signal generated when the self refresh operation is started. If the self refresh activation signal ref_startb_end is implemented, the self refresh activation signal ref_startb_end is inverted and used.

결국, 셀프 리프레쉬 펄스 생성 수단(150)은 상기 인에이블 신호(enable)의 하이 구간에서 상기 펄스(pulse)를 상기 셀프 리프레쉬 펄스(SREFP)로서 출력한다. As a result, the self-refresh pulse generating means 150 outputs the pulse as the self-refresh pulse SREFP in the high section of the enable signal.

상기 셀프 리프레쉬 펄스(SREFP)가 활성화된 이후 셀프 리프레쉬 프리 차지 신호(sref_pcgb)가 로우로 천이한다. 상기 셀프 리프레쉬 프리 차지 신호(sref_pcgb)가 로우로 천이하는 타이밍에 상기 제어 신호(ctrl)는 하이로 천이한다. 하이 레벨인 상기 제어 신호(ctrl)가 초기화부(230)에서 반전되어 로우 신호로서 인에이블 신호 생성부(210)에 입력된다. 상기 인에이블 신호 생성부(210)는 로우 레벨인 상기 초기화부 (230)의 출력 신호에 응답하여 하이 레벨인 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)를 반전시켜 로우 레벨인 인에이블 신 호(enable)를 생성한다. After the self refresh pulse SREFP is activated, the self refresh precharge signal sref_pcgb goes low. The control signal ctrl transitions high at a timing at which the self refresh precharge signal sref_pcgb transitions low. The control signal ctrl, which is at a high level, is inverted by the initialization unit 230 and input to the enable signal generator 210 as a low signal. The enable signal generator 210 inverts the self-refresh activation signal sref_startb_end, which is a high level, in response to an output signal of the initialization unit 230, which is a low level, to enable an enable signal having a low level. Create

상기 셀프 리프레쉬 펄스 생성 수단(150)은 로우 레벨인 상기 인에이블 신호(enable)를 입력 받아 상기 펄스(pulse)를 상기 셀프 리프레쉬 펄스(SREFP)로서 출력하지 않는다.The self refresh pulse generating unit 150 receives the enable signal at a low level and does not output the pulse as the self refresh pulse SREFP.

본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로는 상기 펄스(pulse)의 활성화 구간에서 상기 셀프 리프레쉬 활성화 신호(sref_startb_end)가 디스에이블 즉, 셀프 리프레쉬 동작을 종료하더라도 상기 셀프 리프레쉬 펄스(SREFP)를 정상적으로 생성한다.The self refresh circuit of the semiconductor memory device according to the present invention normally generates the self refresh pulse SREFP even when the self refresh activation signal ref_startb_end is disabled, that is, terminates the self refresh operation in the activation period of the pulse. do.

따라서 본 발명에 따른 셀프 리프레쉬 회로를 적용한 반도체 메모리 장치는 셀프 리프레쉬 동작 종료에 대해 글리치성 셀프 리프레쉬 펄스를 생성하지 않음으로써, 셀프 리프레쉬 동작 종료에 대한 오동작 발생을 방지한다.Accordingly, the semiconductor memory device to which the self refresh circuit according to the present invention is applied does not generate a glitch self refresh pulse at the end of the self refresh operation, thereby preventing the malfunction of the self refresh operation.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 회로는 글리치성 셀프 리프레쉬 펄스를 생성하지 않아 반도체 메모리 장치의 통제 불능 상황을 야기시키지 않음으로써 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.The self-refresh circuit of the semiconductor memory device according to the present invention does not generate glitch self-refresh pulses, thereby causing an uncontrollable situation of the semiconductor memory device, thereby increasing the operational stability of the semiconductor memory device.

Claims (27)

오실레이터 신호를 입력 받아 펄스를 생성하는 펄스 발생 수단;Pulse generation means for receiving an oscillator signal and generating pulses; 셀프 리프레쉬 활성화 신호에 응답하여 인에이블된 인에이블 신호를 생성하고, 상기 펄스와 셀프 리프레쉬 프리 차지 신호에 응답하여 디스에이블된 상기 인에이블 신호를 생성하는 인에이블 신호 생성 수단; 및Enable signal generation means for generating an enable signal in response to a self refresh activation signal and generating the disabled signal in response to the pulse and the self refresh precharge signal; And 상기 인에이블 신호에 응답하여 상기 펄스를 셀프 리프레쉬 펄스로서 출력하는 셀프 리프레쉬 펄스 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And self refresh pulse generation means for outputting the pulse as a self refresh pulse in response to the enable signal. 제 1 항에 있어서,The method of claim 1, 상기 펄스 발생 수단은The pulse generating means 상기 오실레이터 신호가 디스에이블되는 타이밍에 인에이블되는 상기 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And generating the pulses enabled at a timing at which the oscillator signal is disabled. 제 1 항에 있어서,The method of claim 1, 상기 인에이블 신호 생성 수단은The enable signal generating means 상기 셀프 리프레쉬 프리 차지 신호, 상기 인에이블 신호, 및 상기 펄스에 응답하여 제어 신호를 생성하는 인에이블 신호 제어부, 및An enable signal controller configured to generate a control signal in response to the self refresh precharge signal, the enable signal, and the pulse; 상기 셀프 리프레쉬 활성화 신호와 상기 제어 신호에 응답하여 상기 인에이 블 신호를 생성하는 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And an enable signal generator configured to generate the enable signal in response to the self refresh activation signal and the control signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 인에이블 신호 생성 수단은The enable signal generating means 파워 업 신호에 응답하여 상기 인에이블 신호 생성부를 초기화시키기 위한 초기화부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And an initialization unit for initializing the enable signal generation unit in response to a power-up signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 인에이블 신호 제어부는The enable signal controller is 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되거나 상기 인에이블 신호가 디스에이블되면 인에이블된 상기 제어 신호를 생성하거나 상기 펄스가 활성화되면 디스에이블된 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.The self refresh of the semiconductor memory device, wherein the self refresh precharge signal is enabled or the enable signal is disabled, or the disabled control signal is generated when the pulse is activated. Refresh circuit. 제 5 항에 있어서,The method of claim 5, wherein 상기 인에이블 신호 제어부는The enable signal controller is 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되거나 상기 인에이블 신호가 디스에이블되면 인에이블된 상기 제어 신호를 생성하는 인에이블 신호 활성화부, 및An enable signal activator configured to generate the enabled control signal when the self refresh precharge signal is enabled or the enable signal is disabled, and 상기 펄스가 활성화되면 디스에이블된 상기 제어 신호를 생성하는 인에이블 신호 유지부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And an enable signal holding unit configured to generate the disabled control signal when the pulse is activated. 제 6 항에 있어서,The method of claim 6, 상기 인에이블 신호 활성화부는The enable signal activation unit 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되면 인에이블된 상기 제어 신호를 출력하는 제 1 활성화부, 및A first activator outputting the enabled control signal when the self refresh precharge signal is enabled, and 상기 인에이블 신호가 디스에이블되면 인에이블된 상기 제어 신호를 출력하는 제 2 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a second activation unit configured to output the enabled control signal when the enable signal is disabled. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 활성화부는The first activator 상기 셀프 리프레쉬 프리 차지 신호에 응답하여 전원 전압을 출력하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a switching device configured to output a power supply voltage in response to the self-refresh precharge signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 활성화부는The second activator 상기 인에이블 신호에 응답하여 전원 전압을 출력하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a switching device configured to output a power supply voltage in response to the enable signal. 제 6 항에 있어서,The method of claim 6, 상기 인에이블 신호 유지부는The enable signal holding unit 상기 펄스에 응답하여 상기 인에이블 신호 유지부의 출력단을 접지단과 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a switching device configured to connect an output terminal of the enable signal holding unit with a ground terminal in response to the pulse. 제 4 항에 있어서,The method of claim 4, wherein 상기 초기화부는The initialization unit 상기 파워 업 신호가 디스에이블일 경우 상기 초기화부의 출력단이 접지단과 연결되고 상기 파워 업 신호가 인에이블일 경우 상기 초기화부의 입력 신호를 반전시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And the output terminal of the initialization unit is connected to a ground terminal when the power up signal is disabled, and inverts and outputs the input signal of the initialization unit when the power up signal is enabled. 제 11 항에 있어서,The method of claim 11, 상기 초기화부는 The initialization unit 입력 신호에 출력 신호가 입력되는 래치 구조인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.A self-refresh circuit of a semiconductor memory device, characterized in that a latch structure in which an output signal is input to an input signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 인에이블 신호 생성부는The enable signal generator 인에이블된 상기 제어 신호가 입력되면 상기 셀프 리프레쉬 활성화 신호와는 무관하게 상기 인에이블 신호의 레벨을 유지하고 디스에이블된 상기 제어 신호가 입력되면 상기 셀프 리프레쉬 활성화 신호를 반전시켜 상기 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.When the enabled control signal is input, the level of the enable signal is maintained regardless of the self refresh activation signal. When the disabled control signal is input, the self refresh activation signal is inverted and output as the enable signal. A self-refresh circuit of a semiconductor memory device, characterized in that. 제 13 항에 있어서,The method of claim 13, 상기 인에이블 신호 생성부는 The enable signal generator 플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.A self refresh circuit of a semiconductor memory device, characterized in that it is a flip-flop. 제 1 항에 있어서,The method of claim 1, 상기 셀프 리프레쉬 펄스 생성 수단은The self refresh pulse generating means 상기 인에이블 신호의 인에이블 구간에서 상기 펄스를 상기 셀프 리프레쉬 펄스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And outputting the pulse as the self refresh pulse in an enable period of the enable signal. 인에이블 신호의 인에이블 구간에서 셀프 리프레쉬 펄스를 생성하는 셀프 리프레쉬 펄스 생성 수단; 및Self refresh pulse generation means for generating a self refresh pulse in an enable period of the enable signal; And 셀프 리프레쉬 활성화 신호가 인에이블되면 상기 인에이블 신호를 인에이블 시키고, 상기 셀프 리프레쉬 활성화 신호가 디스에이블된 이후 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되면 상기 인에이블 신호를 디스에이블시키는 인에이블 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.Enable signal generation means for enabling the enable signal when the self refresh enable signal is enabled, and disabling the enable signal when the self refresh precharge signal is enabled after the self refresh enable signal is disabled Self-refreshing circuit of a semiconductor memory device comprising a. 제 16 항에 있어서,The method of claim 16, 상기 인에이블 신호 생성 수단은The enable signal generating means 파워 업 신호에 응답하여 초기화되는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.A self refresh circuit of a semiconductor memory device, characterized in that it is initialized in response to a power up signal. 제 17 항에 있어서,The method of claim 17, 상기 인에이블 신호 생성 수단은The enable signal generating means 상기 초기화 상태일 경우 상기 셀프 리프레쉬 활성화 신호에 응답하여 상기 인에이블 신호를 생성하는 인에이블 신호 생성부, 및An enable signal generator configured to generate the enable signal in response to the self refresh activation signal in the initialization state; 상기 셀프 리프레쉬 활성화 신호가 인에이블되면 상기 초기화 상태를 변화시키고, 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되면 상기 초기화 상태로 돌아가는 인에이블 신호 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And an enable signal controller configured to change the initialization state when the self refresh activation signal is enabled, and to return to the initialization state when the self refresh precharge signal is enabled. 제 18 항에 있어서,The method of claim 18, 상기 인에이블 신호 생성부는The enable signal generator 상기 셀프 리프레쉬 활성화 신호와 상기 인에이블 신호 제어부의 출력 신호에 응답하는 플립플롭인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a flip-flop in response to the self refresh activation signal and the output signal of the enable signal controller. 제 19 항에 있어서,The method of claim 19, 상기 인에이블 신호 제어부는The enable signal controller is 상기 셀프 리프레쉬 활성화 신호가 인에이블되면 상기 초기화 상태를 변화시키는 인에이블 신호 유지부, 및An enable signal holding unit to change the initialization state when the self refresh activation signal is enabled, and 상기 셀프 리프레쉬 프리 차지 신호가 인에이블되면 상기 인에이블 신호 생성 수단을 상기 초기화 상태로 되돌리는 인에이블 신호 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And an enable signal activator for returning the enable signal generating means to the initialization state when the self refresh precharge signal is enabled. 제 20 항에 있어서,The method of claim 20, 오실레이터 신호를 입력 받아 상기 셀프 리프레쉬 펄스를 생성하기 위한 펄스를 생성하는 펄스 생성 수단을 추가로 포함하며,A pulse generating means for receiving an oscillator signal and generating a pulse for generating the self-refresh pulse, 상기 인에이블 신호 유지부는The enable signal holding unit 상기 오실레이터 신호에 응답하여 상기 인에이블 신호 유지부의 출력단을 접지단과 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a switching device configured to connect an output terminal of the enable signal holding unit with a ground terminal in response to the oscillator signal. 삭제delete 삭제delete 제 20 항에 있어서,The method of claim 20, 상기 인에이블 신호 활성화부는The enable signal activation unit 상기 셀프 리프레쉬 프리 차지 신호에 응답하여 전원 전압을 출력하는 제 1 활성화부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a first activator for outputting a power supply voltage in response to the self refresh precharge signal. 제 24 항에 있어서,The method of claim 24, 상기 제 1 활성화부는The first activator 스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.A self-refresh circuit of a semiconductor memory device, characterized in that the switching element. 제 24 항에 있어서,The method of claim 24, 상기 인에이블 신호 활성화부는The enable signal activation unit 상기 인에이블 신호가 디스에이블되면 전원 전압을 출력하는 제 2 활성화부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.And a second activation unit configured to output a power supply voltage when the enable signal is disabled. 제 26 항에 있어서,The method of claim 26, 상기 제 2 활성화부는The second activator 스위칭 소자인 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 회로.A self-refresh circuit of a semiconductor memory device, characterized in that the switching element.
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