KR100856059B1

KR100856059B1 - Semiconductor memory device with operation device of data interleave and sequence mode

Info

Publication number: KR100856059B1
Application number: KR1020070018309A
Authority: KR
Inventors: 오승민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-02-23
Filing date: 2007-02-23
Publication date: 2008-09-02
Also published as: KR20080078340A

Abstract

SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device capable of reducing unnecessary power consumption by suppressing unnecessary driving in accordance with data-input-output-pin-setting. Upper and lower data mapping means for applying data to a corresponding global line; And a plurality of order-control signals applied to the upper or lower data mapping means by receiving the first and second start address-information signals and the sequential-interleave signal, according to the data pin-setting signal and the address-information signal. There is provided a semiconductor memory device including order control means for selectively applying the plurality of order-control signals to the upper or lower data mapping means.

Interleaved, Sequential Mode, Global Line (GIO_Q0 to GIO_Q15 <0: 3>), Mapping, Start Address

Description

Semiconductor memory device {SEMICONDUCTOR MEMORY DEVICE WITH OPERATION DEVICE OF DATA INTERLEAVE AND SEQUENCE MODE}

도 1은 종래기술에 따른 반도체메모리소자의 데이터 정렬 제어장치의 블록 구성도.1 is a block diagram of a data alignment control apparatus of a semiconductor memory device according to the related art.

도 2는 도 1의 제1 제어신호 생성부의 내부 블록도.FIG. 2 is an internal block diagram of the first control signal generator of FIG. 1. FIG.

도 3은 도 1의 제1 글로벌라인 매핑부의 내부 블록 구성도.3 is a block diagram illustrating an internal block of the first global line mapping unit of FIG. 1.

도 4는 도 1내지 도 3에 도시된 반도체메모리소자의 동작 파형도.4 is an operation waveform diagram of the semiconductor memory device shown in FIGS.

도 5는 본 발명의 일 실시 예에 따른 데이터 정렬장치를 포함하는 반도체메모리소자의 블록 구성도.5 is a block diagram illustrating a semiconductor memory device including a data alignment device according to an embodiment of the present invention.

도 6은 도 5의 선택부의 내부 회로도.6 is an internal circuit diagram of a selector of FIG. 5;

도 7은 도 5 및 도 6에 도시된 본 발명의 반도체메모리소자의 동작 파형도.FIG. 7 is an operational waveform diagram of the semiconductor memory device of the present invention shown in FIGS. 5 and 6;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 순서 제어부100: sequence control unit

300 : 선택부300: selection unit

420 : 상위 제어신호 생성부420: upper control signal generator

440 : 하위 제어신호 생성부440: lower control signal generator

520 : 상위 데이터 매핑부520: upper data mapping unit

540 : 하위 데이터 매핑부540: lower data mapping unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하므로서, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a semiconductor memory device capable of reducing unnecessary power consumption by suppressing unnecessary driving according to data-input-output-pin-setting.

반도체 메모리 소자중에 DDR2 SDRAM은 MRS(Mode Register Set)를 통해 버버스트 랭스(Burst Length, 한번에 인가되는 데이터의 비트 수)가 결정된다. 예를 들어, 버스트 랭스가 4로 설정(BL4)되면, 4개의 Data가 연속적으로 입출력되고, 8로 설정(BL8)되면 8개의 Data가 연속적으로 입출력된다.Among semiconductor memory devices, a burst length (number of bits of data applied at one time) is determined through a mode register set (MRS). For example, when the burst length is set to 4 (BL4), four data are inputted and outputted continuously. If the burst length is set to 8 (BL8), eight data are inputted and outputted continuously.

특히, 쓰기 구동 시에는 시작 어드레스(Starting Address)에 의해, 연속적으로 입력된 데이터가 내부적으로 메모리에 쓰여 지는 순서가 결정된다.In particular, during a write drive, the order in which continuously input data is internally written into the memory is determined by a starting address.

다음에서는 시작 어드레스에 따라 인가되는 데이터의 순서를 결정하기 위한 데이터 정렬 제어장치를 구비하는 반도체메모리소자에 대해 구체적으로 살펴보도록 한다.Next, a semiconductor memory device including a data alignment control device for determining an order of data to be applied according to a start address will be described in detail.

도 1은 종래기술에 따른 반도체메모리소자의 데이터 정렬 제어장치의 블록 구성도이다.1 is a block diagram of a data alignment control apparatus of a semiconductor memory device according to the related art.

도 1을 참조하면, 종래기술에 따른 데이터 정렬 제어장치는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)와, 시퀀셜-인터리브신호(SEQBINT)와, 내부클럭(DINCLK)을 인가받아 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)의 순서를 제어하기 위한 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 생성하기 위한 순서 제어부(10)와, 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 위한 데이터 매핑부(40)를 구비한다.Referring to FIG. 1, a data alignment control apparatus according to the related art receives a plurality of parallel-data (SOSEB0_WT, SOSEB1_WT), a sequential-interleave signal (SEQBINT), and an internal clock (DINCLK). Multiple order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <for controlling the order of DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1> 0: 7>, DINSTB_O1 <0: 7> and DINSTB_E1 <0: 7>, the sequence control unit 10 for generating the plurality of sequence-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7> , Multiple parallel-data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1> according to, DINSTB_O1 <0: 7>, DINSTB_E1 <0: 7>) ) Is provided with a data mapping unit 40 for applying to the corresponding global line (GIO_Q0 ~ GIO_Q15 <0: 3>).

그리고 순서 제어부(10)는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)를 디코딩하여 복수의 순서정보신호(SOSEBWT<0:3>)를 생성하기 위한 디코딩부(20)와, 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 인가받아 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제어신호 생성부(30)를 포함한다.The sequence controller 10 decodes the start address information signal SOSEB0_WT and SOSEB1_WT to generate a plurality of sequence information signals SOSEBWT <0: 3>, and a plurality of sequence information signals SOSEBWT <0: 3>) and the sequential-interleave signal (SEQBINT), and receive a plurality of order-control signals (DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, DINSTB_E1 <0: 7> includes a control signal generator 30 for outputting in synchronization with the internal clock DINCLK.

제어신호 생성부(30)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 동일하게 인가받아 복수의 해당 순서-제어신호를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 내지 제4 제어신호 생성부(32, 34, 36, 38)를 포함한다. 이들 제어신호 생성부(32, 34, 36, 38)는 동일한 회로적 구현을 가지므로, 제1 제어신호 생성부만(32)을 예시로서 도 2에서 살펴보도록 한다.The control signal generator 30 receives the same sequence information signals SOSEBWT <0: 3> and the sequential-interleaved signal SEQBINT in the same manner, and synchronizes the corresponding sequence control signals to the internal clock DINCLK. And first to fourth control signal generators 32, 34, 36, and 38 for outputting. Since these control signal generators 32, 34, 36, and 38 have the same circuit implementation, only the first control signal generator 32 will be described with reference to FIG.

또한, 데이터 매핑부(40)는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)를 포함한다. 이들 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)는 동일한 구성을 가지므로, 제1 글로벌라인 매핑부만(42)을 예시적으로 다음 도 3에서 살펴보도록 한다.In addition, the data mapping unit 40 responds to the plurality of order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>. -Applying data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1>) to the corresponding global line (GIO_Q0 to GIO_Q15 <0: 3>) To fourth global line mapping units 42, 44, 46, and 48. Since the first to fourth global line mapping units 42, 44, 46, and 48 have the same configuration, only the first global line mapping unit 42 will be described with reference to FIG. 3.

참고적으로, 시퀀셜-인터리브신호(SEQBINT)는 논리레벨 'L'시에는 시퀀셜모드가 설정된 것을 의미하며, 논리레벨 'H'를 갖는 경우에는 인터리브모드가 설정된 것을 의미한다. 데이터의 흐름을 의미하는 시퀀셜모드와 인터리브모드는 초기 설정 시 사용자에 의해 MRS에 의해 설정된다. 여기서는, 시퀀셜모드가 설정된 것으로 가정한다.For reference, the sequential-interleave signal SEQBINT means that the sequential mode is set at the logic level 'L', and the interleaved mode is set at the logic level 'H'. The sequential mode and interleave mode, which signify the flow of data, are set by the MRS by the user at initial setting. It is assumed here that the sequential mode is set.

도 2는 도 1의 제1 제어신호 생성부(32)의 내부 블록도이다.FIG. 2 is an internal block diagram of the first control signal generator 32 of FIG. 1.

도 2에 도시된 바와 같이, 제1 제어신호 생성부(32)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 인가받아 복수의 순서-제어신호(DINSTB_O0<0:3>, DINSTB_E0<0:3>, DINSTB_O1<0:3>, DINSTB_E1<0:3>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 내지 제4 신호 생성부(32a, 32b, 32c, 32d)를 포함한다.As shown in FIG. 2, the first control signal generator 32 receives a plurality of sequence information signals SOSEBWT <0: 3> and a sequential-interleaved signal SEQBINT to receive a plurality of sequence-control signals DINSTB_O0. The first to fourth signal generators 32a for outputting <0: 3>, DINSTB_E0 <0: 3>, DINSTB_O1 <0: 3>, and DINSTB_E1 <0: 3> in synchronization with the internal clock DINCLK; 32b, 32c, 32d).

제1 내지 제4 신호 생성부(32a, 32b, 32c, 32d)는 복수의 순서정보신 호(SOSEBWT<0:3>) 중 각각 해당 순서정보신호의 활성화에 응답하여 해당 순서-제어신호를 활성화한다.<확인이 필요합니다.>The first to fourth signal generators 32a, 32b, 32c, and 32d activate the corresponding order-control signal in response to the activation of the corresponding order information signal among the plurality of order information signals SOSEBWT <0: 3>. <Needs confirmation>

도 3은 도 1의 제1 글로벌라인 매핑부(42)의 내부 블록 구성도이다.3 is an internal block diagram of the first global line mapping unit 42 of FIG. 1.

도 3에 도시된 바와 같이, 제1 글로벌라인 매핑부(42)는 복수의 복수의 순서-제어신호(DINSTB_O0<0:3>, DINSTB_E0<0:3>, DINSTB_O1<0:3>, DINSTB_E1<0:3>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ3_RD<0:1>, DQ0_FD<0:1> ~ DQ3_FD<0:1>)를 증폭하여 해당 글로벌 라인(GIO_Q0 ~ GIO_Q3<0:3>)에 인가하기 제1 내지 제4 증폭 매핑부(42a, 42b, 42c, 42d)를 구비한다.As illustrated in FIG. 3, the first global line mapping unit 42 includes a plurality of order-control signals DINSTB_O0 <0: 3>, DINSTB_E0 <0: 3>, DINSTB_O1 <0: 3>, and DINSTB_E1 < 0: 3>) to amplify a plurality of parallel-datas (DQ0_RD <0: 1> to DQ3_RD <0: 1>, DQ0_FD <0: 1> to DQ3_FD <0: 1>) to amplify the corresponding global line (GIO_Q0). And first to fourth amplification mapping units 42a, 42b, 42c, and 42d.

참고적으로, 제1 증폭 매핑부(42a)에 인가되는 복수의 병렬-데이터DQ0_RD<0>, DQ0_FD<0>, DQ0_RD<1>, DQ0_FD<1>는, 첫번째 데이터 패드 DQ0를 통해 직렬로 인가되는 4비트의 데이터를 병렬 형태로 정렬한 데이터이다. 또한, 다른 증폭 매핑부에 인가되는 병렬-데이터 DQ1_RD<0:1>, DQ1_FD<0:1>은 데이터 패드 DQ1을, DQ2_RD<0:1>, DQ2_FD<0:1>은 데이터 패드 DQ2을, DQ3_RD<0:1>, DQ3_FD<0:1>은 데이터 패드 DQ3을 통해, 직렬로 인가된 4비트의 데이터를 병렬 형태로 정렬한 데이터이다.For reference, the plurality of parallel data DQ0_RD <0>, DQ0_FD <0>, DQ0_RD <1>, and DQ0_FD <1> applied to the first amplification mapping unit 42a are applied in series through the first data pad DQ0. It is the data which aligned 4-bit data in parallel form. In addition, the parallel-data DQ1_RD <0: 1>, DQ1_FD <0: 1> applied to the other amplification mapping unit represents the data pad DQ1, DQ2_RD <0: 1>, DQ2_FD <0: 1> represents the data pad DQ2, DQ3_RD <0: 1> and DQ3_FD <0: 1> are data obtained by arranging four bits of serially applied data in parallel through the data pad DQ3.

한편, 도 4는 도 1내지 도 3에 도시된 반도체메모리소자의 동작 파형도로서, 이를 참조하여 쓰기 모드 시의 동작을 살펴보도록 한다.Meanwhile, FIG. 4 is an operation waveform diagram of the semiconductor memory device shown in FIGS. 1 to 3, and the operation in the write mode will be described with reference to this.

도 4를 참조하면, 먼저, 디코딩부(20)는 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT가 모두 논리레벨 'L'를 갖는 경우, 순서정보신호 SOSEBWT<0>를 논리레벨 'H'로 활성화한다. 그리고 시작어드레스-정보신호 SOSEB0_WT만 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<1>를 논리레벨 'H'로 활성화한다. 시작어드레스-정보신호(AX13) SOSEB1_WT만 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<2>를 논리레벨 'H'로 활성화한다. 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT가 모두 논리레벨 'H'를 갖는 경우, 순서정보신호 SOSEBWT<3>를 논리레벨 'H'로 활성화한다.Referring to FIG. 4, first, when the start address-information signal SOSEB0_WT and SOSEB1_WT both have a logic level 'L', the decoding unit 20 activates the sequence information signal SOSEBWT <0> to a logic level 'H'. When only the start address-information signal SOSEB0_WT has a logic level 'H', the sequence information signal SOSEBWT <1> is activated to a logic level 'H'. When only the start address-information signal AX13 SOSEB1_WT has a logic level 'H', the sequence information signal SOSEBWT <2> is activated to a logic level 'H'. When both the start address-information signal SOSEB0_WT and SOSEB1_WT have a logic level 'H', the sequence information signal SOSEBWT <3> is activated to a logic level 'H'.

이어, 순서정보신호 SOSEBWT<1>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<1>, DINSTB_O0<2>, DINSTB_E1<3>, 및 DINSTB_O0<0>을, 제2 및 제4 제어신호 생성부(34, 38)는 DINSTB_E0<5>, DINSTB_O0<6>, DINSTB_E1<7>, 및 DINSTB_O0<4>를 내부클럭(DINCLK)에 동기하여 활성화한다.Subsequently, in response to the activation of the sequence information signal SOSEBWT <1>, the first and third control signal generators 32 and 36 generate the sequence-control signals DINSTB_E0 <1>, DINSTB_O0 <2>, DINSTB_E1 <3>, and The DINSTB_O0 <0> and the second and fourth control signal generators 34 and 38 synchronize DINSTB_E0 <5>, DINSTB_O0 <6>, DINSTB_E1 <7>, and DINSTB_O0 <4> to the internal clock DINCLK. Activate it.

이어, 제1 내지 제4 글로벌 라인 매핑부(42, 44, 46, 48)는 해당 순서-제어신호에 응답하여 병렬-데이터를 해당 글로벌 라인에 인가한다. 예를 들어, 제1 글로벌라인 매핑부(42)는 순서-제어신호 DINSTB_E0<1>, DINSTB_O0<2>, DINSTB_E1<3>, 및 DINSTB_O0<0>에 응답하여, "2번째 data가 첫번째 Quarter에 3번째 Data가 두번째 Quarter에 4번째 Data가 세번째 Quarter에 1번째 Data가 네번째 Quarter에 쓰여진다. 다시 언급하면, 병렬-데이터 DQ0_RD<0>가 글로벌 라인 GIO_Q1<0>에 쓰여지며, 병렬-데이터 DQ0_FD<0>가 글로벌라인 GIO_Q2<0>에, DQ0_RD<1>이 GIO_Q3<0>에, DQ0_FD<1>이 GIO_Q0<0>에 쓰여진다. 그리고 병렬-데이터 DQ1_RD<0>가 글로벌 라인 GIO_Q1<1>에 쓰여지며, 병렬-데이터 DQ1_FD<0>가 글로벌라인 GIO_Q2<1>에, DQ1_RD<1>이 GIO_Q3<1>에, DQ1_FD<1>이 GIO_Q0<1>에 쓰여진다. 병렬-데이터 DQ2_RD<0>, DQ2_FD<0>, DQ2_RD<1>, DQ2_FD<1>이 글로벌 라인 GIO_Q1<2>, GIO_Q2<2>, GIO_Q3<2>, 및 GIO_Q0<2>에 각각 쓰여진다. DQ3_RD<0>, DQ3_FD<0>, DQ3_RD<1>, DQ3_FD<1>이 글로벌 라인 GIO_Q1<3>, GIO_Q2<3>, GIO_Q3<3>, 및 GIO_Q0<3>에 각각 쓰여진다.Subsequently, the first to fourth global line mapping units 42, 44, 46, and 48 apply parallel-data to the corresponding global line in response to the corresponding order-control signal. For example, the first global line mapping unit 42 responds to the order-control signals DINSTB_E0 <1>, DINSTB_O0 <2>, DINSTB_E1 <3>, and DINSTB_O0 <0>, and the "second data is sent to the first Quarter." The third Data is written to the second Quarter, the fourth Data is written to the third Quarter, and the first Data is written to the fourth Quarter In other words, the parallel-data DQ0_RD <0> is written to the global line GIO_Q1 <0>, and the parallel-data DQ0_FD < 0> is written to global line GIO_Q2 <0>, DQ0_RD <1> is written to GIO_Q3 <0>, DQ0_FD <1> is written to GIO_Q0 <0>, and parallel-data DQ1_RD <0> is written to global line GIO_Q1 <1>. Parallel-data DQ1_FD <0> is written to global line GIO_Q2 <1>, DQ1_RD <1> is written to GIO_Q3 <1>, and DQ1_FD <1> is written to GIO_Q0 <1>. DQ2_FD <0>, DQ2_RD <1>, DQ2_FD <1> are written to global lines GIO_Q1 <2>, GIO_Q2 <2>, GIO_Q3 <2>, and GIO_Q0 <2>, respectively. , DQ3_RD <1>, DQ3_FD <1> are global lines GIO_Q1 <3>, GIO_Q2 <3>, GIO_Q3 <3>, and GIO It is written to _Q0 <3> respectively.

또한, 순서정보신호 SOSEBWT<2>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<2>, DINSTB_O0<3>, DINSTB_E1<0>, 및 DINSTB_O0<1>을, 제2 및 제3 제어신호 생성부(34, 38)는 DINSTB_E0<6>, DINSTB_O0<7>, DINSTB_E1<4>, 및 DINSTB_O0<5>를 내부클럭(DINCLK)에 동기하여 활성화한다.Further, in response to the activation of the sequence information signal SOSEBWT <2>, the first and third control signal generators 32, 36 generate the sequence-control signals DINSTB_E0 <2>, DINSTB_O0 <3>, DINSTB_E1 <0>, and The DINSTB_O0 <1> and the second and third control signal generators 34 and 38 synchronize DINSTB_E0 <6>, DINSTB_O0 <7>, DINSTB_E1 <4>, and DINSTB_O0 <5> to the internal clock DINCLK. Activate it.

이어, 제1 내지 제4 글로벌라인 매핑부(42, 44, 46, 48)는 앞서 언급한 바와 같이, 순서-제어신호 DINSTB_E0<2>, DINSTB_O0<3>, DINSTB_E1<0>, DINSTB_O0<1>, DINSTB_E0<6>, DINSTB_O0<7>, DINSTB_E1<4>, 및 DINSTB_O0<5>에 응답하여, 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 매핑한다.Subsequently, as described above, the first to fourth global line mapping units 42, 44, 46, and 48 may perform order-control signals DINSTB_E0 <2>, DINSTB_O0 <3>, DINSTB_E1 <0>, and DINSTB_O0 <1>. , In response to DINSTB_E0 <6>, DINSTB_O0 <7>, DINSTB_E1 <4>, and DINSTB_O0 <5>, parallel-data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to Map DQ15_FD <0: 1> to the corresponding global lines GIO_Q0 to GIO_Q15 <0: 3>.

또한, 순서정보신호 SOSEBWT<3>의 활성화에 응답하여, 제1 및 제3 제어신호 생성부(32, 36)는 순서-제어신호 DINSTB_E0<3>, DINSTB_O0<0>, DINSTB_E1<1>, 및 DINSTB_O0<2>을, 제2 및 제3 제어신호 생성부(34, 38)는 DINSTB_E0<7>, DINSTB_O0<4>, DINSTB_E1<5>, 및 DINSTB_O0<6>를 내부클럭(DINCLK)에 동기하여 활성화한다.Further, in response to the activation of the sequence information signal SOSEBWT <3>, the first and third control signal generators 32, 36 generate the sequence-control signals DINSTB_E0 <3>, DINSTB_O0 <0>, DINSTB_E1 <1>, and The DINSTB_O0 <2> and the second and third control signal generators 34 and 38 synchronize the DINSTB_E0 <7>, DINSTB_O0 <4>, DINSTB_E1 <5>, and DINSTB_O0 <6> to the internal clock DINCLK. Activate it.

이어, 제1 내지 제4 글로벌라인 매핑부는 앞서 언급한 바와 같이, 해당 순서 -제어신호에 응답하여 병렬-데이터를 해당 글로벌 라인에 인가한다. Subsequently, as described above, the first to fourth global line mapping units apply the parallel-data to the corresponding global line in response to the corresponding order-control signal.

한편, 전술한 본 발명은 몇개의 데이터핀을 통해 유효한 데이터가 인가되는지와 관계없이 모든 블록이 늘 구동된다. 다시 언급하면, 유효한 데이터가 인가되지 않고 있음에도 불구하고, 모든 글로벌라인 매핑부 및 이의 구동을 제어하기 위한 제어신호가 구동된다는 것은 불필요한 구동이 된다. 예를 들어, X4로 데이터 핀의 수가 설정된 경우, DQ0 ~ DQ3를 제외한 데이터핀으로 인가되는 병렬-데이터를 처리하기 위한 제2 내지 제4 제어신호 생성부와, 제2 내지 제4 글로벌라인 매핑부의 구동은 불필요한 구동이다. 또한, X8로 설정된 경우, 제1 및 제2 제어신호 생성부와 제1 및 제2 글로벌라인 매핑부의 구동은 불필요한 구동이다.Meanwhile, according to the present invention described above, all blocks are always driven regardless of how many data pins are valid data applied. In other words, even though valid data is not applied, it is unnecessary to drive all global line mapping units and control signals for controlling the driving thereof. For example, when the number of data pins is set to X4, the second to fourth control signal generators for processing the parallel-data applied to the data pins except for DQ0 to DQ3, and the second to fourth global line mapping units. Drive is unnecessary drive. In addition, when set to X8, driving of the first and second control signal generators and the first and second global line mapping units is unnecessary.

그러므로, 사용자의 데이터-입출력-핀-설정과 관계없는 불필요한 구동은, 불필요한 전력소모를 발생시킨다.Therefore, unnecessary driving, irrespective of the user's data-input-output-pin-setting, generates unnecessary power consumption.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터-입출력-핀-설정에 따라 불필요한 구동을 억제하므로서, 불필요한 전력소모를 줄일 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of reducing unnecessary power consumption by suppressing unnecessary driving according to data-input-output-pin-setting. .

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리 소자는 복수의 순서-제어신호에 따라 복수의 병렬-데이터를 해당 글로벌 라인에 인가하기 위한 상위 및 하위 데이터 매핑수단; 및 제1 및 제2 시작어드레스-정보신호와, 시퀀셜-인터리브신호를 인가받아 상기 상위 또는 하위 데이터 매핑수단에 복수의 순서-제어신호를 인가하되, 데이터핀-설정신호와 어드레스-정보신호에 따라 상기 상위 또는 하위 데이터 매핑수단에 선택적으로 상기 복수의 순서-제어신호를 인가하기 위한 순서 제어수단을 구비한다.According to an aspect of the present invention, a semiconductor memory device includes upper and lower data mapping means for applying a plurality of parallel-data to a corresponding global line according to a plurality of order-control signals; And a plurality of order-control signals applied to the upper or lower data mapping means by receiving the first and second start address-information signals and the sequential-interleave signal, according to the data pin-setting signal and the address-information signal. Order control means for selectively applying said plurality of order-control signals to said upper or lower data mapping means.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 5는 본 발명의 일 실시 예에 따른 데이터 정렬장치를 포함하는 반도체메모리소자의 블록 구성도이다.5 is a block diagram illustrating a semiconductor memory device including a data alignment device according to an embodiment of the present invention.

도 5를 참조하면, 본 발명에 따른 반도체메모리소자는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 증폭하여 해당 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 인가하기 위한 상위 및 하위 데이터 매핑부(520, 540)와, 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)와, 시퀀셜-인터리브신호(SEQBINT)를 인가받아 상위 또는 하위 데이터 매핑부(520, 540)를 제어하되, 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 따라 선택적으로 상위 또는 하위 데이터 매핑부(520, 540)의 구동을 제어하는 순서 제어 부(100)를 구비한다.Referring to FIG. 5, a semiconductor memory device according to the present invention may include a plurality of order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>. Amplify a plurality of parallel-data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1>) according to the corresponding global line (GIO_Q0 to GIO_Q15 <0: 3> The upper and lower data mapping units 520 and 540, the start address-information signals SOSEB0_WT and SOSEB1_WT, and the sequential-interleaved signal SEQBINT to be applied to the upper and lower data mapping units 520 and 540. ) And a sequence control unit 100 for selectively controlling the driving of the upper or lower data mapping units 520 and 540 according to the data pin-setting signal X16B and the address-information signal AX13. .

그리고 순서 제어부(100)는 시작어드레스-정보신호(SOSEB0_WT, SOSEB1_WT)를 디코딩하여 복수의 순서정보신호(SOSEBWT<0:3>)를 생성하기 위한 디코딩부(200)와, 복수의 상위- 및 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)와 시퀀셜-인터리브신호(SEQBINT)와 내부클럭(DINCLK)을 인가받아 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 생성하기 위한 상위 및 하위 제어신호 생성부(420, 440)와, 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여, 복수의 순서정보신호(SOSEBWT<0:3>)를 상위- 또는 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 상위 또는 하위 제어신호 생성부(420, 440)에 공급하기 위한 선택부(300)를 구비한다.In addition, the sequence controller 100 may decode the start address information signals SOSEB0_WT and SOSEB1_WT to generate a plurality of sequence information signals SOSEBWT <0: 3>, and a plurality of upper and lower levels. -The sequence information signal (SOSEBWT_U <0: 3>, SOSEBWT_L <0: 3>), the sequential-interleave signal (SEQBINT), and the internal clock (DINCLK) are applied to the plurality of sequence-control signals (DINSTB_O0 <0: 7> Upper and lower control signal generators 420 and 440 for generating DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>), an address-information signal AX13 and a data pin In response to the setting signal X16B, the plurality of order information signals SOSEBWT <0: 3> are converted into higher or lower order information signals SOSEBWT_U <0: 3> and SOSEBWT_L <0: 3>. And a selector 300 for supplying the control signal generators 420 and 440.

상위 제어신호 생성부(420)는 복수의 순서정보신호(SOSEBWT<0:3>)와 시퀀셜-인터리브신호(SEQBINT)를 동일하게 인가받아 복수의 해당 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력하기 위한 제1 및 제2 제어신호 생성부(422, 424)를 포함하며, 하위 제어신호 생성부(440)는 제3 및 제4 제어신호 생성부(442, 444)를 포함한다.The upper control signal generator 420 receives a plurality of sequence information signals SOSEBWT <0: 3> and a sequential-interleaved signal SEQBINT in the same manner, and the plurality of sequence-control signals DINSTB_O0 <0: 7>, First and second control signal generators 422 and 424 for outputting DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7> in synchronization with the internal clock DINCLK. The lower control signal generator 440 includes third and fourth control signal generators 442 and 444.

또한, 상위 데이터 매핑부(520)는 복수의 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 응답하여 복수의 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q0 ~ GIO_Q7<0:3>)에 인가하기 제1 및 제2 글로벌라인 매핑부(522, 524)를 포함하며, 하위 데이터 매핑부(540)는 제3 및 제4 글로벌라인 매핑부(542, 544)를 포함한다.Further, the upper data mapping unit 520 responds to the plurality of order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>. Applying parallel-data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1>) to the corresponding global line (GIO_Q0 to GIO_Q7 <0: 3>) The first and second global line mapping units 522 and 524 are included, and the lower data mapping unit 540 includes the third and fourth global line mapping units 542 and 544.

참고적으로, 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화되면, 16개의 데이터핀을 통해 데이터가 인가된다. 그리고 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화된 경우, 어드레스-정보신호(AX13)가 논리레벨 'H'를 갖는 경우에는 8개의 데이터핀이, 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는 경우에는 4개의 데이터핀을 통해 데이터가 인가된다.For reference, when the data pin-setting signal X16B is activated at the logic level 'L', data is applied through the 16 data pins. When the data pin-setting signal X16B is inactivated at the logic level 'H', when the address-information signal AX13 has the logic level 'H', eight data pins are used as the address-information signal AX13. Has a logic level 'L', data is applied through the four data pins.

도 6은 도 5의 선택부(300)의 내부 회로도이다.6 is an internal circuit diagram of the selector 300 of FIG. 5.

도 6을 참조하면, 선택부(300)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력하기 위한 제1 선택부(320, 340)와, 반전된 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 하위-순서정보신호(SOSEBWT_L<0:3>)로 출력하기 위한 제2 선택부(360, 380)를 포함한다.Referring to FIG. 6, the selector 300 selects the plurality of order information signals SOSEBWT <0: 3> from the order information signal in response to the address-information signal AX13 and the data pin-setting signal X16B. A plurality of order information signals in response to the first selection units 320 and 340 for outputting to (SOSEBWT_U <0: 3>) and the inverted address-information signal AX13 and the data pin-setting signal X16B. And second selection units 360 and 380 for outputting SOSEBWT <0: 3> to the sub-order information signal SOSEBWT_L <0: 3>.

제1 및 제2 선택부(320, 340 및 360, 380)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)를 인가받아 해당 상위- 및 하위-출력제어신호를 생성하기 위한 출력 제어부(320, 360)와, 해당 상위- 및 하위-출력제어신호에 응답하여 복수의 순서정보신호(SOSEBWT<0:3>)를 해당 상위- 또는 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력하기 위한 출력부(340, 380)를 포함한다.The first and second selectors 320, 340, 360, and 380 receive an address-information signal AX13 and a data pin-setting signal X16B to generate corresponding upper- and lower-output control signals. The control unit 320 or 360 and the plurality of order information signals SOSEBWT <0: 3> in response to the corresponding high- and low-output control signals may output corresponding high-order or low-order information signals SOSEBWT_U <0: 3>. , And output units 340 and 380 for outputting to SOSEBWT_L <0: 3>.

제1 선택부의 출력 제어부(320)는 어드레스-정보신호(AX13)와 데이터핀-설정신호(X16B)를 입력으로 가져 상위-출력제어신호로 출력하기 위한 낸드게이트(ND1)를 포함한다.The output control unit 320 of the first selector includes a NAND gate ND1 for receiving the address-information signal AX13 and the data pin-setting signal X16B as inputs and outputting the upper-output control signal.

제1 선택부의 출력부(340)는 복수의 순서정보신호(SOSEBWT<0:3>) 중 하나와 상위-출력제어신호를 입력으로 갖는 복수의 낸드게이트와, 각각의 낸드게이트의 출력신호를 반전시켜 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력하기 위한 복수의 인버터를 포함한다.The output unit 340 of the first selector inverts a plurality of NAND gates having one of a plurality of sequence information signals SOSEBWT <0: 3> and an upper-output control signal as inputs, and an output signal of each NAND gate. And a plurality of inverters for outputting to the high-order information signal SOSEBWT_U <0: 3>.

제2 선택부의 출력 제어부(360)는 데이터핀-설정신호(X16B)를 반전시키기 위한 인버터(I1)와, 어드레스-정보신호(AX13)와 인버터(I1)의 출력신호를 입력으로 가져 하위-출력제어신호로 출력하기 위한 낸드게이트(ND2)를 포함한다.The output control unit 360 of the second selection unit receives the inverter I1 for inverting the data pin-setting signal X16B, and the output signals of the address-information signal AX13 and the inverter I1 as inputs and outputs the sub-outputs. And a NAND gate ND2 for outputting the control signal.

제2 선택부의 출력부(380)는 복수의 순서정보신호(SOSEBWT<0:3>) 중 하나와 하위-출력제어신호를 입력으로 갖는 복수의 낸드게이트와, 각각의 낸드게이트의 출력신호를 반전시켜 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력하기 위한 복수의 인버터를 포함한다.The output unit 380 of the second selection unit inverts a plurality of NAND gates having one of a plurality of sequence information signals SOSEBWT <0: 3> and a sub-output control signal as inputs, and an output signal of each NAND gate. And a plurality of inverters for outputting the sub-order information signals SOSEBWT_U <0: 3> and SOSEBWT_L <0: 3>.

동작을 간략히 살펴보면, 제1 및 제2 선택부 내 출력 제어부(320, 360)는 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화되면, 상위- 및 하위-출력제어신호를 논리레벨 'H'로 활성화한다. 따라서, 제1 및 제2 선택부의 출력부(340, 380)가 상위- 및 하위-출력제어신호의 활성화에 응답하여 순서정보신호(SOSEBWT<0:3>)를 각각 상위-순서정보신호(SOSEBWT_U<0:3>)와 하위-순서정보신호(SOSEBWT_L<0:3>)로 출력한다.In brief, the output controllers 320 and 360 in the first and second selectors may set the upper- and lower-output control signals to the logic level when the data pin-setting signal X16B is activated at the logic level 'L'. Activate with 'H'. Accordingly, the output units 340 and 380 of the first and second selectors respectively output the order information signals SOSEBWT <0: 3> in response to the activation of the high-order and low-output control signals. <0: 3> and the low-order information signal SOSEBWT_L <0: 3>.

그리고 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화고, 어드레스-정보신호(AX13)가 논리레벨 'L'로 비활성화된 경우에는, 제1 선택부의 출력 제어부(320)만이 해당 상위-출력제어신호를 논리레벨 'H'로 활성화한다. 이어, 제1 선택부의 출력부(340)만이 순서정보신호(SOSEBWT<0:3>)를 해당 상위-순서정보신호(SOSEBWT_U<0:3>)로 출력한다.When the data pin-setting signal X16B is deactivated to the logic level 'H' and the address-information signal AX13 is deactivated to the logic level 'L', only the output control unit 320 of the first selector is higher. -Activate the output control signal to logic level 'H'. Subsequently, only the output unit 340 of the first selector outputs the sequence information signal SOSEBWT <0: 3> as the corresponding higher-order information signal SOSEBWT_U <0: 3>.

또한, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화고, 어드레스-정보신호(AX13)가 논리레벨 'H'로 비활성화된 경우에는, 제2 선택부의 출력 제어부(360)만이 해당 하위-출력제어신호를 논리레벨 'H'로 활성화한다. 이어, 제2 선택부의 출력부(380)만이 순서정보신호(SOSEBWT<0:3>)를 해당 하위-순서정보신호(SOSEBWT_U<0:3>, SOSEBWT_L<0:3>)로 출력한다.In addition, when the data pin-setting signal X16B is deactivated to the logic level 'H' and the address-information signal AX13 is deactivated to the logic level 'H', only the output control unit 360 of the second selector is applicable. Activate the low-output control signal to logic level 'H'. Subsequently, only the output unit 380 of the second selector outputs the sequence information signal SOSEBWT <0: 3> to the corresponding sub-sequence information signals SOSEBWT_U <0: 3> and SOSEBWT_L <0: 3>.

한편, 도 7은 도 5 및 도 6에 도시된 본 발명의 반도체메모리소자의 동작 파형도로서, 이를 참조하여 구동을 살펴보도록 한다.FIG. 7 is an operation waveform diagram of the semiconductor memory device of the present invention shown in FIGS. 5 and 6.

도 7를 참조하면, 먼저, 디코딩부(100)는 시작어드레스-정보신호 SOSEB0_WT와 SOSEB1_WT를 디코딩하여 복수의 순서정보신호 SOSEBWT<0:3> 중 해당 신호를 논리레벨 'H'로 활성화한다.Referring to FIG. 7, first, the decoding unit 100 decodes the start address-information signals SOSEB0_WT and SOSEB1_WT to activate a corresponding signal among the plurality of order information signals SOSEBWT <0: 3> to a logic level 'H'.

먼저, 'A'의 경우는, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화되고, 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는 경우이다. 선택부(200)는 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 응답하여, 순서정보신호(SOSEBWT<0:3>)에 따라 상위-순서정보신호(SOSEBWT_U<0:3>)만을 활성화한다. 이어, 상위 제어신호 생성부(420)만이 액티브되어, 상위-순서정보신 호(SOSEBWT_U<0:3>)에 따른 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭에 동기시켜 출력한다. 따라서, 상위 데이터 매핑부(520)만이 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라, 병렬-데이터(DQ0_RD<0:1> ~ DQ7_RD<0:1>, DQ0_FD<0:1> ~ DQ7_FD<0:1>)를 해당 글로벌 라인(GIO_Q0<0:3> ~ GIO_Q7<0:3>)에 인가한다.First, in the case of 'A', the data pin-setting signal X16B is deactivated to the logic level 'H' and the address-information signal AX13 has the logic level 'L'. The selector 200 responds to the data pin-setting signal X16B and the address-information signal AX13, and according to the order information signal SOSEBWT <0: 3>, the high-order information signal SOSEBWT_U <0: 3. Only activate>). Subsequently, only the upper control signal generation unit 420 is activated, and the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 according to the high-order information signal SOSEBWT_U <0: 3>. <0: 7> and DINSTB_E1 <0: 7>) are output in synchronization with the internal clock. Therefore, only the upper data mapping unit 520 according to the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, DINSTB_E1 <0: 7>, performs parallel-data ( Apply DQ0_RD <0: 1> to DQ7_RD <0: 1> and DQ0_FD <0: 1> to DQ7_FD <0: 1> to the corresponding global line (GIO_Q0 <0: 3> to GIO_Q7 <0: 3>). .

이와 같이, 전술한 본 발명은 X4모드, 즉 4개의 데이터핀이 사용되는 경우, 데이터핀-설정신호(X16B)가 논리레벨 'H'를 가지며 어드레스-정보신호(AX13)가 논리레벨 'L'를 갖는다. 따라서, 어드레스-정보신호(AX13)의 논리레벨 'L'에 따라, 상위-순서정보신호(SOSEBWT_U<0:3>)만이 활성화되어, 상위 제어신호 생성부(420) 및 상위 데이터 매핑부(520)가 구동된다. 즉, 어드레스 핀의 설정에 따라 사용되지 않는 데이터핀의 입력 데이터(DQ8_RD<0:1> ~ DQ15_RD<0:1>, DQ8_FD<0:1> ~ DQ15_FD<0:1>)를 처리하기 위한 하위 데이터 매핑부(540)와 이를 구동 제어하기 위한 하위 제어신호 생성부(440)가 선택부(300)에 의해 구동되지 않는다. 종래 X4모드에서, 하위 데이터 매핑부(540)와 하위 제어신호 생성부(440)의 구동에 의해 발생하던 불필요한 전류소모를, 본 발명에서는 방지할 수 있다.As described above, in the present invention described above, when the four data pins are used in the X4 mode, the data pin-setting signal X16B has a logic level 'H' and the address-information signal AX13 has a logic level 'L'. Has Therefore, according to the logic level 'L' of the address-information signal AX13, only the higher-order information signal SOSEBWT_U <0: 3> is activated, so that the upper control signal generator 420 and the upper data mapping unit 520 ) Is driven. That is, the lower level for processing input data (DQ8_RD <0: 1> to DQ15_RD <0: 1>, DQ8_FD <0: 1> to DQ15_FD <0: 1>) of the data pin that is not used according to the address pin setting. The data mapping unit 540 and the lower control signal generator 440 for controlling the driving thereof are not driven by the selector 300. In the conventional X4 mode, unnecessary current consumption caused by driving of the lower data mapping unit 540 and the lower control signal generation unit 440 can be prevented in the present invention.

또한, B의 경우는, X8모드로서, 데이터핀-설정신호(X16B)가 논리레벨 'H'로 비활성화되고, 어드레스-정보신호(AX13)가 논리레벨 'H'를 갖는다. 이어, 선택부(300)는 데이터핀-설정신호(X16B)와 어드레스-정보신호(AX13)에 응답하여 순서정보신호(SOSEBWT<0:3>)에 따라 하위-순서정보신호(SOSEBWT_L<0:3>)만을 활성화한다. 이어, 하위 제어신호 생성부만(440)이 액티브되어, 하위-순서정보신호(SOSEBWT_L<0:3>)에 응답하여 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 출력한다. 따라서, 하위 데이터 매핑부(540)만이 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 병렬-데이터(DQ8_RD<0:1> ~ DQ15_RD<0:1>, DQ8_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로벌 라인(GIO_Q8<0:3> ~ GIO_Q15<0:3>)에 인가한다.Further, in the case of B, as the X8 mode, the data pin-setting signal X16B is deactivated to the logic level 'H', and the address-information signal AX13 has the logic level 'H'. Subsequently, the selector 300 selects the lower-order information signal SOSEBWT_L <0: in response to the order information signal SOSEBWT <0: 3> in response to the data pin-setting signal X16B and the address-information signal AX13. 3>) only. Subsequently, only the lower control signal generation unit 440 is activated, and in response to the lower-order information signal SOSEBWT_L <0: 3>, the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, DINSTB_E1 <0: 7>). Accordingly, only the lower data mapping unit 540 according to the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, DINSTB_E1 <0: 7>, and the parallel-data DQ8_RD <0: 1> to DQ15_RD <0: 1> and DQ8_FD <0: 1> to DQ15_FD <0: 1> are applied to the corresponding global lines GIO_Q8 <0: 3> to GIO_Q15 <0: 3>.

즉, 사용되지 않는 데이터핀으로 인가되는 데이터(DQ0_RD<0:1> ~ DQ7_RD<0:1>, DQ0_FD<0:1> ~ DQ7_FD<0:1>)를 처리하기 위한 상위 데이터 매핑부(520)와 상위 제어신호 생성부(420)의 불필요한 구동을 억제함으로써, 이로 인한 전류소모를 본 발명에서는 줄일 수 있다.That is, the upper data mapping unit 520 for processing data (DQ0_RD <0: 1> to DQ7_RD <0: 1>, DQ0_FD <0: 1> to DQ7_FD <0: 1>) applied to an unused data pin. ) And the unnecessary control of the upper control signal generator 420, thereby reducing the current consumption.

한편, 도면에는 도시되지 않았으나, 16개의 데이터핀을 통해 데이터가 인가되는 경우, 데이터핀-설정신호(X16B)가 논리레벨 'L'로 활성화된다. 이어, 선택부(300)는 데이터핀-설정신호(X16B)의 논리레벨 'L'로 활성화에 응답하여 순서정보신호(SOSEBWT<0:3>)를 상위-순서정보신호(SOSEBWT_U<0:3>)와 하위-순서정보신호(SOSEBWT_L<0:3>)를 활성화한다. 이어, 상위 및 하위 제어신호생성부(420, 440)가 모두 활성화되어 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)를 내부클럭(DINCLK)에 동기시켜 출력한다. 그리고, 순서-제어신호(DINSTB_O0<0:7>, DINSTB_E0<0:7>, DINSTB_O1<0:7>, DINSTB_E1<0:7>)에 따라 상위 및 하위 데이터 매핑부(520, 540)가 액티브되어, 병렬-데이터(DQ0_RD<0:1> ~ DQ15_RD<0:1>, DQ0_FD<0:1> ~ DQ15_FD<0:1>)를 해당 글로 벌 라인(GIO_Q0<0:3> ~ GIO_Q15<0:3>)에 인가한다. 즉, 16개의 데이터핀이 모두 사용되는 경우에는, 이를 글로벌 라인(GIO_Q0 ~ GIO_Q15<0:3>)에 매핑하기 위한 매핑부가 모두 액티브되도록 한다.Although not shown in the drawing, when data is applied through the 16 data pins, the data pin-setting signal X16B is activated to the logic level 'L'. Subsequently, the selector 300 converts the sequence information signal SOSEBWT <0: 3> to the higher-order information signal SOSEBWT_U <0: 3 in response to activation at a logic level 'L' of the data pin-setting signal X16B. >) And the low-order information signal SOSEBWT_L <0: 3>. Subsequently, both the upper and lower control signal generators 420 and 440 are activated to control the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>. ) Is output in synchronization with the internal clock (DINCLK). The upper and lower data mapping units 520 and 540 are active according to the order-control signals DINSTB_O0 <0: 7>, DINSTB_E0 <0: 7>, DINSTB_O1 <0: 7>, and DINSTB_E1 <0: 7>. Parallel-data (DQ0_RD <0: 1> to DQ15_RD <0: 1>, DQ0_FD <0: 1> to DQ15_FD <0: 1>) to the corresponding global lines (GIO_Q0 <0: 3> to GIO_Q15 <0). : 3>). That is, when all 16 data pins are used, all mapping units for mapping them to global lines GIO_Q0 to GIO_Q15 <0: 3> are all activated.

이와 같이 X Address 13번이 Low이면 UDQ만 쓰므로 동작하지 않는 LDQ의 DINSTB에 입력되는 SOSEbWT를 Low Level로 고정시켜주고, X Address 13번이 High 이면 LDQ만 쓰므로 동작하지 않는 UDQ의 DINSTB에 입력되는 SOSEBWT를 Low 고정시켜서 전류소모를 줄이도록 하는 것이 본 발명의 원리이다.In this way, if X Address 13 is low, only UDQ is used, so fix SOSEbWT input to DINSTB of LDQ that is not working at low level.If X Address 13 is High, only LDQ is used, so input to DINSTB of non-operating UDQ. It is a principle of the present invention to reduce the current consumption by fixing the SOSEBWT to be Low.

그러므로, 전술한 본 발명에 따른 반도체메모리소자는 사용자의 데이터핀 수의 설정에 따라, 즉, 특히, X4, X8, X16모드에 따라 사용되는 데이터핀을 통해 인가되는 데이터를 글로벌 라인에 매핑하기 위한 데이터 매핑부와 이를 구동 제어하기 위한 제어신호 생성부를 구동한다. 이렇게 구동되는 데이터 매핑부와 제어신호 생성부의 구분은 어드레스 13번과 어드레스-설정신호를 인가받는 선택부를 통해 이뤄진다. 이와 같이, 사용되는 데이터 핀의 수에 따라, 구동되는 블록의 수를 조절함으로써, 종래 모든 블록이 구동되어 발생하던 불필요한 전력소모를 줄일 수 있다.Therefore, the semiconductor memory device according to the present invention described above is used for mapping data applied to a global line through data pins used in accordance with the user's setting of the data pin number, that is, in particular, in the X4, X8, and X16 modes. The data mapping unit and a control signal generator for controlling the driving thereof are driven. The driving of the data mapping unit and the control signal generator may be performed through a selector receiving address 13 and an address-setting signal. As such, by adjusting the number of blocks to be driven according to the number of data pins used, unnecessary power consumption generated by driving all the blocks in the related art can be reduced.

한편, 전술한 본 발명은 저전력용 장치 뿐만 아니라, 메인 메모리에도 적용 가능하며, 동일한 전력소모 감소라는 효과를 얻을 수 있다.On the other hand, the present invention described above can be applied to the main memory as well as the device for low power, it is possible to obtain the effect of reducing the same power consumption.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 사용되는 데이터 핀의 수에 따라, 구동되는 블록의 수를 조절함으로써, 종래 모든 블록이 구동되어 발생하던 불필요한 전력소모를 줄일 수 있다.According to the present invention described above, by adjusting the number of blocks to be driven according to the number of data pins used, unnecessary power consumption generated by driving all the blocks in the related art can be reduced.

Claims

Upper and lower data mapping means for applying a plurality of parallel-data to corresponding global lines according to the plurality of order-control signals; And

The first and second start address-information signals and the sequential-interleave signal are applied to apply the plurality of order-control signals to the upper or lower data mapping means, in accordance with the data pin-setting signal and the address-information signal. Order control means for selectively applying said plurality of order-control signals to said upper or lower data mapping means

A semiconductor memory device having a.

The method of claim 1,

The order control means,

A decoding unit for decoding the first and second start address information signals to generate a plurality of order information signals;

An upper and lower control signal generator for generating the plurality of order-control signals by receiving a plurality of upper and lower-order information signals, the sequential-interleave signal, and an internal clock;

A selector for supplying the plurality of order information signals to the upper or lower control signal generator in response to the address-information signal and the data pin-setting signal; A semiconductor memory device, characterized in that.

The method of claim 2,

The selection unit,

A first selector for outputting the plurality of order information signals as the plurality of higher-order information signals in response to the address-information signal and the data pin-setting signal;

And a second selector for outputting the plurality of order information signals as the plurality of sub-order information signals in response to the address-information signal and the data pin-setting signal inverted.

A semiconductor memory device characterized in that.

The method of claim 3,

The first selection unit,

A first output controller configured to receive the address-information signal and the data pin-setting signal to generate an upper-output control signal, and output the plurality of order information signals in response to the upper-output control signal; A first output unit for outputting an order information signal,

The second selection unit,

A second output controller configured to receive the address-information signal and the data pin-setting signal to generate a sub-output control signal, and output the plurality of sequence information signals in response to the sub-output control signal. -A second output section for outputting the order information signal.

The method of claim 4, wherein

The first output control unit,

And a first NAND gate for receiving the address-information signal and the data pin-setting signal as inputs and outputting the upper-output control signal.

The method of claim 5,

The first output unit,

A plurality of NAND gates inputting one of the plurality of order information signals and the upper-output control signal;

And a plurality of inverters for inverting each of the output signals of the plurality of NAND gates to output the plurality of higher-order information signals.

The method of claim 4, wherein

The second output control unit,

A first inverter for inverting the data pin-setting signal;

And a second NAND gate for inputting the address-information signal and the output signal of the first inverter to output the sub-output control signal.

The method of claim 7, wherein

The second output unit,

A plurality of NAND gates inputting one of the plurality of order information signals and the sub-output control signal;

And a plurality of inverters for inverting each of the output signals of the plurality of NAND gates and outputting the plurality of sub-order information signals.

The method of claim 8,

When the data pin-setting signal is activated at a logic level 'L', data is applied through 16 data pins regardless of the logic level of the address-information signal,

When the data pin-setting signal is deactivated to a logic level 'H' and the address-information signal has a logic level 'H', through eight data pins,

And when the data pin-setting signal is deactivated to a logic level 'H' and the address-information signal has a logic level 'L', data is input / output through four data pins.