KR100855430B1 - Apparatus for setting a wait time in a system and method thereof - Google Patents

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Abstract

본 발명은 시스템에서 발생되는 지연에 따른 대기시간을 자동을 설정하여 줄 수 있는 시스템의 대기시간 설정장치에 관한 것이다.The present invention relates to an apparatus for setting a standby time of a system capable of automatically setting a waiting time according to a delay occurring in a system.

본 발명은 제1 체크시간과 다른 래크들을 경유한 제2 체크시간을 이용하여 로우인 상태를 카운트시키는 한편, 각 카운트값의 차이를 바탕으로 대기시간을 설정시킨다.The present invention counts a low state by using the second check time via the first check time and the other racks, and sets a waiting time based on the difference of each count value.

따라서, 본 발명에 따른 시스템의 대기시간 설정장치에 따르면, 지연에 따른 오동작을 방지하여 시스템의 신뢰성 및 안정성을 향상시켜 줄 수 있다.
Therefore, according to the apparatus for setting the standby time of the system according to the present invention, it is possible to prevent the malfunction due to the delay and improve the reliability and stability of the system.

시스템, 지연시간, 대기시간, OR 게이트, 카운터System, latency, latency, OR gate, counter

Description

시스템의 대기시간 설정 장치{APPARATUS FOR SETTING A WAIT TIME IN A SYSTEM AND METHOD THEREOF} {APPARATUS FOR SETTING A WAIT TIME IN A SYSTEM AND METHOD THEREOF}             

도 1은 종래의 시스템 내부를 개략적을 나타낸 도면이다. 1 is a schematic view showing the inside of a conventional system.

도 2는 종래의 시스템에서 지연에 따른 오동작을 설명하기 위한 데이터 리드 타이밍를 나타낸 도면이다.2 is a diagram illustrating data read timing for explaining a malfunction due to a delay in a conventional system.

도 3은 본 발명의 바람직한 일 실시예에 따른 시스템의 대기시간 설정장치를 나타낸 도면이다. 3 is a diagram illustrating an apparatus for setting a waiting time of a system according to an exemplary embodiment of the present invention.

도 4는 본 발명의 바람직한 일 실시예에 따른 시스템의 대기시간 설정장치에서 제1 및 제2 체크신호와 출력신호와의 관계를 나타낸 도면이다.FIG. 4 is a diagram illustrating a relationship between first and second check signals and an output signal in a waiting time setting apparatus of a system according to an exemplary embodiment of the present invention.

도 5는 본 발명의 바람직한 일 실시예에 따른 시스템의 대기시간 설정장치에서 대기시간 설정을 통해 데이터를 정확히 읽는 것을 설명하기 위한 데이터 리드 타이밍를 나타낸 도면이다.FIG. 5 is a diagram illustrating data read timing for explaining data reading correctly by setting a waiting time in a waiting time setting apparatus of a system according to an exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 명칭><Name of the code for the main part of the drawing>

210 : OR 게이트 220 : 제1 카운터210: OR gate 220: first counter

230 : 제2 카운터 240 : 제어기
230: second counter 240: controller

본 발명은 데이터의 지연이 발생되는 시스템에 관한 것으로, 특히 데이터의 지연시간을 체크하여 그에 상응하는 대기시간을 설정하여, 데이터의 처리의 오동작을 방지할 수 있는 대기시간 설정장치에 관한 것이다.The present invention relates to a system in which data delay occurs, and more particularly, to a waiting time setting device capable of preventing a malfunction of data processing by checking a delay time of a data and setting a corresponding waiting time.

일반적으로 시스템 내부에는 다양한 구성 블록이 랙크(RACK) 단위로 구비되게 된다. 이와 같은 랙크에는 사용용도에 따라 다양한 카드들이 옵션으로 설치될 수 있다. In general, various building blocks are provided in a rack unit within a system. In such racks, various cards may be installed as options depending on the intended use.

도 1은 종래의 시스템 내부를 개략적을 나타낸 도면이다. 도 1에 나타낸 바와 같이, 시스템은 CPU를 구성하는 래크 1(110)과, 상기 래크 1(110)과 외부 사이의 데이터의 송수신을 담당하는 입출력 인터페이스를 구성하는 래크 2(120) 및 래크 3(130)으로 이루어질 수 있다. 상기의 래크(110, 120, 130)에는 각각 신호의 세기를 보상해주기 위한 버퍼들(141, 143, 145)과 상기 버퍼들(141, 143, 145)에서 발생되는 노이즈를 줄여 주기 위한 저항들(142, 144, 146)이 무수히 많이 구비되게 된다. 또한, 이미 설명한 바와 같이, 상기의 랙크(110, 120, 130)에는 사용용도에 따라 다양한 카드들이 옵션으로 설치될 수 있다. 1 is a schematic view showing the inside of a conventional system. As shown in FIG. 1, the system includes rack 1 (110) constituting a CPU, and rack 2 (120) and rack 3 (composing an input / output interface for transmitting and receiving data between the rack 1 (110) and the outside. 130). The racks 110, 120, and 130 each include buffers 141, 143, and 145 for compensating signal strength and resistors for reducing noise generated in the buffers 141, 143, and 145, respectively. 142, 144, 146 is provided with a myriad of. In addition, as described above, the racks 110, 120, and 130 may be variously installed as an option depending on the intended use.

따라서, 상기 래크 1(110)으로부터 출력된 신호는 래크 2(120)과 래크 3(130)를 경유하면서 내부의 버퍼(141, 143, 145)와 저항(142, 144, 146) 때문에 지연되게 된다. 또한, 각 래크(110, 120, 130)의 옵션 카드의 종류와 수에 따라 지 연시간이 달라지게 된다. 또한, 래크 1(110)가 다른 래크들(120, 130) 사이의 거리인 패턴 거리가 길어지게 됨에 따라 지연시간은 더 길어지게 된다.Therefore, the signal output from the rack 1 (110) is delayed due to the internal buffers (141, 143, 145) and the resistors (142, 144, 146) via the rack 2 (120) and the rack (3) 130. . In addition, the delay time varies depending on the type and number of option cards of each rack (110, 120, 130). In addition, the delay time becomes longer as the rack 1 110 becomes a pattern distance, which is a distance between the other racks 120 and 130.

예를 들어, 도 2에 나타낸 바와 같이, 칩 실렉트(Chip Select)의 라이징 에지 시간(Rigig Edge Time)에서 데이터가 로우(low)로 읽혀져야 하나, 래크 2(120)와 래크 3(130)을 경유하면서 지연되기 때문에 데이터가 하이(high)로 잘못 읽혀질 수가 있다.For example, as shown in FIG. 2, data should be read low at the rising edge time of the chip select, but the rack 2 120 and the rack 3 130 may be read. Because of the delay via, data may be read incorrectly high.

결국, 종래의 시스템에서는 정확이 해당 데이터를 읽지 못하게 되는 경우가 빈번하게 발생되고 있다.As a result, in the conventional system, the case where the data cannot be read accurately occurs frequently.

이를 해결하기 위해 종래에는 해당 시스템을 대상으로 실험실에서 카드의 종류와 수를 바꿔가면서 테스팅을 하여, 산출된 지연시간에 맞도록 대기시간을 설정하여주게 된다.In order to solve this problem, in the related art, the testing is performed while changing the type and number of cards in the laboratory, and the waiting time is set to match the calculated delay time.

하지만, 통상 시스템에 따라 사용되는 카드의 종류가 상이하고, 그 개수도 제각각이기 때문에 이를 실험실에서 일일이 테스팅을 통해 대기시간을 설정해주는데에는 한계가 있다. 또한, 설사 대기시간을 설정하여 준다고 하더라도, 실제 필드 사용 환경에 따라 시스템을 사용할 경우에는 데이터를 정확히 읽는 신뢰성 및 안정성에 문제가 종종 발생된다.
However, since the types of cards used in the system and the number of cards are different from each other, there is a limit in setting a waiting time through testing in the laboratory. In addition, even if the wait time is set, when using the system according to the actual field use environment, problems often arise in the reliability and stability of reading the data correctly.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 지연시간을 체크하여 자동으로 대기시간을 설정하여 줌으로써, 시스템의 신뢰성 및 안정성을 확보할 수 있는 시스템의 대기시간 설정장치를 제공함에 그 목적이 있다.
The present invention has been made to solve the above problems, by checking the delay time to automatically set the standby time, to provide an apparatus for setting the standby time of the system that can ensure the reliability and stability of the system There is this.

상기의 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따르면, 시스템의 대기시간 설정장치는 제1 체크신호와 상기 지연시간 체크신호가 다른 래크들을 경유하여 지연된 제2 체크신호를 OR 연산하는 OR 게이트; 상기 제1 체크신호가 로우(low)인 경우에 클럭 연산을 수행하는 제1 카운터; 상기 OR 게이트로부터 연산된 출력신호가 로우인 상태인 경우에 클럭 연산을 수행하는 제2 카운터; 및 상기 제1 및 제2 카운터로부터 출력된 카운트 값의 차이를 연산하여 그 차이값에 따라 대기시간을 설정시키는 제어기를 포함한다. According to a preferred embodiment of the present invention for achieving the above object, the apparatus for setting a waiting time of the system OR OR OR the second check signal delayed via the rack between the first check signal and the delay time check signal gate; A first counter for performing a clock operation when the first check signal is low; A second counter that performs a clock operation when the output signal calculated from the OR gate is low; And a controller for calculating a difference between count values output from the first and second counters and setting a waiting time according to the difference value.

여기서, 상기 제어기는 지연시간을 체크하기 위한 신호인 상기 제1 체크신호를 출력시킨다.Here, the controller outputs the first check signal which is a signal for checking the delay time.

상기 시스템의 대기시간 설정장치에 따르면, 상기 제1 체크신호의 로우 상태의 시간이 상기 출력신호의 로우 상태의 시간보다 적어도 길게 된다.According to the standby time setting device of the system, the time in the low state of the first check signal is at least longer than the time in the low state of the output signal.

상기 시스템의 대기시간 설정장치에 따르면, 상기 제2 체크신호는 상기 제1 체크신호가 다른 래크들을 경유한 다음 피드백된 신호을 나타낸다.
According to the latency setting apparatus of the system, the second check signal indicates a signal fed back after the first check signal passes through the other racks.

이하, 첨부된 도면을 참조하여 본 발명의 바라직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 내용 중 종래 구성과 동일한 부분에 대해서는 동일한 부호를 부여하기로 한다. In the description of the present invention, the same reference numerals will be given to the same parts as the conventional configurations.                     

도 3은 본 발명의 바람직한 일 실시예에 따른 시스템의 대기시간 설정장치를 나타낸 도면이다. 도 3을 참조하면, 대기시간 설정장치는 제1 체크신호와 상기 지연시간 체크신호가 다른 래크들(120, 130)을 경유하여 지연된 제2 체크신호를 OR 연산하는 OR 게이트(210)와, 상기 제1 체크신호가 로우(low)인 경우에 클럭 연산을 수행하는 제1 카운터(220)와, 상기 OR 게이트(210)로부터 연산된 출력신호가 로우인 상태인 경우에 클럭 연산을 수행하는 제2 카운터(230)와, 상기 제1 및 제2 카운터(220, 230)로부터 출력된 카운트 값의 차이를 연산하여 그 차이값에 따라 대기시간을 설정시키는 제어기(240)로 구성된다. 또한, 상기 제어기(240)는 지연시간을 체크하기 위한 신호인 상기 제1 체크신호를 출력시킨다.3 is a diagram illustrating an apparatus for setting a waiting time of a system according to an exemplary embodiment of the present invention. Referring to FIG. 3, an apparatus for setting a waiting time includes an OR gate 210 for ORing a second check signal delayed via racks 120 and 130 in which a first check signal and the delay time check signal are different from each other. A first counter 220 performing a clock operation when the first check signal is low, and a second performing a clock operation when the output signal calculated from the OR gate 210 is low A counter 230 and a controller 240 for calculating a difference between the count values output from the first and second counters 220 and 230 and setting a waiting time according to the difference value. In addition, the controller 240 outputs the first check signal, which is a signal for checking a delay time.

상기 제2 체크신호는 상기 제1 체크신호가 다른 래크들(120, 130)을 경유한 다음 피드백된 신호이다. The second check signal is a signal fed back after the first check signal passes through the other racks 120 and 130.

상기 제어기(240)는 지연시간을 체크하기 위해 일정시간동안 로우인 상태인 제1 체크신호를 출력시킨다.The controller 240 outputs a first check signal that is low for a predetermined time to check a delay time.

상기 제어기(240)로부터 출력된 제1 체크신호는 OR 게이트(210)와 제1 카운터(220)에 입력된다. 또한, 상기 제1 체크신호는 다른 래크들(120, 130)을 차례로 경유하여 제2 체크신호로 피드백된 다음, 상기 OR 게이트(210)로 입력된다.The first check signal output from the controller 240 is input to the OR gate 210 and the first counter 220. In addition, the first check signal is fed back to the second check signal via the other racks 120 and 130, and then input to the OR gate 210.

상기 OR 게이트(210)는 상기 제1 체크신호와 상기 제2 체크신호를 OR 연산하여 출력신호를 제2 카운터(230)로 제공한다. 예를 들어, 도 4에 나타낸 바와 같이, 제1 체크신호가 3클럭의 로우인 상태를 출력시키게 되면(a), 상기 제2 체크신호는 일정시간 지연된 3클럭의 로우인 상태가 된다(b). 도 4b에서는 상기 제2 체크신호 가 1클럭 지연된 것을 보여준다. 그러면, 상기 OR 게이트(210)는 상기 제1 체크신호와 상기 제2 체크신호를 OR 연산시켜 2클럭의 로우인 상태를 출력시킨다(c). 여기서, 제1 체크신호의 로우 상태의 시간은 상기 출력신호의 로우 상태의 시간보다 적어도 길게 된다.The OR gate 210 ORs the first check signal and the second check signal to provide an output signal to the second counter 230. For example, as shown in FIG. 4, when the first check signal outputs a state of 3 clocks low (a), the second check signal is a state of 3 clocks delayed for a predetermined time (b). . 4B shows that the second check signal is delayed by one clock. Then, the OR gate 210 ORs the first check signal and the second check signal to output a state of 2 clocks low (c). Here, the time of the low state of the first check signal is at least longer than the time of the low state of the output signal.

상기 제1 카운터(220)는 상기 제1 체크신호를 입력받아, 이로부터 로우인 상태를 각각 카운트시킨다. 예를 들어, 3클럭의 로우인 상태인 제1 체크신호가 상기 제1 카운터로 입력되게 되면, 로우인 상태인 3클럭 각각이 카운트되어 3인 카운트값이 출력된다.The first counter 220 receives the first check signal and counts a low state from the first check signal. For example, when a first check signal having a low state of three clocks is input to the first counter, each of the three clocks having a low state is counted to output a count value of three.

상기 제2 카운터(230)는 상기 OR 게이트(210)로부터 출력된 출력신호를 입력받아, 로우인 상태를 각각 카운트시킨다. 예를 들어, 2클럭의 로우인 상태인 출력신호가 상기 제2 카운터(230)로 입력되게 되면, 로우인 상태인 2클럭 각각이 카운터되어 2인 카운트값이 출력되게 된다.The second counter 230 receives an output signal output from the OR gate 210 and counts a low state, respectively. For example, when an output signal having a low state of two clocks is input to the second counter 230, each of the two clocks having a low state is counted to output a count value of two.

이와 같이 상기 제1 및 제2 카운터를 통해 출력된 카운트값 각각은 상기 제어기(240)로 입력되게 된다.As such, each of the count values output through the first and second counters is input to the controller 240.

상기 제어기(240)는 상기 제1 및 제2 카운터(220, 230)로부터 입력된 카운트값들로부터 그 차이값을 연산하여, 그 차이값을 대기시간으로 설정시킨다. 여기서, 차이값은 지연시간을 의미한다. The controller 240 calculates the difference value from the count values input from the first and second counters 220 and 230, and sets the difference value as a waiting time. Here, the difference value means a delay time.

예를 들어, 제1 카운터(220)로부터 출력된 카운트값이 3이고, 제2 카운터(230)로부터 출력된 카운트값이 2인 경우, 상기 제어기(240)는 3과 2의 차이를 연산하여 1인 차이값을 산출한다. 여기서, 1은 시스템 클럭의 한 클럭과 동일한 값이다. 즉, 16MHz를 시스템 클럭으로 사용했을 때, 한 클럭은 대략 62nS 정도이므로, 차이값이 1인 경우 62nS의 지연시간이 존재하게 된다. 또한, 차이값이 2인 경우는 62nS의 2배수만큼의 지연시간이 존재하고, 차이값이 4인 경우 62nS의 4배수만큼의 지연시간이 각각 존재하게 된다.For example, when the count value output from the first counter 220 is 3 and the count value output from the second counter 230 is 2, the controller 240 calculates a difference between 3 and 2 to 1 Calculate the difference in phosphorus. Here, 1 is equal to one clock of the system clock. In other words, when 16 MHz is used as the system clock, one clock is approximately 62 nS. Therefore, when the difference is 1, there is a delay time of 62 nS. In addition, when the difference value is 2, there is a delay time of 2 times as many as 62nS. When the difference value is 4, there is a delay time as many as 4 times of 62nS.

따라서, 상기 제어기(240)는 연산된 차이값만큼을 대기시간으로 설정하여, 원하는 데이터를 정확히 가져올 수 있다.Therefore, the controller 240 may set the calculated difference value as the standby time to accurately bring the desired data.

도 5에 나타낸 바와 같이, 지연이 있는 시스템에서 대기 시간이 0인 경우에는 데이터를 읽는 시간(Data Read Time)에 해당 데이터 값이 하이인지 로우인지가 구별이 되지 않지만(a), 대기시간이 1인 경우에는 해당 데이터 값이 정확히 로우로 읽혀질 수 있다(b).As shown in FIG. 5, when the waiting time is 0 in a system having a delay, whether the data value is high or low is not distinguished from the data read time (a), but the waiting time is 1 (a). In case of, the data value can be read exactly as low (b).

상기와 같이 구성된 시스템의 대기시간 설정장치에서 지연시간의 체크는 시스템 설치 후 초기화시에 수행할 수 있으며, 시스템의 구성이 바뀔 때마다 지연시간을 체크하여 이미 설정된 대기시간을 재 설정시킬 수도 있다.
The check of the delay time in the apparatus for setting the standby time of the system configured as described above may be performed at the time of initialization after the system installation, and the delay time may be reset by checking the delay time whenever the configuration of the system is changed.

이상에서 살펴본 바와 같이, 본 발명의 시스템의 대기시간 설정장치에 따르면, 시스템 자체에서 지연시간을 체크하여 그에 상응하는 대기시간을 설정하여 줌으로써, 시스템의 데이터 지연에 따른 오동작을 방지할 수 있다.As described above, according to the standby time setting device of the system of the present invention, by checking the delay time and setting the corresponding waiting time in the system itself, it is possible to prevent the malfunction due to the data delay of the system.

또한, 본 발명의 시스템의 대기시간 설정장치에 따르면, 어떠한 종류의 카드나 카드의 개수에 상관없이 카드의 구성에 따른 지연을 바탕으로 대기시간을 재 설 정할 수 있어, 시스템의 신뢰성 및 안정성을 높여 줄 수 있다.In addition, according to the standby time setting device of the system of the present invention, regardless of any kind of card or the number of cards can be reset based on the delay according to the configuration of the card, thereby improving the reliability and stability of the system Can give

Claims (4)

제1 체크신호와 지연시간 체크신호가 다른 래크들을 경유하여 지연된 제2 체크신호를 OR 연산하는 OR 게이트;An OR gate for ORing the delayed second check signal via the racks different from the first check signal and the delay time check signal; 상기 제1 체크신호가 로우(low)인 경우에 클럭 연산을 수행하는 제1 카운터;A first counter for performing a clock operation when the first check signal is low; 상기 OR 게이트로부터 연산된 출력신호가 로우인 상태인 경우에 클럭 연산을 수행하는 제2 카운터; 및A second counter that performs a clock operation when the output signal calculated from the OR gate is low; And 상기 제1 및 제2 카운터로부터 출력된 카운트 값의 차이를 연산하여 그 차이값에 따라 대기시간을 설정시키는 제어기A controller for calculating a difference between count values output from the first and second counters and setting a waiting time according to the difference value 를 포함하는 시스템의 대기시간 설정장치.Standby time setting device of a system comprising a. 제1항에 있어서, 상기 제어기는 지연시간을 체크하기 위한 신호인 상기 제1 체크신호를 출력시키는 것을 특징으로 하는 시스템의 대기시간 설정장치.The apparatus of claim 1, wherein the controller outputs the first check signal which is a signal for checking a delay time. 제1항에 있어서, 상기 제1 체크신호의 로우 상태의 시간이 상기 출력신호의 로우 상태의 시간보다 긴 것을 특징으로 하는 시스템의 대기시간 설정장치. The apparatus of claim 1, wherein the time in the low state of the first check signal is longer than the time in the low state of the output signal. 제1항에 있어서, 상기 제2 체크신호는 상기 제1 체크신호가 다른 래크들을 경유한 다음 피드백된 신호인 것을 특징을 하는 시스템의 대기시간 설정장치.2. The apparatus of claim 1, wherein the second check signal is a signal fed back after the first check signal passes through other racks.
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