KR100851501B1 - Flash memory device and method of manufacturing the same - Google Patents

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Abstract

A flash memory device and a manufacturing method thereof are provided to reduce resistivity and to obtain thermal and chemical stability by forming a floating gate and a control gate with an alloy including Ni3C and Ni. A tunnel oxide layer pattern(25) and a first alloy layer pattern(35) are formed on a semiconductor substrate(10). A dielectric layer is formed on the semiconductor substrate including the tunnel oxide layer pattern and the first alloy layer pattern. A second alloy layer including Ni3C is formed on the dielectric layer. A second alloy layer pattern(55) and a dielectric layer pattern(45) are formed by patterning the second alloy layer and the dielectric layer. The first alloy layer pattern includes Ni3C. The first and second alloy layers are made of an alloy including Ni3C and Ni.

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}Flash memory device and method of manufacturing the same

실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.Embodiments relate to a flash memory device and a method of manufacturing the same.

플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.

이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.Accordingly, the flash memory device is widely used for data storage of a PC bios, a set-top box, a printer, and a network server. Recently, the flash memory device is also widely used in digital cameras and mobile phones.

그러나, 플로팅 게이트 및 제어 게이트로 사용되는 폴리실리콘의 경우 열에 취약하여 플래시 메모리 소자의 특성이 열화된다.However, polysilicon used as a floating gate and a control gate is susceptible to heat, thereby deteriorating characteristics of the flash memory device.

실시예는 플로팅 게이트와 제어 게이트를 비저항이 낮은 물질을 사용하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.The embodiment provides a flash memory device and a method of manufacturing the same, which may improve reliability and electrical characteristics of a device by using a material having a low resistivity as a floating gate and a control gate.

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 패턴 및 제1합금막 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1합금막 패턴을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 니켈 카바이드(Ni3C)를 포함하는 제2합금막을 형성하는 단계; 및 상기 제2합금막 및 유전체막을 패터닝하여 제2합금막 패턴 및 유전체막 패턴을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a tunnel oxide film pattern and a first alloy film pattern on a semiconductor substrate; Forming a dielectric film on the semiconductor substrate including the tunnel oxide film pattern and the first alloy film pattern; Forming a second alloy film including nickel carbide (Ni 3 C) on the dielectric film; And patterning the second alloy film and the dielectric film to form a second alloy film pattern and a dielectric film pattern.

실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1합금막 패턴; 상기 제1합금막 패턴 상에 형성된 유전체막 패턴; 및 상기 유전체막 상에 형성된 니켈 카바이드(Ni3C)를 포함하는 제2합금막 패턴을 포함한다.In an exemplary embodiment, a flash memory device may include a tunnel oxide film pattern and a first alloy film pattern formed on a semiconductor substrate; A dielectric film pattern formed on the first alloy film pattern; And a second alloy film pattern including nickel carbide (Ni 3 C) formed on the dielectric film.

실시예에 따른 플래시 메모리 소자 및 제조 방법은 플로팅 게이트 및 제어 게이트를 상기 니켈 카바이드와 니켈이 혼합된 합금으로 형성시킴으로써, 폴리실리 콘에 비해 비저항이 낮고 열적, 화학적으로 안정하게 형성될 수 있다.In the flash memory device and the manufacturing method according to the embodiment, the floating gate and the control gate may be formed of an alloy containing nickel carbide and nickel, so that the resistivity is lower than that of polysilicon and thermally and chemically stable.

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막 패턴 및 제1합금막 패턴을 형성하는 단계; 상기 터널 산화막 패턴 및 제1합금막 패턴을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 니켈 카바이드(Ni3C)를 포함하는 제2합금막을 형성하는 단계; 및 상기 제2합금막 및 유전체막을 패터닝하여 제2합금막 패턴 및 유전체막 패턴을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a tunnel oxide film pattern and a first alloy film pattern on a semiconductor substrate; Forming a dielectric film on the semiconductor substrate including the tunnel oxide film pattern and the first alloy film pattern; Forming a second alloy film including nickel carbide (Ni 3 C) on the dielectric film; And patterning the second alloy film and the dielectric film to form a second alloy film pattern and a dielectric film pattern.

실시예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1합금막 패턴; 상기 제1합금막 패턴 상에 형성된 유전체막 패턴; 및 상기 유전체막 상에 형성된 니켈 카바이드(Ni3C)를 포함하는 제2합금막 패턴을 포함한다.In an exemplary embodiment, a flash memory device may include a tunnel oxide film pattern and a first alloy film pattern formed on a semiconductor substrate; A dielectric film pattern formed on the first alloy film pattern; And a second alloy film pattern including nickel carbide (Ni 3 C) formed on the dielectric film.

이하, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, a flash memory device and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings.

실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. In the description of the embodiments, where described as being formed "on / over" of each layer, the on / over may be directly or through another layer ( indirectly) includes everything formed.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 1 내지 도 6은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 6 are cross-sectional views of a flash memory device according to an embodiment.

도 1에 도시된 바와 같이, 반도체 기판(10) 상에 터널 산화막(20) 및 제1합금막(30)을 형성한다.As shown in FIG. 1, a tunnel oxide film 20 and a first alloy film 30 are formed on a semiconductor substrate 10.

상기 제1합금막(30)은 ALD(Atomic Layer Deposition)를 이용하여 니켈 카바이드(Ni3C)와 니켈(Ni)이 혼합된 합금을 형성한 후, 제1열처리 공정을 진행하여 형성될 수 있다.The first alloy layer 30 may be formed by forming an alloy in which nickel carbide (Ni 3 C) and nickel (Ni) are mixed by using atomic layer deposition (ALD), and then performing a first heat treatment process. .

상기 니켈 카바이드와 니켈은 7:3의 비율로 혼합될 수 있다.The nickel carbide and nickel may be mixed in a ratio of 7: 3.

그러나, 상기 니켈 카바이드와 니켈은 상기의 비율에 한정되지 않고 5:5 내지 8:2의 비율로 혼합될 수 있다.However, the nickel carbide and nickel may be mixed in a ratio of 5: 5 to 8: 2 without being limited to the above ratio.

이어서, 도 2에 도시된 바와 같이, 상기 터널 산화막(20) 및 제1합금막(30)을 패터닝하여, 터널 산화막 패턴(25) 및 제1합금막 패턴(35)을 형성한다.Next, as shown in FIG. 2, the tunnel oxide film 20 and the first alloy film 30 are patterned to form the tunnel oxide film pattern 25 and the first alloy film pattern 35.

상기 제1합금막 패턴(35)은 플로팅 게이트가 될 수 있다.The first alloy layer pattern 35 may be a floating gate.

상기 니켈 카바이드와 니켈이 혼합된 합금으로 플로팅 게이트를 형성시킴으로써, 상기 제1합금막 패턴(35)은 폴리실리콘에 비해 비저항이 낮고 열적, 화학적으로 안정한 플로팅 게이트가 될 수 있다.By forming the floating gate with the alloy of nickel carbide and nickel, the first alloy layer pattern 35 may be a floating gate having a lower specific resistance and thermally and chemically stable than polysilicon.

그리고, 도 3에 도시된 바와 같이, 상기 터널 산화막 패턴(25) 및 제1합금막 패턴(35)이 형성된 상기 반도체 기판(10) 상에 유전체막(40) 및 제2합금막(50)을 형성한다.3, the dielectric film 40 and the second alloy film 50 are formed on the semiconductor substrate 10 on which the tunnel oxide film pattern 25 and the first alloy film pattern 35 are formed. Form.

이때, 상기 제1합금막 패턴(35)은 상기 유전체막(40)에 의해 둘러싸여진다. In this case, the first alloy layer pattern 35 is surrounded by the dielectric layer 40.

상기 유전체막(40)은 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막으로 형성되며, 상기 유전체막(40)은 상부와 하부를 절연하는 역할을 한다. The dielectric layer 40 is formed of an oxide-nitride-oxide (ONO) layer in which oxides, nitrides, and oxides are sequentially formed, and the dielectric layer 40 serves to insulate the upper and lower portions.

상기 제2합금막(50)은 ALD를 이용하여 니켈 카바이드(Ni3C)와 니켈(Ni)이 혼합된 합금으로 형성한 후, 제2열처리 공정을 진행하여 형성될 수 있다.The second alloy film 50 may be formed of an alloy in which nickel carbide (Ni 3 C) and nickel (Ni) are mixed using ALD, followed by a second heat treatment process.

상기 니켈 카바이드와 니켈은 7:3의 비율로 혼합될 수 있다.The nickel carbide and nickel may be mixed in a ratio of 7: 3.

그러나, 상기 니켈 카바이드와 니켈은 상기의 비율에 한정되지 않고 5:5 내지 8:2의 비율로 혼합될 수 있다.However, the nickel carbide and nickel may be mixed in a ratio of 5: 5 to 8: 2 without being limited to the above ratio.

이어서, 도 4에 도시된 바와 같이, 상기 유전체막(40) 및 제2합금막(50)을 패터닝하여, 유전체막 패턴(45) 및 제2합금막 패턴(55)을 형성함으로써, 상기 터널 산화막 패턴(25), 제1합금막 패턴(35), 유전체막 패턴(45) 및 제2합금막 패턴(55)으로 이루어진 게이트(60)가 형성된다4, the dielectric film 40 and the second alloy film 50 are patterned to form the dielectric film pattern 45 and the second alloy film pattern 55 to thereby form the tunnel oxide film. A gate 60 including a pattern 25, a first alloy film pattern 35, a dielectric film pattern 45, and a second alloy film pattern 55 is formed.

상기 제2합금막 패턴(55)은 제어 게이트이며, 하부에 형성된 제1합금막 패턴(35)에 전하를 여기시켜 충전(charging) 또는 방전(discharging)되도록 바이어스 전압을 인가하는 역할을 한다..The second alloy layer pattern 55 is a control gate, and serves to apply a bias voltage to charge or discharge the first alloy layer pattern 35 formed below.

상기 니켈 카바이드와 니켈이 혼합된 합금으로 제어 게이트를 형성시킴으로써, 상기 제2합금막 패턴(55)은 폴리실리콘에 비해 비저항이 낮고 열적, 화학적으로 안정한 제어 게이트가 될 수 있다.By forming a control gate made of an alloy of nickel carbide and nickel, the second alloy layer pattern 55 may be a control gate having a lower specific resistance and thermally and chemically stable than polysilicon.

또한, 종래 사용되던 니켈 실리사이드(Nikel Silicide)는 열안정성에 취약했 으나, 본 실시예에서는 열에 강한 니켈 카바이드를 포함하는 합금막을 형성함으로써 취약했던 열안정성을 극복할 수 있다.In addition, although nickel silicide used in the related art was vulnerable to thermal stability, in the present embodiment, it is possible to overcome thermal stability, which was weak by forming an alloy film containing nickel carbide which is resistant to heat.

그리고, 도 5에 도시된 바와 같이, 상기 게이트(60)의 측벽에 스페이서(75)를 형성하고, 상기 반도체 기판(10)에 소스 및 드레인 영역(15)을 형성한다.5, spacers 75 are formed on sidewalls of the gate 60, and source and drain regions 15 are formed on the semiconductor substrate 10.

상기 스페이서(75)는 상기 게이트(60)가 형성된 상기 반도체 기판(10) 상에 ONO막을 형성하고, 식각 공정을 진행하여 형성할 수 있다.The spacer 75 may be formed by forming an ONO film on the semiconductor substrate 10 on which the gate 60 is formed and performing an etching process.

본 실시예에서는 상기 스페이서(75)가 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 스페이서(75)는 나이트라이드 및 옥사이드의 ON(Oxide-Nitride) 구조를 가질 수도 있다. In the present exemplary embodiment, the spacer 75 is formed as an ONO film, but the present invention is not limited thereto. The spacer 75 may have an oxide-nitride (ON) structure of nitride and oxide.

상기 소스 및 드레인 영역(15)은 상기 스페이서(75)를 마스크로 이온주입 공정을 수행하여 형성된다.The source and drain regions 15 are formed by performing an ion implantation process using the spacer 75 as a mask.

이어서, 도 6에 도시된 바와 같이, 상기 게이트(80) 및 스페이서(75)가 형성된 상기 반도체 기판(10) 상에 층간절연막(80)을 형성한다.Subsequently, as shown in FIG. 6, an interlayer insulating layer 80 is formed on the semiconductor substrate 10 on which the gate 80 and the spacer 75 are formed.

이어서, 도시되지 않았지만 상기 층간절연막(80)을 선택적으로 식각하여 비아홀을 형성한 후, 상기 비아홀에 콘택 플러그를 형성한다. Subsequently, although not illustrated, the interlayer insulating layer 80 is selectively etched to form via holes, and then contact plugs are formed in the via holes.

상기 콘택 플러그의 형성으로 제2합금막 패턴(55) 및 소스/드레인 영역(15)과 전기적으로 연결될 수 있다.The contact plug may be electrically connected to the second alloy layer pattern 55 and the source / drain region 15.

도 6은 실시예에 따른 플래시 메모리 소자이다.6 is a flash memory device according to an embodiment.

도 6에 도시된 바와 같이, 소스/드레인 영역(15)이 형성된 반도체 기판(10) 상에 터널 산화막 패턴(25), 제1합금막 패턴(35), 유전체막 패턴(45) 및 제2합금막 패턴(55)으로 이루어진 게이트(60)가 형성된다.As shown in FIG. 6, the tunnel oxide layer pattern 25, the first alloy layer pattern 35, the dielectric layer pattern 45, and the second alloy are formed on the semiconductor substrate 10 on which the source / drain regions 15 are formed. A gate 60 made of the film pattern 55 is formed.

상기 제1합금막 패턴(35) 및 제2합금막 패턴(55)은 상기 니켈 카바이드(Ni3C)와 니켈(Ni)이 혼합된 합금으로 형성되어, 폴리실리콘에 비해 비저항이 낮고 열적, 화학적으로 안정하게 형성될 수 있다.The first alloy layer pattern 35 and the second alloy layer pattern 55 are formed of an alloy in which nickel carbide (Ni 3 C) and nickel (Ni) are mixed, and thus have a low specific resistance and thermal and chemical properties as compared with polysilicon. It can be formed stably.

이때, 상기 니켈 카바이드와 니켈은 7:3의 비율로 혼합될 수 있다.In this case, the nickel carbide and nickel may be mixed in a ratio of 7: 3.

그러나, 상기 니켈 카바이드와 니켈은 상기의 비율에 한정되지 않고 5:5 내지 8:2의 비율로 혼합될 수 있다.However, the nickel carbide and nickel may be mixed in a ratio of 5: 5 to 8: 2 without being limited to the above ratio.

상기 유전체막 패턴(45)은 옥사이드, 나이트라이드 및 옥사이드를 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막으로 형성되며, 상부와 하부를 절연하는 역할을 한다. The dielectric layer pattern 45 is formed of an oxide-nitride-oxide (ONO) layer in which oxides, nitrides, and oxides are sequentially formed, and insulates an upper portion and a lower portion.

그리고, 상기 게이트(60)의 측벽에 스페이서(75)가 형성되며, 상기 스페이서(75)는 ONO막 또는 ON막으로 형성될 수 있다.A spacer 75 may be formed on the sidewall of the gate 60, and the spacer 75 may be formed of an ONO film or an ON film.

상기 게이트(80) 및 스페이서(75)가 형성된 상기 반도체 기판(10) 상에 층간절연막(80)이 형성되며, 도시되지 않았지만 상기 층간절연막(80)에는 콘택 플러그가 형성될 수 있다.An interlayer insulating layer 80 may be formed on the semiconductor substrate 10 on which the gate 80 and the spacer 75 are formed, and although not shown, a contact plug may be formed on the interlayer insulating layer 80.

이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 제조 방법은 플로팅 게이트 및 제어 게이트를 상기 니켈 카바이드와 니켈이 혼합된 합금으로 형성시킴으로써, 폴리실리콘에 비해 비저항이 낮고 열적, 화학적으로 안정하게 형성될 수 있다.As described above, in the flash memory device and the manufacturing method according to the embodiment, the floating gate and the control gate are formed of an alloy containing nickel carbide and nickel, so that the resistivity is lower than that of polysilicon and is thermally and chemically stable. Can be.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description has been made based on the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains may not have been exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1 내지 도 6은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 6 are cross-sectional views of a flash memory device according to an embodiment.

Claims (8)

반도체 기판 상에 터널 산화막 패턴 및 제1합금막 패턴을 형성하는 단계;Forming a tunnel oxide film pattern and a first alloy film pattern on the semiconductor substrate; 상기 터널 산화막 패턴 및 제1합금막 패턴을 포함하는 상기 반도체 기판 상에 유전체막을 형성하는 단계;Forming a dielectric film on the semiconductor substrate including the tunnel oxide film pattern and the first alloy film pattern; 상기 유전체막 상에 니켈 카바이드(Ni3C)를 포함하는 제2합금막을 형성하는 단계; 및Forming a second alloy film including nickel carbide (Ni 3 C) on the dielectric film; And 상기 제2합금막 및 유전체막을 패터닝하여 제2합금막 패턴 및 유전체막 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Patterning the second alloy film and the dielectric film to form a second alloy film pattern and a dielectric film pattern. 제 1항에 있어서,The method of claim 1, 상기 제1합금막 패턴은 니켈 카바이드(Ni3C)를 포함하는 플래시 메모리 소자의 제조 방법.The first alloy pattern is a method of manufacturing a flash memory device containing nickel carbide (Ni 3 C). 제 2항에 있어서,The method of claim 2, 상기 제1합금막 및 제2합금막은 니켈 카바이드(Ni3C)와 니켈(Ni)이 혼합된 합금으로 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.And the first alloy film and the second alloy film are formed of an alloy in which nickel carbide (Ni 3 C) and nickel (Ni) are mixed. 제 3항에 있어서,The method of claim 3, wherein 상기 니켈 카바이드와 니켈은 5:5 내지 8:2의 비율로 혼합된 것을 포함하는 플래시 메모리 소자의 제조 방법.And the nickel carbide and nickel are mixed in a ratio of 5: 5 to 8: 2. 반도체 기판 상에 형성된 터널 산화막 패턴 및 제1합금막 패턴;A tunnel oxide film pattern and a first alloy film pattern formed on the semiconductor substrate; 상기 제1합금막 패턴 상에 형성된 유전체막 패턴; 및A dielectric film pattern formed on the first alloy film pattern; And 상기 유전체막 상에 형성된 니켈 카바이드(Ni3C)를 포함하는 제2합금막 패턴을 포함하는 플래시 메모리 소자.A flash memory device comprising a second alloy film pattern including nickel carbide (Ni 3 C) formed on the dielectric film. 제 5항에 있어서,The method of claim 5, 상기 제1합금막 패턴은 니켈 카바이드(Ni3C)를 포함하는 플래시 메모리 소자.The first alloy pattern is a flash memory device containing nickel carbide (Ni 3 C). 제 6항에 있어서,The method of claim 6, 상기 제1합금막 및 제2합금막은 니켈 카바이드(Ni3C)와 니켈(Ni)이 혼합된 합금으로 형성된 것을 포함하는 플래시 메모리 소자.And the first alloy layer and the second alloy layer are formed of an alloy in which nickel carbide (Ni 3 C) and nickel (Ni) are mixed. 제 7항에 있어서,The method of claim 7, wherein 상기 니켈 카바이드와 니켈은 5:5 내지 8:2의 비율로 혼합된 것을 포함하는 플래시 메모리 소자.And the nickel carbide and nickel are mixed in a ratio of 5: 5 to 8: 2.
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