KR100847146B1

KR100847146B1 - 2×10 기가비트 이더넷 어플리케이션 구현 장치

Info

Publication number: KR100847146B1
Application number: KR1020070006164A
Authority: KR
Inventors: 한민호; 김기영; 전용성; 이상우
Original assignee: 한국전자통신연구원
Priority date: 2006-11-06
Filing date: 2007-01-19
Publication date: 2008-07-18
Also published as: KR20080041088A

Abstract

본 발명은 인텔 IXP2850 네트워크 프로세서를 이용하여 2개의 10 기가비트 이더넷 인터페이스를 지원하는 어플리케이션을 구현할 수 있도록 하는 장치에 관한 것으로서, 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치는, 패킷 송수신을 위한 2×10 기가비트 이더넷 MAC과 패킷 저장을 위한 DRAM에 연결되는 IXP2850 네트워크 프로세서의 16개 마이크로엔진중에서, 7개의 마이크로엔진을 이용하여, 이더넷 인터페이스를 통해 입력된 패킷들을 재조합(reassemble)하여 상기 DRAM에 쓴 뒤에, 상기 패킷에 대한 정보를 하기의 송신 헬퍼용 제3 마이크로블록으로 전달하는 패킷 수신용 제1,2 마이크로블록과, 상기 패킷 수신용 제1,2 마이크로블록으로부터 이더넷 인터페이스를 통해 입력된 패킷에 대한 정보를 수신하고, 상기 패킷의 포트(port) 번호별로 구분하여 패킷 송신용 제4~제7 마이크로블록으로 패킷에 대한 정보를 전달하는 송신 헬퍼용 제3 마이크로블록과, 포트 번호별로 구분된 패킷에 대한 정보를 상기 송신 헬퍼용 제3 마이크로블록으로부터 각각 수신한 뒤, 상기 정보에 근거하여 상기 DRAM에 기록된 실제 패킷을 해당하는 포트로 전달하는 패킷 송신용 제4 내지 제7 마이크로블록을 구성한 것이다.

네트워크 프로세서, IXP2850, 10 기가비트 이더넷

Description

2×10 기가비트 이더넷 어플리케이션 구현 장치{2×10 giga bit ethernet application implementation apparatus}

도 1은 인텔 IXP2850 네트워크 프로세서의 기본 구조를 나타낸 블록도,

도 2는 2×10 기가비트 이더넷 어플리케이션이 구현되는 하드웨어의 구조도,

도 3은 본 발명에 따른 2×10 기가비트 이더넷 어플리케이션 구현 장치의 구성도, 그리고

도 4는 본 발명에 따른 2×10 기가비트 이더넷 어플리케이션 구현 장치의 변형 예를 나타낸 구성도이다.

본 발명은 인텔 IXP2850 네트워크 프로세서를 이용하여 2×10 기가비트 이더넷 어플리케이션, 즉, 2개의 10기가비트 이더넷 인터페이스를 지원하는 어플리케이션 구현 장치에 관한 것이다.

네트워크 프로세서는 입력 사용자 인터페이스, 즉 입력 포트에서 받은 패킷을 출력 사용자 인터페이스, 즉 출력 포트로 보내기 전에 다양한 방법으로 패킷을 처리할 수 있는 프로그래머블 프로세서로서, ASIC 수준의 고성능 패킷 처리 용량을 제공하는 동시에 프로그램을 통해 네트워크 사용자의 다양한 요구를 즉시 반영할 수 있는 장점을 가지는 특화된 패킷 처리 프로세서이다. 즉, 네트워크 프로세서는 라우터, 스위치 등의 네트워크 장비에서 포트간 트래픽 전송 및 지능형 스위칭 기능을 하는 프로그래밍이 가능하여 다양한 멀티미디어 인터넷 트래픽 서비스를 제공해 줄 수 있는 비메모리 반도체로 차세대 네트워크 장비의 핵심 부품이라 할 수 있다. 일반적으로 네트워크 프로세서는 복수의 마이크로 엔진을 포함하도록 구성될 수 있으며, 마이크로 엔진은 각각 복수의 쓰레드를 포함하도록 구성될 수 있다. 이런 네트워크 프로세서에 대해서 최근 다양한 연구 및 개발이 이루어지고 있다.

이와 관련하여, 인텔사에는 최근 IXP2850이라는 이름의 보안 컨텐츠 프로세싱용의 네트워크 프로세서를 출시했다. 상기 IXP2850은 보안 기능을 갖춘 고성능 패킷 프로세싱이며 VPN(Virtual Private Nweworks), 웹 서비스, SAN(Storage Area Networks)을 지원하며, 3 DES(Data Encryption Standard)와 최근 소개된 AES(Advanced Encryption Standard) 규격과 같은 암호화 규격을 최대 10Gbps까지 지원할 수 있다.

도 1은 IXP2850 네트워크 프로세서(100)의 기본 구조를 나타낸 블록도로서, 상기 네트워크 프로세서는, 16개의 패킷 프로세싱용 마이크로엔진들(110)과, 인텔 Xscale 코어(120)와, DRAM(Dynamic Random Access Memory) 콘트롤러(130)와, SRAM(Static Random Access Memory) 콘트롤러(140)와, 미디어 스위치 패브릭(150)과, PCI 콘트롤러(160) 등으로 구성된다.

상기 16개의 마이크로엔진(110)은 프로그래머블 패킷 프로세서로써, 멀티 쓰레딩을 지원하며, 상기 인텔 Xscale 코어(120)는 예외 패킷 처리, 복잡한 알고리즘 수행, 라우팅 테이블 유지 등의 고성능 처리를 위한 32비트 RISC(Reduced Instruction Set Computing) 코어로서, 32 Kbyte 인스트럭션 캐시와 32Kbyte 데이터 캐시와, 2 Kbyte 미니 데이터 캐시를 포함하고, DRAM 콘트롤러(130), SRAM 콘트롤러(140)는 라우팅 테이블이나 다양한 데이터 구조를 담고 있는 SRAM, DRAM에 효율적으로 접근할 수 있도록 관리하고, 미디어 스위치 패브릭(150)은 프레이머와 MAC(Media Access Control) 디바이스 또는 스위치 패브릭에 연결되고, PCI 콘트롤러(160)는 PCI 버스를 통해 연결되는 외부 호스트 프로세서 또는 다른 칩들과의 통신을 관리한다.

이러한 인텔 IXP2850 네트워크 프로세서는 고속의 데이터 처리를 요구하는 네트워크 장비에서 사용되며, 프로그램에 의해 동작하여 기존의 알고리즘을 업그레이드 하거나 추가할 수 있는 기능을 제공한다.

그러나 이러한 네트워크 프로세서를 이용하여 2×10 기가비트 이더넷 어플리케이션을 구현하는 방법은 아직 개발되어 있지 않다. 따라서 다양한 기능을 지원하는 상술한 네트워크 프로세서가 효율적으로 사용되지 못하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 그 목적은 인텔 IXP2850 네트워크 프로세서를 이용하여 2개의 10 기가비트 이더넷 인터페이스를 지원하는 어플리케이션을 구현할 수 있도록 하는 장치를 제공하는데 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 이의한 패킷 송수신을 위한 2×10 기가비트 이더넷 MAC과 패킷 저장을 위한 DRAM에 연결되는 네트워크 프로세서를 이용한 2×10 기가비트 이더넷 어플리케이션 구현 장치는, 이더넷 인터페이스를 통해 입력된 패킷들을 재조합(reassemble)하여 상기 DRAM에 쓴 뒤에, 상기 패킷에 대한 정보를 하기의 송신 헬퍼용 제3 마이크로블록으로 전달하는 패킷 수신용 제1,2 마이크로블록; 상기 패킷 수신용 제1,2 마이크로블록으로부터 이더넷 인터페이스를 통해 입력된 패킷에 대한 정보를 수신하고, 상기 패킷의 포트(port) 번호별로 구분하여 패킷 송신용 제4~제7 마이크로블록으로 패킷에 대한 정보를 전달하는 송신 헬퍼용 제3 마이크로블록; 및 포트 번호별로 구분된 패킷에 대한 정보를 상기 송신 헬퍼용 제3 마이크로블록으로부터 각각 수신한 뒤, 상기 정보에 근거하여 상기 DRAM에 기록된 실제 패킷을 해당하는 포트로 전달하는 패킷 송신용 제4 내지 제7 마이크로블록을 포함하여 이루어진다.

더하여, 상기 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치에 있어서, 상기 제1 내지 제7 마이크로블록은 IXP2850 네트워크 프로세서의 16개의 마이크로 엔진 중에서 7개의 마이크로엔진에 의해 구현되는 것을 특징으로 한다.

또한, 상기 본 발명의 2×10 기가비트 이더넷 어플리케이션 구현 장치에 있어서, 상기 패킷 송신용 제4,6 마이크로블록은 제1 포트로 송신될 패킷을 처리하고, 상기 패킷 송신용 제5,7 마이크로블록은 제2 포트로 송신될 패킷을 처리하는 것을 특징으로 한다.

또한, 상기 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치에 있어서, 상기 패킷 수신용 제1,2 마이크로블록 간에 NN(Next Neighbor) 링을 이용하여 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하거나 실제 패킷에 접근하며, 상기 송신 헬퍼용 제3 마이크로블록은 상기 패킷 수신용 제1,2 마이크로블록 및 패킷 송신용 제4 내지 제7 마이크로블록과 스크래치(scrach) 링을 이용하여 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하며, 상기 패킷 송신용 제4 내지 제7 마이크로블록들은 상호 NN(Next Neighbor) 링을 이용하여 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하거나 실제 패킷에 접근하는 것을 특징으로 한다.

또한, 상기의 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치에 있어서, 상기 패킷 수신용 제1,2 마이크로블록과, 송신 헬퍼용 제3 마이크로블록의 사이에 상기 제1,2 마이크로블록으로부터 패킷 정보를 전달받아, 해당 패킷에 대한 포워딩 이외의 기능을 수행한 후 상기 제3 마이크로블록으로 해당 패킷 정보를 전달하는 제8 마이크로블록을 더 포함하는 것을 특징으로 한다.

상기 제8 마이크로블록은 제1,2 마이크로블록 및 제3 마이크로블록과 스크래 치 링을 통해 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하며, 패킷 모니터링, 패킷 필터링 중에서 하나 이상의 기능을 수행할 수 있다.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.

덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '전기적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 2는 본 발명이 적용되는 하드웨어 구조를 나타낸 것으로서, 인텔 IXP2850 네트워크 프로세서(210)와, 이더넷 MAC(220)로 이루어지며, 미설명된 부호 230,240은 각각 다양한 데이터 구조를 저장하는 DRAM, SRAM을 나타낸다.

상기 네트워크 프로세서(210)와 이더넷 MAC(220)은, SPI-4 버스로 연결되어 이더넷 프레임을 송수신한다. 2×10 기가비트 이더넷 어플리케이션은 상기 네트워크 프로세서(210)에 구현되어, 2×10 기가비트 이더넷 프레임을 처리한다.

상기 네트워크 프로세서(210)는 인텔사에서 출시된 IXP2850 네트워크 프로세서인 것이 바람직하며, 상기 네트워크 프로세서(210)는 도 1과 같은 구조를 갖는다.

도 3은 상기 네트워크 프로세서(210)에 구현된 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치의 바람직한 실시 예를 나타낸 블록도이다.

도 3을 참조하면, 본 발명에 의한 2×10 기가비트 이더넷 어플리케이션 구현 장치는, 패킷 수신용 제1,2 마이크로블록(310,320)과, 송신 헬퍼용 제3 마이크로블록(330)과, 패킷 송신용 제4~제7 마이크로블록(340~370)으로 이루어진다.

본 발명에 의한 장치에 있어서, 상기 제1~제7 마이크로블록(310~370)은 상기 네트워크 프로세서(210)에 구비된 마이크로엔진 중에서, 7 개의 마이크로엔진을 사용하여 구현된다.

본 발명에 의한 장치에 구비되는 제1 ~ 제7 마이크로블록(310~370)과, 인텔 IXP2850 네트워크 프로세서에 구성된 16개의 마이크로엔진(ME0:0~ME0:7, ME1:0~ME1:7) 간의 관계는 아래의 [표 1]에 도시된 바와 같이 정의될 수 있다.

본 발명	IXP2850
패킷수신(Packet RX)용 제1,2 마이크로블록	ME0:0, ME0:1
송신 헬퍼(TX Helper)용 제3 마이크로블록	ME0:2
패킷 송신(Packet TX)용 제4 ~ 제7 마이크로 블록	ME1:0, ME1:1, ME1:3, ME1:4

더하여, 상기 제1~제7 마이크로블록(310~370) 간의 데이터 전달은, 스크래치 링(scratch ring) 및 NN (Next Neighbor) 링을 사용하여 이루어진다. 더 구체적으로, 상기 제1 마이크로블록(310)과 제2 마이크로블록(320)간에는 NN 링을 통해 연결되고, 상기 제2,4,5 마이크로블록(320,340,350)과 제3 마이크로블록(330)간에는 스크래치 링을 통해 연결되고, 제4 마이크로블록(340)과 제6 마이크로블록(360)간 및 제5 마이크로블록(350)과 제7 마이크로블록(370)간에는 NN 링을 통해 연결된다.

이때 실제 패킷은 상기 DRAM(230)에 저장되며, 이 패킷에 대한 정보는 SRAM(240)에 저장되고, 상기 제1~제7 마이크로블록(310~370)은 스크래치 링과 NN 링을 통해 다른 마이크로블록으로 패킷 버퍼 핸들 (packet buffer handle) 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하거나 실제 패킷에 접근한다.

상기 각 마이크로블록의 기능에 대하여 상세히 설명하면 다음과 같다.

상기 패킷 수신용 제1,2 마이크로블록(310, 320)은 이더넷 인터페이스를 통해 입력된 패킷(mpacket)들을 재조합(reassemble)하여 상기 DRAM(230)에 쓴(writing) 뒤에, 상기 기록된 패킷에 대한 정보를 스크래치 링(ETH_RX_TO_TX_HELP_SCR_RING)을 통해 송신 헬퍼용 제3 마이크로블록(330)으로 전달한다.

상기 송신 헬퍼용 제3 마이크로블록(330)은 상기 스크래치 링(ETH_RX_TO_TX_HELP_SCR_RING)을 통해 상기 패킷 수신용 제1,2 마이크로블록(310,320)으로부터 이더넷 인터페이스를 통해 입력된 패킷에 대한 정보를 수신하며, 상기 수신된 패킷 정보에 포함된 해당 패킷의 포트(port) 번호별로 각기 다른 스크래치 링(TX_HELP_TO_PACKET_TX_SCR_RING_0, TX_HELP_TO_PACKET_TX_SCR_RING_1)을 이용하여 패킷 송신용 제4 내지 제7 마이크로블록(340~370)으로 패킷에 대한 정보를 전달한다.

상기 패킷 송신용 제4 내지 제7 마이크로블록(340~370)은 상기 송신 헬퍼용 제3 마이크로블록(330)으로부터 패킷에 대한 정보를 수신한 뒤, 상기 정보에 근거하여 DRAM(230)에 존재하는 실제 패킷을 이더넷 인터페이스를 통해 전달한다. 이때, 패킷 송신용 마이크로블록들(340~370)은 4개의 마이크엔진에서 동작하는데, 이중에서 두 개, 제4,6 마이크로블록(340,360)은 2 개의 10 기가비트 이더넷 포트(port0, port1) 중에서 한 이더넷 포트(port 0)로 전송할 패킷을 처리하고, 나머지 제5,7 마이크로블록(350,370)은 다른 이더넷 포트(port 1)로 전송할 패킷을 처리한다. 상기와 같이 패킷 송신용 마이크로블록들을 포트 번호에 따라 분리함으로써, 2개의 10 기가비트 이더넷 트래픽을 처리할 수 있게 된다.

더하여, 본 발명은 2×10 기가비트 이더넷 트래픽에 대한 트래픽 포워딩 처리를 지원할 수 있다.

도 4는 본 발명의 다른 실시 예에 의한 2×10 기가비트 이더넷 인터페이스를 지원하는 어플리케이션 구현 장치의 일부 구성을 나타낸 블럭도이다.

도 4를 참조하면, 본 발명에 의한 장치는, 상기 패킷 수신용 제2 마이크로블록(320)과 송신 헬퍼용 제3 마이크로블록(330)의 사이에 패킷에 대하여 송신/수신 처리이외에 다른 추가 기능을 처리하는 패킷 처리용 제8 마이크로블록(380)을 구비할 수 있다. 상기 제8 마이크로블록(380)에서 처리할 수 있는 기능으로는 패킷 모니터링, 패킷 필터링 등을 들 수 있다.

상기 제8 마이크로블록(380)은 상기 패킷 수신용 제2 마이크로블록(320) 및 송신 헬퍼용 제3 마이크로블록(330)과 스크래치 링(ETH_RX_TO_PKT_PROC_SCR_RING, PKT_PROC_TO_TX_HELP_SCR_RING)을 통해 데이터를 교환한다.

즉, 본 발명에 의하면, 인텔 IXP2850 네트워크 프로세서를 이용하여 2×10기가비트 이더넷 인터페이스를 지원하는 어플리케이션을 구현하는데 있어서, 트래픽 포워딩을 위해 16개의 마이크로엔진 중 7개의 마이크로엔진만을 사용하였으며, 그 나머지 9개의 마이크로엔진을 사용하여 포워딩 이외의 추가 기능, 즉, 트래픽 모니터링, 패킷 필터링 등을 구현할 수 있다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.

본 발명은 인텔 IXP2850 네트워크 프로세서를 이용하여 2×10 기가비트 이더넷 어플리케이션을 구현하는 것에 관한 것으로, 이를 이용함으로써 사용자들이 IXP2850 네트워크 프로세서를 이용하여 2개의 10기가비트 인터페이스를 지원하는 다양한 어플리케이션을 구현할 수 있도록 한다.

Claims

패킷 송수신을 위한 2×10 기가비트 이더넷 MAC과 패킷 저장을 위한 DRAM(Dynamic Random Access Memory)에 연결되는 네트워크 프로세서를 이용한 2×10 기가비트 이더넷 어플리케이션 구현 장치에 있어서,

이더넷 인터페이스를 통해 입력된 패킷들을 재조합(reassemble)하여 상기 DRAM에 쓴 뒤에, 상기 패킷에 대한 정보를 하기의 송신 헬퍼용 제3 마이크로블록으로 전달하는 패킷 수신용 제1,2 마이크로블록;

상기 패킷 수신용 제1,2 마이크로블록으로부터 이더넷 인터페이스를 통해 입력된 패킷에 대한 정보를 수신하고, 상기 패킷의 포트(port) 번호별로 구분하여 패킷 송신용 제4~제7 마이크로블록으로 패킷에 대한 정보를 전달하는 송신 헬퍼용 제3 마이크로블록; 및

포트 번호별로 구분된 패킷에 대한 정보를 상기 송신 헬퍼용 제3 마이크로블록으로부터 각각 수신한 뒤, 상기 정보에 근거하여 상기 DRAM에 기록된 실제 패킷을 해당하는 포트로 전달하는 패킷 송신용 제4 내지 제7 마이크로블록을 포함하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제1항에 있어서,

상기 제1 내지 제7 마이크로블록은 IXP2850 네트워크 프로세서의 16개의 마 이크로 엔진중에서 7개의 마이크로엔진에 의해 구현되는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제1항에 있어서,

상기 패킷 송신용 제4,6 마이크로블록은 제1 포트로 송신될 패킷을 처리하고, 상기 패킷 송신용 제5,7 마이크로블록은 제2 포트로 송신될 패킷을 처리하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제3항에 있어서,

상기 패킷 수신용 제1,2 마이크로블록 간에 NN(Next Neighbor) 링을 이용하여 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하거나 실제 패킷에 접근하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제3항에 있어서,

상기 송신 헬퍼용 제3 마이크로블록은 상기 패킷 수신용 제1,2 마이크로블록 및 패킷 송신용 제4 내지 제7 마이크로블록과 스크래치(scrach) 링을 이용하여 패 킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제3항에 있어서,

상기 패킷 송신용 제4 내지 제7 마이크로블록들은 상호 NN(Next Neighbor) 링을 이용하여 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하거나 실제 패킷에 접근하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제1항에 있어서,

상기 패킷 수신용 제1,2 마이크로블록과, 송신 헬퍼용 제3 마이크로블록의 사이에 상기 제1,2 마이크로블록으로부터 패킷 정보를 전달받아, 해당 패킷에 대한 포워딩 이외의 기능을 수행한 후 상기 제3 마이크로블록으로 해당 패킷 정보를 전달하는 제8 마이크로블록을 더 포함하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제7항에 있어서,

상기 제8 마이크로블록은 제1,2 마이크로블록 및 제3 마이크로블록과 스크래치 링을 통해 패킷 버퍼 핸들 및 패킷에 대한 일부 정보를 수신하며, 이를 이용하여 패킷 처리시 필요한 정보를 획득하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.
제7항에 있어서,

상기 제8 마이크로블록은 패킷 모니터링, 패킷 필터링 중에서 하나 이상의 기능을 수행하는 것을 특징으로 하는 2×10 기가비트 이더넷 어플리케이션 구현 장치.