KR100842752B1 - Method of reading nand flash memory device depressing read disturbance - Google Patents

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Abstract

A method of reading a NAND flash memory device depressing read disturbance is provided to suppress read disturb while suppressing the generation of over-program phenomenon. According to a NAND flash memory device, a first bit line(BLe) and a second bit line(BLo) are arranged in turn. After program operation in page unit for a cell transistor connected to the first bit line is performed, program operation in page unit for a cell transistor connected to the second bit line is performed. According to a method of reading the NAND flash memory device, a read voltage is applied to a word line of a selected cell transistor and a first pass voltage is applied to a word line of an unselected cell transistor during read operation of the cell transistor connected to the first bit line. A read voltage is applied to a word line of a selected cell transistor and a second pass voltage with different amplitude from the first pass voltage is applied to a word line of a word line of an unselected cell transistor during read operation of the cell transistor connected to the second bit line.

Description

리드 디스터브가 억제되는 낸드 플래시 메모리소자의 리드방법{Method of reading NAND flash memory device depressing read disturbance}Method of reading NAND flash memory device depressing read disturbance with read disturb suppressed

도 1은 일반적인 낸드 플래시 메모리소자의 셀 스트링을 나타내 보인 도면이다.1 is a diagram illustrating a cell string of a general NAND flash memory device.

도 2는 도 1의 낸드 플래시 메모리소자의 셀 스트링에서의 리드 디스터브 현상을 설명하기 위해 나타내 보인 도면이다.FIG. 2 is a diagram illustrating a read disturb phenomenon in a cell string of the NAND flash memory device of FIG. 1.

도 3 및 도 4는 본 발명에 따른 낸드 플래시 메모리소자의 리드방법을 설명하기 위하여 나타내 보인 도면들이다.3 and 4 are views illustrating a method of reading a NAND flash memory device according to the present invention.

도 5는 이븐 비트라인에 연결된 셀 트랜지스터들과 오드 비트라인에 연결된 셀 트랜지스터들의 문턱전압 분포를 나타내 보인 그래프이다.5 is a graph illustrating threshold voltage distributions of cell transistors connected to an even bit line and cell transistors connected to an odd bit line.

본 발명은 플래시 메모리소자에 관한 것으로서, 보다 상세하게는 리드 디스터브(read disturb)가 억제되는 낸드 플래시 메모리소자의 리드방법에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a read method of a NAND flash memory device in which read disturb is suppressed.

플래시 메모리소자는 불휘발성 메모리소자가 채용되는 여러 전자 응용분야에 서 폭넓게 사용되고 있다. 일반적으로 플래시 메모리소자는 하나의 트랜지스터 셀을 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성 및 저 전력 소모를 제공한다. 일반적으로 플래시 메모리소자는, 휴대용 컴퓨터, 개인 디지털 어시스턴트(PDA), 디지털 카메라 및 휴대용 전화 등에 이용되고 있다. 이 외에도 프로그램 코드, 기본 입/출력 시스템(BIOS)과 같은 시스템 데이터, 그리고 그 밖의 펌웨어도 플래시 메모리소자 내에 저장될 수 있다. 플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 비교적 낮은 비용으로도 높은 메모리 밀도를 얻을 수 있다는 점에서 최근 그 사용범위가 점점 더 넓어지고 있는 추세이다.Flash memory devices are widely used in many electronic applications in which nonvolatile memory devices are employed. Generally, flash memory devices use one transistor cell, which provides high memory density, high reliability, and low power consumption. Generally, flash memory devices are used in portable computers, personal digital assistants (PDAs), digital cameras, portable telephones, and the like. In addition, program code, system data such as basic input / output systems (BIOS), and other firmware may also be stored in flash memory devices. Among flash memory devices, especially NAND flash memory devices have been recently used in a wider range in that high memory density can be obtained at relatively low cost.

도 1은 일반적인 낸드 플래시 메모리소자의 셀 스트링을 나타내 보인 도면이다. 도 1에 도시된 바와 같이, 낸드 플래시 메모리소자셀 어레이는 복수개의 셀 스트링들(cell strings)(110, 120)을 포함한다. 비록 도면에는 2개의 셀 스트링만을 나타내었지만, 이는 설명의 간단을 위한 예시적인 것으로서 실질적으로는 보다 많은 복수개의 셀 스트링들을 포함한다. 경우에 따라서 셀 스트링을 낸드 스트링(NAND string)으로 부르기도 한다. 제1 셀 스트링(110)은 이븐(even) 비트라인(BLe)과 공통소스라인(CSL) 사이에 배치된다. 제2 셀 스트링(120)은 오드(odd) 비트라인(BLo)과 셀 소스 라인(CSL) 사이에 배치된다. 제1 셀 스트링(110) 및 제2 셀 스트링(120)은 동일한 구조로 이루어지는데, 드레인 선택 트랜지스터(111/121), 복수개의 셀 트랜지스터들(112, …, 116/212, …, 216) 및 소스 선택 트랜지스터(117/217)가 직렬로 연결되는 구조를 갖는다. 드레인 선택 트랜지스터(111/121)의 게이트는 드레인 선택 라인(DSL)에 연결되고 드레인은 비트라인(BLo/BLe)에 연 결된다. 셀 트랜지스터들(112, …, 116/212, …, 216)의 각 게이트는 워드라인에 연결되는데, 읽기 동작시 선택된 셀 트랜지스터에 연결되는 워드라인에는 읽기전압(Vread)이 인가되고 선택되지 않은 나머지 셀 트랜지스터들에 연결되는 워드라인들에는 패스전압(Vpass)이 인가된다. 소스 선택 트랜지스터(117/217)의 게이트는 소스 선택 라인(SSL)에 연결되고, 소스는 셀 소스 라인(CSL)에 연결된다. 이와 같은 구조는 비트라인 실딩(shielding) 기술의 적용을 위해 비트라인을 이븐 비트라인(BLe) 및 오드 비트라인(BLo)으로 구분하는 경우로서, 셀 트랜지스터는 이븐 비트라인과 오드 비트라인에 번갈아 가면서 배치된다.1 is a diagram illustrating a cell string of a general NAND flash memory device. As shown in FIG. 1, the NAND flash memory device cell array includes a plurality of cell strings 110 and 120. Although only two cell strings are shown in the figures, this is merely illustrative and includes substantially more cell strings. In some cases, a cell string may be referred to as a NAND string. The first cell string 110 is disposed between the even bit line BLe and the common source line CSL. The second cell string 120 is disposed between the odd bit line BLo and the cell source line CSL. The first cell string 110 and the second cell string 120 have the same structure, including a drain select transistor 111/121, a plurality of cell transistors 112, ..., 116/212,. The source select transistors 117/217 are connected in series. The gate of the drain select transistors 111 and 121 is connected to the drain select line DSL and the drain is connected to the bit lines BLo / BLe. Each gate of the cell transistors 112, ..., 116/212, ..., 216 is connected to a word line, and a read voltage Vread is applied to a word line connected to a selected cell transistor during a read operation, and the rest of the cells are not selected. The pass voltage Vpass is applied to word lines connected to the cell transistors. The gate of the source select transistor 117/217 is connected to the source select line SSL, and the source is connected to the cell source line CSL. Such a structure divides a bit line into an even bit line (BLe) and an odd bit line (BLo) in order to apply a bit line shielding technology, and the cell transistor alternates between the even bit line and the odd bit line. Is placed.

도 2는 도 1의 낸드 플래시 메모리소자의 셀 스트링에서의 읽기 방해 현상을 설명하기 위해 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조부호는 동일한 요소를 나타낸다. 도 2를 도 1과 함께 참조하면, 제1 스트링(110)의 셀 트랜지스터들 중 읽고자 하는 셀 트랜지스터, 즉 선택된 셀 트랜지스터(114)의 게이트에 연결되는 워드라인에는 읽기전압(Vread)이 인가되고, 나머지 비선택된 셀 트랜지스터들의 게이트에 연결되는 워드라인에는 패스전압(Vpass)이 인가된다. 그런데 낸드 플래시 메모리소자의 반복적인 리드동작에 의해, 셀 트랜지스터의 패스전압(Vpass) 인가에 의한 스트레스로 인한 누설전류(Stress Induced of Leakage Current; 이하 SILC) 현상이 발생하고, 도면의 아래에 나타낸 바와 같이 소거된 셀 트랜지스터(115)의 플로팅게이트(220)에 전자가 유입되어 셀 트랜지스터(115)의 문턱전압이 증가되는 리드 디스터브(read disturb) 현상이 발생하게 된다. 이를 방지하기 위해서는 패스전압을 감소시켜야 하지만, 패스전압의 감소는 턴 온 되어야 할 셀 트랜 지스터(115)가 턴 오프 상태를 유지하는 현상을 유발하고, 이로 인해 리드 동작시 선택된 셀 트랜지스터(114)가 소거된 상태이더라도 프로그램된 상태로 읽히는 오버-프로그램(over-program) 현상이 발생하게 된다.FIG. 2 is a diagram illustrating a read disturb phenomenon in a cell string of the NAND flash memory device of FIG. 1. In FIG. 2, the same reference numerals as used in FIG. 1 denote the same elements. Referring to FIG. 2 together with FIG. 1, a read voltage Vread is applied to a cell transistor to be read among the cell transistors of the first string 110, that is, a word line connected to the gate of the selected cell transistor 114. The pass voltage Vpass is applied to the word line connected to the gates of the remaining unselected cell transistors. However, due to the repetitive read operation of the NAND flash memory device, a stress induced phenomenon (SILC) occurs due to stress caused by the application of the pass voltage Vpass of the cell transistor. As the electron flows into the floating gate 220 of the erased cell transistor 115, a read disturb phenomenon in which the threshold voltage of the cell transistor 115 increases is generated. To prevent this, the pass voltage should be reduced, but the decrease in the pass voltage causes the cell transistor 115 to be turned on to remain turned off, which causes the selected cell transistor 114 to be turned off during the read operation. Even in the erased state, an over-program phenomenon that is read in the programmed state occurs.

본 발명이 이루고자 하는 기술적 과제는 오버-프로그램 현상의 발생을 억제하면서 리드 디스터브 현상이 억제되도록 할 수 있는 낸드 플래시 메모리소자의 리드방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of reading a NAND flash memory device capable of suppressing a read disturb phenomenon while suppressing occurrence of an over-program phenomenon.

본 발명의 일 실시예에 따른 낸드 플래시 메모리소자의 리드방법은, 제1 비트라인 및 제2 비트라인이 교대로 배치되고, 상기 제1 비트라인에 연결된 셀 트랜지스터에 대해 페이지 단위의 프로그램 동작이 먼저 수행된 후에 상기 제2 비트라인에 연결된 셀 트랜지스터에 대해 페이지 단위의 프로그램 동작이 수행되는 낸드 플래시 메모리소자의 리드방법에 있어서, 상기 제1 비트라인에 연결되는 셀 트랜지스터에 대한 리드시 선택된 셀 트랜지스터의 워드라인에는 리드전압을 인가하고 선택되지 않은 셀 트랜지스터의 워드라인에는 제1 패스전압을 인가하는 단계; 및 상기 제2 비트라인에 연결되는 셀 트랜지스터에 대한 리드시 선택된 셀 트랜지스터의 워드라인에는 리드전압을 인가하고 선택되지 않은 셀 트랜지스터의 워드라인에는 상기 제1 패스전압과 다른 크기의 제2 패스전압을 인가하는 단계를 포함한다.In a method of reading a NAND flash memory device according to an embodiment of the present invention, a first bit line and a second bit line are alternately arranged, and a page-based program operation is first performed on a cell transistor connected to the first bit line. A read method of a NAND flash memory device in which a page-by-page program operation is performed on a cell transistor connected to the second bit line after the read operation, wherein the selected cell transistor is read when the cell transistor connected to the first bit line is read. Applying a read voltage to a word line and applying a first pass voltage to a word line of an unselected cell transistor; And applying a read voltage to the word line of the selected cell transistor when reading the cell transistor connected to the second bit line, and applying a second pass voltage having a different magnitude to the first pass voltage to the word line of the unselected cell transistor. Applying.

상기 제2 패스전압이 상기 제1 패스전압보다 작은 크기를 갖도록 할 수 있다.The second pass voltage may be smaller than the first pass voltage.

상기 제2 패스전압은 상기 제1 패스전압보다 0.1V 내지 1.0V 작도록 설정할 수 있다.The second pass voltage may be set to be 0.1V to 1.0V less than the first pass voltage.

상기 제1 비트라인은 이븐 비트라인이고, 상기 제2 비트라인은 오드 비트라인일 수 있다.The first bit line may be an even bit line, and the second bit line may be an odd bit line.

상기 제1 비트라인은 이븐 비트라인이고, 상기 제2 비트라인은 오드 비트라인일 수도 있다.The first bit line may be an even bit line, and the second bit line may be an odd bit line.

이하 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 및 도 4는 본 발명에 따른 낸드 플래시 메모리소자의 리드방법을 설명하기 위하여 나타내 보인 도면들이다. 먼저 도 3을 참조하면, 낸드 플래시 메모리소자는 셀 어레이(300)를 갖는데, 이 셀 어레이(300)는, 비트라인 실딩을 위해 비트라인을 제1 비트라인(이하 이븐 비트라인(BLe)으로 표현하기로 한다) 및 제2 비트라인(이하 오드 비트라인(BLo)으로 표현하기로 한다)으로 구분하고, 셀 트랜지스터들이 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 번갈아 가면서 배치되는 구조로 이루어진다. 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 하나의 페이지버퍼에 연결된다.3 and 4 are views illustrating a method of reading a NAND flash memory device according to the present invention. Referring first to FIG. 3, a NAND flash memory device has a cell array 300, which represents a bit line as a first bit line (hereinafter referred to as an even bit line BLe) for bit line shielding. And a second bit line (hereinafter, referred to as an odd bit line BLo), and cell transistors are alternately disposed on the even bit line BLe and the odd bit line BLO. Is done. The even bit line BLe and the odd bit line BLO are connected to one page buffer.

보다 구체적으로 설명하면, 제1 페이지버퍼(310)에는 제1 이븐 비트라인(BLe)(311)과 제1 오드 비트라인(BLo)(312)이 연결된다. 마찬가지로 제2 페이지버퍼(320)에는 제2 이븐 비트라인(BLe)(321)과 제2 오드 비트라인(BLo)(322)이 연결된다. 제1 페이지버퍼(310)와 제2 페이지버퍼(320) 사이에는 복수개의 페이지버 퍼들이 배치될 수 있으며, 각각의 페이지버퍼에는 각각 이븐 비트라인과 오드 비트라인이 연결된다. 따라서 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 교대로 배치되며, 소자의 리드 동작시 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들에 대한 리드를 페이지 단위로 먼저 수행하고, 다음에 오드 비트라인(BLo)에 연결된 셀 트랜지스터들에 대한 리드를 페이지 단위로 수행한다. 물론 경우에 따라서는 리드하는 순서를 오드 비트라인(BLo)에 연결된 셀 트랜지스터들에 대해 먼저 수행하고, 다음에 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들에 대해 먼저 수행할 수도 있다. 제1 이븐 비트라인(BLe)(311)과 셀 소스 라인(CSL) 사이에는 제1 셀 스트링(330)이 배치된다. 제1 오드 비트라인(BLo)(312)과 셀 소스 라인(CLS) 사이에는 제2 셀 스트링(340)이 배치된다. 이와 같이 셀 스트링이 배치되는 형태는 다른 비트라인에 대해서도 동일하게 적용하므로, 설명의 간단을 위해 본 실시예에서는 제1 셀 스트링(330) 및 제2 셀 스트링(340)에 한정하여 설명하기로 한다.In more detail, a first even bit line (BLe) 311 and a first odd bit line (BLo) 312 are connected to the first page buffer 310. Similarly, a second even bit line (BLe) 321 and a second odd bit line (BLo) 322 are connected to the second page buffer 320. A plurality of page buffers may be disposed between the first page buffer 310 and the second page buffer 320, and each page buffer is connected to an even bit line and an odd bit line. Therefore, the even bit line BLe and the odd bit line BLO are alternately arranged. In the read operation of the device, reads of cell transistors connected to the even bit line BLe are performed in page units, and then the odd Reads for the cell transistors connected to the bit line BLo are performed in page units. In some cases, the read order may be performed first on the cell transistors connected to the odd bit line BLo, and then on the cell transistors connected to the even bit line BLe. The first cell string 330 is disposed between the first even bit line BLe 311 and the cell source line CSL. The second cell string 340 is disposed between the first odd bit line BLO 312 and the cell source line CLS. Since the cell strings are arranged in the same manner as the other bit lines, the present embodiment will be limited to the first cell string 330 and the second cell string 340 in the present embodiment. .

제1 셀 스트링(330)은 드레인 선택 트랜지스터(331), 복수개의 셀 트랜지스터들(332, …, 336) 및 소스 선택 트랜지스터(337)가 직렬로 연결되는 구조를 갖는다. 드레인 선택 트랜지스터(331)의 게이트는 드레인 선택 라인(DSL)에 연결되고 드레인은 제1 이븐 비트라인(BLe)(311)에 연결된다. 셀 트랜지스터들(332, …, 336)의 각 게이트는 워드라인에 연결되는데, 읽기 동작시 선택된 셀 트랜지스터에 연결되는 워드라인에는 읽기전압(Vread)이 인가되고 선택되지 않은 나머지 셀 트랜지스터들에 연결되는 워드라인들에는 패스전압(Vpass)이 인가된다. 소스 선택 트랜지스터(337)의 게이트는 소스 선택 라인(SSL)에 연결되고, 소스는 공통 소스 라 인(CSL)에 연결된다.The first cell string 330 has a structure in which the drain select transistor 331, the plurality of cell transistors 332,..., 336, and the source select transistor 337 are connected in series. A gate of the drain select transistor 331 is connected to the drain select line DSL and a drain is connected to the first even bit line BLe 311. Each gate of the cell transistors 332,..., 336 is connected to a word line, and a read voltage Vread is applied to a word line connected to the selected cell transistor during a read operation, and is connected to the remaining unselected cell transistors. The pass voltage Vpass is applied to the word lines. The gate of the source select transistor 337 is connected to the source select line SSL, and the source is connected to the common source line CSL.

제2 셀 스트링(340)도 제1 셀 스트링(330)과 동일한 구조로 이루어진다. 즉 제2 셀 스트링(340)도 드레인 선택 트랜지스터(341), 복수개의 셀 트랜지스터들(342, …, 346) 및 소스 선택 트랜지스터(347)가 직렬로 연결되는 구조를 갖는다. 드레인 선택 트랜지스터(341)의 게이트는 드레인 선택 라인(DSL)에 연결되고 드레인은 제2 이븐 비트라인(BLe)(312)에 연결된다. 셀 트랜지스터들(342, …, 346)의 각 게이트는 워드라인에 연결되는데, 읽기 동작시 선택된 셀 트랜지스터에 연결되는 워드라인에는 읽기전압이 인가되고 선택되지 않은 나머지 셀 트랜지스터들에 연결되는 워드라인들에는 패스전압이 인가된다. 소스 선택 트랜지스터(347)의 게이트는 소스 선택 라인(SSL)에 연결되고, 소스는 공통 소스 라인(CSL)에 연결된다.The second cell string 340 also has the same structure as the first cell string 330. That is, the second cell string 340 also has a structure in which the drain select transistor 341, the plurality of cell transistors 342,..., 346, and the source select transistor 347 are connected in series. A gate of the drain select transistor 341 is connected to the drain select line DSL and a drain is connected to the second even bit line BLe 312. Each gate of the cell transistors 342,..., 346 is connected to a word line, and word lines connected to the selected cell transistor during a read operation are applied with a read voltage and connected to the remaining unselected cell transistors. The pass voltage is applied. The gate of the source select transistor 347 is connected to the source select line SSL, and the source is connected to the common source line CSL.

이하에서는 도 4를 도 3과 함께 참조하면서, 이븐 비트라인(BLe)에 연결된 셀 트랜지스터(334)(도면에서 "A"로 표시)에 대한 리드동작을 수행하고, 이어서 오드 비트라인(BLo)에 연결된 셀 트랜지스터(344)(도면에서 "B"로 표시)에 대한 리드동작을 수행하는 경우를 예를 들어 설명하기로 한다.Hereinafter, referring to FIG. 4 together with FIG. 3, a read operation is performed on the cell transistor 334 (indicated by "A" in the drawing) connected to the even bit line BLe, and then the odd bit line BLO is performed. An example of performing a read operation on the connected cell transistor 344 (indicated by " B " in the drawing) will be described.

이븐 비트라인(BLe)에 연결된 셀 트랜지스터(334)를 읽고자 하는 경우, 셀 소스 라인(CSL)을 접지시킨 상태에서, 선택된 셀 트랜지스터(334)에 연결되는 이븐 비트라인(BLe)에는 대략 1V의 전압으로 프리차지시키고, 오드 비트라인(BLo)에는 대략 0V의 전압으로 프리차지시킨다. 다음에 드레인 선택 트랜지스터(331)의 게이트에 연결되는 드레인 선택 라인(DSL)에 일정 크기의 전압을 인가한다. 이 전압은 드레인 선택 트랜지스터(331)가 턴 온 될 정도의 크기, 예컨대 대략 5V의 크기를 갖는다. 그리고 선택된 셀 트랜지스터(334)의 워드라인(W/L4)에는 읽기전압, 예컨대 0V를 인가한다. 나머지 선택되지 않은 셀 트랜지스터들(332, 333, 335, 336)의 워드라인(W/L2, W/L3, W/L5, W/L6)에는 제1 패스전압(Veven)을 인가한다. 제1 패스전압(Veven)은 선택되지 않은 셀 트랜지스터들(332, 333, 335, 336)이 문턱전압 분포에 관계없이 턴 온 되도록 하는 크기, 예컨대 대략 5V의 크기를 갖는다. 이 상태에서 소스 선택 라인(SSL)에 일정 크기 이상의 전압을 인가한다. 이 전압은 소스 선택 트랜지스터(337)가 턴 온 될 정도의 크기, 예컨대 대략 5V의 크기를 갖는다.When the cell transistor 334 connected to the even bit line BLe is to be read, the even bit line BLe connected to the selected cell transistor 334 is approximately 1V while the cell source line CSL is grounded. The voltage is precharged, and the odd bit line BLo is precharged to a voltage of approximately 0V. Next, a predetermined voltage is applied to the drain select line DSL connected to the gate of the drain select transistor 331. This voltage is large enough so that the drain select transistor 331 is turned on, for example, approximately 5V. A read voltage, for example, 0V is applied to the word line W / L4 of the selected cell transistor 334. The first pass voltage Veven is applied to the word lines W / L2, W / L3, W / L5, and W / L6 of the remaining unselected cell transistors 332, 333, 335, and 336. The first pass voltage Veven has a size such that the unselected cell transistors 332, 333, 335, and 336 are turned on regardless of the threshold voltage distribution, for example, about 5V. In this state, a voltage of a predetermined magnitude or more is applied to the source select line SSL. This voltage is large enough so that the source select transistor 337 is turned on, for example, approximately 5V.

이와 같은 조건에서, 선택된 셀 트랜지스터(334)는 문턱전압의 크기에 따라 턴 온 되거나 턴 오프된다. 즉 선택된 셀 트랜지스터(334)가 소거된 상태이어서 네가티브 문턱전압을 갖는 경우, 대략 0V의 읽기전압(Vread)이 워드라인(W/L4)에 인가되면 선택된 셀 트랜지스터(334)는 턴 온 된다. 반면에 선택된 셀 트랜지스터(334)가 프로그램된 상태이어서 포지티브 문턱전압을 갖는 경우, 대략 0V의 읽기전압(Vread)이 워드라인(W/L4)에 인가되더라도 선택된 셀 트랜지스터(334)는 턴 온 되지 않고 턴 오프 상태를 유지하게 된다. 선택된 셀 트랜지스터(334)가 턴 온 되는 경우 제1 셀 스트링(330)을 따라 전하가 이동할 수 있는 경로가 형성되지만, 선택된 셀 트랜지스터(334)가 턴 오프 상태를 유지하게 되는 경우 제1 셀 스트링(330)을 따라 전하가 이동할 수 있는 경로는 형성되지 않는다.Under these conditions, the selected cell transistor 334 is turned on or off depending on the magnitude of the threshold voltage. That is, when the selected cell transistor 334 is in an erased state and has a negative threshold voltage, when the read voltage Vread of approximately 0 V is applied to the word line W / L4, the selected cell transistor 334 is turned on. On the other hand, when the selected cell transistor 334 is programmed and has a positive threshold voltage, the selected cell transistor 334 is not turned on even when a read voltage Vread of approximately 0 V is applied to the word line W / L4. Will remain turned off. When the selected cell transistor 334 is turned on, a path through which charge flows along the first cell string 330 is formed, but when the selected cell transistor 334 remains turned off, the first cell string ( A path through which charge can travel along 330 is not formed.

이 상태에서 일정 일정 시간이 경과하게 되면, 선택된 셀 트랜지스터(334)의 턴 온/오프 상태에 따라서 이븐 비트라인(BLe)에 프리차지되어 있던 전하가 방전되 거나, 또는 그래로 유지되게 된다. 즉 제1 셀 스트링(330)을 따라 전하가 이동할 수 있는 경로가 형성되면, 이븐 비트라인(BLe)에 프리차지되어 있던 전하들은 셀 소스 라인(CSL)으로 방전된다(도면에서 "410" 참조). 반면에 제1 셀 스트링(330)을 따라 전하가 이동할 수 있는 경로가 형성되지 않으면, 이븐 비트라인(BLe)에 프리차지되어 있던 전하들은 방전하지 못하고 그래도 유지된다(도면에서 "420" 참조). 다음에 래치를 이용하여 이븐 비트라인(BLe)이 방전되었는지를 감지하고, 방전된 경우에는 선택된 셀 트랜지스터(334)가 턴 온 된 경우이므로 소거된 상태, 즉 상태 "1"인 것으로 판정한다. 반면에 방전되지 않은 경우에는 선택된 셀 트랜지스터(334)가 턴 오프 된 경우이므로 프로그램 상태, 즉 상태 "0"인 것으로 판정한다.When a predetermined time elapses in this state, the charge precharged in the even bit line BLe is discharged or maintained according to the turn on / off state of the selected cell transistor 334. That is, when a path through which charge moves along the first cell string 330 is formed, the charges precharged in the even bit line BLe are discharged to the cell source line CSL (see “410” in the drawing). . On the other hand, if a path through which charges move along the first cell string 330 is not formed, the charges precharged in the even bit line BLe may not be discharged but are maintained (see “420” in the drawing). Next, the latch is used to detect whether the even bit line BLe is discharged, and when it is discharged, it is determined that the selected cell transistor 334 is in an erased state, that is, state "1". On the other hand, when it is not discharged, since the selected cell transistor 334 is turned off, it is determined that the program state, that is, state "0".

다음에 오드 비트라인(BLo)에 연결된 셀 트랜지스터(344)를 읽고자 하는 경우, 셀 소스 라인(CSL)을 접지시킨 상태에서, 선택된 셀 트랜지스터(344)에 연결되는 오드 비트라인(BLo)에는 대략 1V의 전압으로 프리차지시키고, 이븐 비트라인(BLe)에는 대략 0V의 전압으로 프리차지시킨다. 다음에 드레인 선택 트랜지스터(341)의 게이트에 연결되는 드레인 선택 라인(DSL)에 일정 크기의 전압을 인가한다. 이 전압은 드레인 선택 트랜지스터(341)가 턴 온 될 정도의 크기, 예컨대 대략 5V의 크기를 갖는다. 그리고 선택된 셀 트랜지스터(344)의 워드라인(W/L4)에는 읽기전압, 예컨대 0V를 인가한다. 나머지 선택되지 않은 셀 트랜지스터들(342, 343, 345, 346)의 워드라인(W/L2, W/L3, W/L5, W/L6)에는 제2 패스전압(Vodd)을 인가한다. 제2 패스전압(Vodd)은, 제1 패스전압(Veven)과 마찬가지로, 선택되지 않은 셀 트랜지스터들(342, 343, 345, 346)이 문턱전압 분포에 관계없이 턴 온 되도록 하는 크기를 갖지만, 제1 패스전압(Veven)보다는 작은 크기를 갖는다. 일 예로서 제1 패스전압(Veven)이 5V의 크기를 갖는 경우, 제2 패스전압(Vodd)은 제1 패스전압(Veven)보다 대략 0.1V 내지 1.0V 작은 4.0V 내지 4.9V의 크기를 갖는다. 이 상태에서 소스 선택 라인(SSL)에 일정 크기 이상의 전압을 인가한다. 이 전압은 소스 선택 트랜지스터(347)가 턴 온 될 정도의 크기, 예컨대 대략 5V의 크기를 갖는다.Next, when the cell transistor 344 connected to the odd bit line BLo is to be read, while the cell source line CSL is grounded, the odd bit line BLo connected to the selected cell transistor 344 is approximately It is precharged to a voltage of 1V, and precharged to the voltage of approximately 0V in the even bit line BLe. Next, a voltage having a predetermined magnitude is applied to the drain select line DSL connected to the gate of the drain select transistor 341. This voltage is large enough so that the drain select transistor 341 is turned on, for example, approximately 5V. A read voltage, for example, 0V is applied to the word line W / L4 of the selected cell transistor 344. The second pass voltage Vodd is applied to the word lines W / L2, W / L3, W / L5, and W / L6 of the remaining unselected cell transistors 342, 343, 345, and 346. Like the first pass voltage Veven, the second pass voltage Vodd has a magnitude such that the unselected cell transistors 342, 343, 345, and 346 are turned on regardless of the threshold voltage distribution. It has a smaller size than one pass voltage Veven. As an example, when the first pass voltage Veven has a magnitude of 5 V, the second pass voltage Vodd has a magnitude of 4.0 V to 4.9 V that is approximately 0.1 V to 1.0 V smaller than the first pass voltage Veven. . In this state, a voltage of a predetermined magnitude or more is applied to the source select line SSL. This voltage is large enough so that the source select transistor 347 is turned on, for example approximately 5V.

이와 같은 조건에서, 선택된 셀 트랜지스터(344)는 문턱전압의 크기에 따라 턴 온 되거나 턴 오프된다. 즉 선택된 셀 트랜지스터(344)가 소거된 상태이어서 네가티브 문턱전압을 갖는 경우, 대략 0V의 읽기전압(Vread)이 워드라인(W/L4)에 인가되면 선택된 셀 트랜지스터(344)는 턴 온 된다. 반면에 선택된 셀 트랜지스터(344)가 프로그램된 상태이어서 포지티브 문턱전압을 갖는 경우, 대략 0V의 읽기전압(Vread)이 워드라인(W/L4)에 인가되더라도 선택된 셀 트랜지스터(344)는 턴 온 되지 않고 턴 오프 상태를 유지하게 된다. 선택된 셀 트랜지스터(344)가 턴 온 되는 경우 제2 셀 스트링(340)을 따라 전하가 이동할 수 있는 경로가 형성되지만, 선택된 셀 트랜지스터(344)가 턴 오프 상태를 유지하게 되는 경우 제2 셀 스트링(340)을 따라 전하가 이동할 수 있는 경로는 형성되지 않는다.In such a condition, the selected cell transistor 344 is turned on or off depending on the magnitude of the threshold voltage. That is, when the selected cell transistor 344 is in an erased state and has a negative threshold voltage, the selected cell transistor 344 is turned on when a read voltage Vread of approximately 0 V is applied to the word line W / L4. On the other hand, when the selected cell transistor 344 is in a programmed state and has a positive threshold voltage, the selected cell transistor 344 is not turned on even when a read voltage Vread of approximately 0 V is applied to the word line W / L4. Will remain turned off. When the selected cell transistor 344 is turned on, a path through which charge can move is formed along the second cell string 340. However, when the selected cell transistor 344 remains turned off, the second cell string ( A path through which charge can travel along 340 is not formed.

이 상태에서 일정 일정 시간이 경과하게 되면, 선택된 셀 트랜지스터(344)의 턴 온/오프 상태에 따라서 오드 비트라인(BLo)에 프리차지되어 있던 전하가 방전되거나, 또는 그래로 유지되게 된다. 즉 제2 셀 스트링(340)을 따라 전하가 이동할 수 있는 경로가 형성되면, 오드 비트라인(BLo)에 프리차지되어 있던 전하들은 셀 소스 라인(CSL)으로 방전된다(도면에서 "410" 참조). 반면에 제2 셀 스트링(340)을 따라 전하가 이동할 수 있는 경로가 형성되지 않으면, 오드 비트라인(BLo)에 프리차지되어 있던 전하들은 방전하지 못하고 그래도 유지된다(도면에서 "420" 참조). 다음에 래치를 이용하여 오드 비트라인(BLo)이 방전되었는지를 감지하고, 방전된 경우에는 선택된 셀 트랜지스터(344)가 턴 온 된 경우이므로 소거된 상태, 즉 상태 "1"인 것으로 판정한다. 반면에 방전되지 않은 경우에는 선택된 셀 트랜지스터(344)가 턴 오프 된 경우이므로 프로그램 상태, 즉 상태 "0"인 것으로 판정한다.When a predetermined time elapses in this state, the charge precharged on the odd bit line BLo is discharged or maintained according to the turn on / off state of the selected cell transistor 344. That is, when a path through which charge moves along the second cell string 340 is formed, the charges precharged in the odd bit line BLO are discharged to the cell source line CSL (see “410” in the drawing). . On the other hand, if a path through which charges move along the second cell string 340 is not formed, the charges precharged in the odd bit line BLO may not be discharged and are still maintained (see “420” in the drawing). Next, the latch is used to detect whether the odd bit line BLo is discharged, and when it is discharged, it is determined that the selected cell transistor 344 is turned on and thus is in an erased state, that is, state "1". On the other hand, when it is not discharged, since the selected cell transistor 344 is turned off, it is determined that the program state, that is, state "0".

지금까지 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리소자의 읽기 방법은 이븐 비트라인(BLe)에 연결된 셀 트랜지스터를 리드할 때 선택되지 않은 셀 트랜지스터들의 워드라인들에 인가되는 패스전압으로 제1 패스전압(Veven)을 인가하는 반면, 오드 비트라인(BLo)에 연결된 셀 트랜지스터를 리드할 때 선택되지 않은 셀 트랜지스터들의 워드라인들에 인가되는 패스전압으로 제1 패스전압(Veven)보다 작은 크기의 제2 패스전압(Vodd)을 인가한다. 통상적으로 이븐 비트라인(BLe)에 연결된 셀 트랜지스터에 대해 먼저 프로그램 동작을 수행하고, 이어서 오드 비트라인(BLo)에 연결된 셀 트랜지스터에 대해 프로그램 동작을 수행하므로, 프로그램 동작을 수행할 때, 오드 비트라인(BLo)에 연결된 셀 트랜지스터들보다 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들이 플로팅 게이트 커플링(floating gate coupling)을 더 받는다. 여기서 플로팅 게이트 커플링은 플로팅 게이트 구조의 셀 트랜지스터가 동작시에 인접한 플로팅 게이트 구조의 셀 트랜지스터들에 영향을 받는 것을 의미하며, 이와 같은 플로팅 게이트 커플링에 의해 셀 트랜지스터의 문턱전압이 변화될 수 있다.As described above, the method of reading a NAND flash memory device according to the present invention includes a first pass with a pass voltage applied to word lines of unselected cell transistors when a cell transistor connected to an even bit line BLe is read. A voltage of less than the first pass voltage Veven is a pass voltage applied to the word lines of the cell transistors that are not selected when the voltage Veven is applied, but the cell transistor connected to the odd bit line BLo is read. The two pass voltage Vodd is applied. In general, a program operation is performed on a cell transistor connected to an even bit line BLe first, and then a program operation is performed on a cell transistor connected to an odd bit line BLO. Cell transistors connected to the even bit line BLe receive floating gate coupling more than cell transistors connected to BLO. Here, the floating gate coupling means that the cell transistors of the floating gate structure are affected by the cell transistors of the adjacent floating gate structure during operation, and the threshold voltage of the cell transistors may be changed by the floating gate coupling. .

경우에 따라서는 오드 비트라인(BLo)에 연결된 셀 트랜지스터에 대해 먼저 프로그램 동작을 수행하고, 이어서 이븐 비트라인(BLe)에 연결된 셀 트랜지스터에 대해 프로그램 동작을 수행할 수 있다. 이 경우 오드 비트라인(BLo)에 연결된 셀 트랜지스터들이 플로팅 게이트 커플링을 상대적으로 더 받으므로, 이 경우에는 오드 비트라인(BLo)에 연결된 셀 트랜지스터를 리드할 때 선택되지 않은 셀 트랜지스터들의 워드라인들에 인가되는 패스전압으로 제1 패스전압을 인가하는 반면, 이븐비트라인(BLe)에 연결된 셀 트랜지스터를 리드할 때 선택되지 않은 셀 트랜지스터들의 워드라인들에 인가되는 패스전압으로 제1 패스전압보다 작은 크기의 제2 패스전압을 인가한다.In some cases, a program operation may be first performed on a cell transistor connected to the odd bit line BLo, and then a program operation may be performed on a cell transistor connected to the even bit line BLe. In this case, since the cell transistors connected to the odd bit line BLo receive relatively more floating gate coupling, in this case, the word lines of the unselected cell transistors when the cell transistors connected to the odd bit line BLo are read. While the first pass voltage is applied as the pass voltage applied to the pass voltage, the pass voltage applied to the word lines of the unselected cell transistors when the cell transistor connected to the even bit line BLe is read is smaller than the first pass voltage. A second pass voltage of magnitude is applied.

도 5는 이븐 비트라인에 연결된 셀 트랜지스터들과 오드 비트라인에 연결된 셀 트랜지스터들의 문턱전압 분포를 나타내 보인 그래프이다.5 is a graph illustrating threshold voltage distributions of cell transistors connected to an even bit line and cell transistors connected to an odd bit line.

도 5에 나타낸 바와 같이, 플로팅 게이트 커플링에 영향을 상대적으로 더 받는 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들은 문턱전압값이 원하지 않게 증가하는 현상이 더 심하게 발생한다(도면에서 "510" 참조). 따라서 이 경우 리드 동작시 너무 작은 크기의 패스전압(Veven)을 인가하게 되면, 선택되지 않은 모든 셀 트랜지스터들이 턴 온 되지 않고, 턴 오프 상태를 유지하는 셀 트랜지스터가 발생할 수 있다. 그러면 셀 스트링 내의 전체 전하 이동 경로가 차단되고, 따라서 셀 스트링 내의 선택 트랜지스터가 소거된 상태임에도 불구하고 프로그램 상태로 리드되는 오버-프로그램(over-program) 현상이 발생된다. 따라서 플로팅 게이트 커플링에 영향을 상대적으로 더 받는 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들에 대 한 리드 동작시, 선택되지 않은 셀 트랜지스터들의 워드라인에는 문턱전압이 증가된 셀 트랜지스터를 고려하여 충분한 크기의 패스전압(Veven)을 인가하여야 한다.As shown in FIG. 5, the cell transistors connected to the even bit line BLe, which are relatively more affected by floating gate coupling, cause an undesirably increasing threshold voltage value (see “510” in the drawing). ). Therefore, in this case, if the pass voltage Veven of too small is applied during the read operation, all of the unselected cell transistors may not be turned on, and a cell transistor may be maintained. This shuts down the entire charge transfer path in the cell string, resulting in an over-program phenomenon that leads to a program state even though the select transistor in the cell string is erased. Therefore, in the read operation of the cell transistors connected to the even bit line (BLe) which is more affected by the floating gate coupling, the word line of the unselected cell transistors is sufficient to take into account the cell transistors having increased threshold voltages. The pass voltage of magnitude Veven should be applied.

반면에 플로팅 게이트 커플링에 영향을 상대적으로 덜 받는 오드 비트라인(BLo)에 연결된 셀 트랜지스터들은 문턱전압값이 원하지 않게 증가하는 현상이 보다 덜 발생한다(도면에서 "520" 참조). 따라서 이 경우에는 오버-프로그램(over-program) 현상의 발생 가능성이 상대적으로 작다. 따라서 플로팅 게이트 커플링에 영향을 상대적으로 덜 받는 오드 비트라인(BLo)에 연결된 셀 트랜지스터들에 대한 리드 동작시에는, 이븐 비트라인(BLe)에 연결된 셀 트랜지스터들에 대한 리드 동작시보다 상대적으로 작은 크기의 패스전압(Vodd)을 선택되지 않은 셀 트랜지스터들의 워드라인에 인가하더라도 오버-프로그램 현상이 발생할 가능성은 상대적으로 낮다. 이와 같이 선택되지 않은 셀 트랜지스터의 워드라인에 상대적으로 낮은 크기의 패스전압(Vodd)을 인가하게 되면, 소거된 셀 트랜지스터에 인가되는 전기장이 감소하여 리드 디스터브 현상의 발생이 억제된다.On the other hand, cell transistors connected to the odd bit line BLo, which are relatively less affected by floating gate coupling, are less likely to have an undesirably increased threshold voltage (see "520" in the drawing). In this case, therefore, the possibility of over-program phenomenon is relatively small. Therefore, the read operation of the cell transistors connected to the odd bit line BLo, which are relatively less affected by the floating gate coupling, is relatively smaller than the read operation of the cell transistors connected to the even bit line BLe. Even if a large pass voltage Vodd is applied to the word lines of the unselected cell transistors, the possibility of over-programming is relatively low. When the pass voltage Vod having a relatively low magnitude is applied to the word line of the unselected cell transistors, the electric field applied to the erased cell transistors is reduced to suppress the occurrence of the read disturb phenomenon.

지금까지 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리소자의 리드방법에 따르면, 플로팅 게이트 커플링의 영향을 상대적으로 덜 받는 오드 비트라인에 연결된 셀 트랜지스터에 대한 리드 동작 수행시에는 상대적으로 작은 크기의 패스전압을 선택되지 않은 셀 트랜지스터들의 워드라인에 인가함으로써 오버-프로그램 현상의 발생을 억제하면서 동시에 반복적인 리드동작에 의한 리드 디스터브의 발생도 억제시킬 수 있다.As described so far, according to the read method of the NAND flash memory device according to the present invention, a relatively small size is performed when performing a read operation on a cell transistor connected to an odd bit line, which is relatively less affected by floating gate coupling. By applying the pass voltage to the word lines of the unselected cell transistors, the occurrence of the over-program phenomenon can be suppressed, and at the same time, the generation of the read disturb due to the repetitive read operation can be suppressed.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (5)

제1 비트라인 및 제2 비트라인이 교대로 배치되고, 상기 제1 비트라인에 연결된 셀 트랜지스터에 대해 페이지 단위의 프로그램 동작이 먼저 수행된 후에 상기 제2 비트라인에 연결된 셀 트랜지스터에 대해 페이지 단위의 프로그램 동작이 수행되는 낸드 플래시 메모리소자의 리드방법에 있어서,A first bit line and a second bit line are alternately arranged, and a page unit program operation is first performed on a cell transistor connected to the first bit line, and then a page unit of a cell transistor connected to the second bit line is performed. A read method of a NAND flash memory device in which a program operation is performed, 상기 제1 비트라인에 연결되는 셀 트랜지스터에 대한 리드시 선택된 셀 트랜지스터의 워드라인에는 리드전압을 인가하고 선택되지 않은 셀 트랜지스터의 워드라인에는 제1 패스전압을 인가하는 단계; 및Applying a read voltage to a word line of a selected cell transistor and a first pass voltage to a word line of an unselected cell transistor when a cell transistor connected to the first bit line is read; And 상기 제2 비트라인에 연결되는 셀 트랜지스터에 대한 리드시 선택된 셀 트랜지스터의 워드라인에는 리드전압을 인가하고 선택되지 않은 셀 트랜지스터의 워드라인에는 상기 제1 패스전압과 다른 크기의 제2 패스전압을 인가하는 단계를 포함하는 낸드 플래시 메모리소자의 리드방법.The read voltage is applied to the word line of the selected cell transistor when the cell transistor connected to the second bit line is read, and the second pass voltage having a different magnitude from the first pass voltage is applied to the word line of the unselected cell transistor. A method of reading a NAND flash memory device comprising the steps of: 제1항에 있어서,The method of claim 1, 상기 제2 패스전압이 상기 제1 패스전압보다 작은 크기를 갖도록 하는 낸드 플래시 메모리소자의 리드방법.And reading the NAND flash memory device such that the second pass voltage is smaller than the first pass voltage. 제2항에 있어서,The method of claim 2, 상기 제2 패스전압은 상기 제1 패스전압보다 0.1V 내지 1.0V 작도록 설정하 는 낸드 플래시 메모리소자의 리드방법.And the second pass voltage is set to be 0.1V to 1.0V less than the first pass voltage. 제1항에 있어서,The method of claim 1, 상기 제1 비트라인은 이븐 비트라인이고, 상기 제2 비트라인은 오드 비트라인인 낸드 플래시 메모리소자의 리드방법.And the first bit line is an even bit line, and the second bit line is an odd bit line. 제1항에 있어서,The method of claim 1, 상기 제1 비트라인은 오드 비트라인이고, 상기 제2 비트라인은 이븐 비트라인인 낸드 플래시 메모리소자의 리드방법.And the first bit line is an odd bit line, and the second bit line is an even bit line.
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