KR100832611B1 - 디스플레이 및 어레이 기판 - Google Patents

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Abstract

디스플레이가 기판(SUB)과 상기 기판(SUB) 상에 매트릭스 형태로 배열된 복수의 화소들(PX)을 포함한다. 복수의 화소들(PX)의 각각은, 디스플레이 소자(OLED)와, 서로 도전형이 동일한 제1 전계 효과 트랜지스터(DR, SW1)를 포함한다. 상기 디스플레이 소자(OLED)와 상기 제1 전계 효과 트랜지스터(DR)는 제1 및 제2 전원 단자(ND1, ND2) 간에 직렬로 전기적 접속된다. 상기 제2 전계 효과 트랜지스터(SW1)의 소스가 상기 제1 전계 효과 트랜지스터(DR)의 게이트에 전기적 접속된다. 상기 제1 전계 효과 트랜지스터(DR)는 상기 제2 전계 효과 트랜지스터(SW1)보다 문턱 전압이 더 깊다.
OLED, 전계 효과 트랜지스터, 문턱 전압, 디스플레이, 화소

Description

디스플레이 및 어레이 기판{DISPLAY AND ARRAY SUBSTRATE}
도1은 본 발명의 실시예에 따른 디스플레이를 개략 보여주는 평면도.
도2는 도1의 디스플레이에 대해 채택될 수 있는 구조의 예를 도시한 단면도.
도3은 도1에 도시한 디스플레이를 구동하는 방법의 예를 개략 도시한 타이밍 차트.
도4는 구동 제어 소자에 대해 채택될 수 있는 구조의 예를 개략 도시한 단면도.
도5는 다이오드 접속 스위치에 대해 채택될 수 있는 구조의 예를 개략 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
PX: 화소
SUB: 절연 기판
XDR: 비디오 신호선 드라이버
YDR: 주사 신호선 드라이버
SL1, SL2: 주사 신호선
DR: 구동 제어 소자
SW1: 다이오드 접속 스위치
SW2: 비디오 신호 공급 제어 스위치
SW2: 출력 제어 스위치
OLED: 디스플레이 소자
[문헌 1] 미국 특허 번호 제6,373,454호
본 발명은 디스플레이 및 어레이 기판에 관한 것이다.
유기 EL(organic electroluminescent) 디스플레이는 디스플레이 소자를 통해 흐르는 구동 전류를 사용하여 디스플레이 소자의 광 특성을 제어한다. 이런 디스플레이의 화소들에 대해서 여러 구조들이 채택될 수 있다. 예를 들어, 미국 특허 번호 제6,373,454호는 각각의 화소 회로가 전류 미러(mirror)를 포함하는 유기 EL 디스플레이를 기술하고 있다.
유기 EL 디스플레이가 전형적으로 보여주는 것처럼 구동 전류가 디스플레이 소자를 통해 흐르는 능동 매트릭스형 디스플레이(active matrix display)에서, 전계 효과 트랜지스터(FET)가 구동 제어 소자로서 사용된다. FET의 게이트 및 비디오 신호선은 적어도 하나의 스위치를 통해서 서로 접속된다. 이 스위치도 FET로 구성된다.
기입 기간 동안에, 스위치는 폐쇄(close)되고 비디오 신호가 구동 제어 소자의 게이트로 공급된다. 차순의 보유 기간(retention period) 동안에, 스위치는 개방(open)되고 구동 제어 소자의 게이트 대 소스 전압이 고정값으로 유지된다. 구동 제어 소자는 구동 전류의 크기가 게이트 대 소스 전압에 대응하도록 디스플레이 소자를 통해 흐르는 구동 전류를 제어한다.
이 스위치는 통상 유리 기판과 같은 절연체 상에 형성된다. 따라서 문턱 전압(threshold voltage)은 서로 다른 스위치들 중에서 가변한다. 결과적으로, 만일 예를 들어 p 채널 FET가 스위치로 사용된다면, 모든 화소들에서의 스위치들의 게이트 대 소스 전압들이 보유 기간 동안에 하위 문턱 값 영역(sub-threshold region) 내에 드는 것을 방지하기 위해서, 스위치를 폐쇄하기 위한 오프 신호로서 고전압이 p 채널 FET의 게이트에 가해질 필요가 있다. 그러나, 이 오프 신호는 바람직하게는 p 채널 FET의 절연 파괴(dielectric breakdown) 또는 저속 트래핑(slow trapping) 현상을 방지하기 위해서 저 전압을 가져야 한다.
본 발명의 목적은 구동 제어 소자의 게이트에 접속된 FET가 뛰어난 오프 특성을 나타내도록 하여 주며 FET의 절연 파괴와 저속 트래핑 현상을 방지하는 것이다.
본 발명의 제1 양태에 따라서, 기판과 상기 기판상에서 매트릭스 형태로 배열된 복수의 화소들을 포함하는 디스플레이가 제공되는데, 여기서, 상기 복수의 화소들 각각은, 디스플레이 소자와, 제1 전계 효과 트랜지스터 -상기 디스플레이 소자와 상기 제1 전계 효과 트랜지스터는 제1 및 제2 전원 단자 간에서 직렬로 전기적 접속됨- 와, 자신의 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 전기적 접속된 제2 전계 효과 트랜지스터 -상기 제1 및 제2 전계 효과 트랜지스터는 서로 그 도전형이 동일하고, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 문턱 전압에 있어서 더 깊음- 를 포함한다.
본 발명의 제2 양태에 따라서, 기판과 상기 기판상에서 매트릭스 형태로 배열된 화소들을 포함하는 디스플레이가 제공되는데, 여기서, 상기 각각의 화소는, 디스플레이 소자와, 제1 전계 효과 트랜지스터 -상기 디스플레이 소자와 상기 제1 전계 효과 트랜지스터는 제1 및 제2 전원 단자 간에서 직렬로 전기적 접속됨- 와, 자신의 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 전기적 접속된 제2 전계 효과 트랜지스터 -상기 제1 및 제2 전계 효과 트랜지스터는 서로 그 도전형이 동일하고, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 채널 길이에 있어서 더 김- 를 포함한다.
본 발명의 제3 양태에 따라서, 기판과 상기 기판상에서 매트릭스 형태로 배열된 화소들을 포함하는 디스플레이가 제공되는데, 여기서, 상기 각각의 화소는, 디스플레이 소자와, 제1 전계 효과 트랜지스터 -상기 디스플레이 소자와 상기 제1 전계 효과 트랜지스터는 제1 및 제2 전원 단자 간에서 직렬로 전기적 접속됨- 와, 자신의 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 전기적 접속된 제2 전계 효과 트랜지스터 -상기 제1 및 제2 전계 효과 트랜지스터는 서로 그 도전형이 동일함- 를 포함하고, 상기 제1 및 제2 전계 효과 트랜지스터 중에서 상기 제1 전계 효과 트랜지스터만이 상기 문턱 전압을 더 깊게 하는 불순물들로 도핑된 채널을 포함한다.
본 발명의 제4 양태에 따라서, 기판과 상기 기판상에서 매트릭스 형태로 배열된 화소들을 포함하는 디스플레이가 제공되는데, 여기서, 상기 각각의 화소는, 디스플레이 소자와, 제1 전계 효과 트랜지스터 -상기 디스플레이 소자와 상기 제1 전계 효과 트랜지스터는 제1 및 제2 전원 단자 간에서 직렬로 전기적 접속됨- 와, 자신의 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 전기적 접속된 제2 전계 효과 트랜지스터 -상기 제1 및 제2 전계 효과 트랜지스터는 서로 그 도전형이 동일함- 를 포함하고, 상기 제1 및 제2 전계 효과 트랜지스터 중에서 상기 제2 전계 효과 트랜지스터만이 상기 문턱 전압을 더 얕게 하는 불순물들로 도핑된 채널을 포함한다.
본 발명의 제5 양태에 따라서, 기판과 상기 기판상에서 매트릭스 형태로 배열된 복수의 화소 회로들을 포함하는 어레이 기판이 제공되는데, 여기서, 상기 복수의 화소 회로들 각각은, 화소 전극과, 전원 단자와 상기 화소 전극 간에 디스플레이 소자와 직렬로 접속된 제1 전계 효과 트랜지스터와, 자신의 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 전기적 접속된 제2 전계 효과 트랜지스터 -상기 제1 및 제2 전계 효과 트랜지스터는 서로 그 도전형이 동일하고, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 문턱 전압에 있어서 더 깊음-를 포함한다.
본 발명의 실시예들이 도면들을 참조하여 이하에 자세히 설명된다. 도면들에서, 동일 참조 번호들은 유사한 기능들을 제공하는 소자들을 표시한다. 중복 설 명은 하지 않을 것이다.
도1은 본 발명의 실시예에 따른 디스플레이를 개략 보여주는 평면도이다.
도1의 디스플레이는 능동 매트릭스형 구동 방법을 채택한 능동 매트릭스형 유기 EL 디스플레이이다. 이 디스플레이는 복수의 화소 PX를 포함한다. 이 화소들은 예를 들어 유리 기판과 같은 절연 기판 SUB 상에 매트릭스 형태로 배치된다.
비디오 신호선 드라이버 XDR 및 주사 신호선(scan signal line) 드라이버 YDR이 기판 SUB 상에 배치된다.
주사선들 SL1 및 SL2는 화소들 PX의 행 방향, 즉 X 방향을 따라 연장되며, 화소들 PX의 열들을 따른 Y 방향으로 기판 SUB 상에 배치된다. 주사 신호선들 SL1 및 SL2는 주사 신호선 드라이버 YDR에 접속되는데,이 드라이버는 주사 신호를 전압 신호로서 공급한다.
비디오 신호선들은 Y 방향으로 연장하고 X 방향을 따라 배치된다. 비디오 신호선들 DL은 비디오 신호선 드라이버 XDR에 접속되고, 이 드라이버는 비디오 신호를 전류 신호로서 공급한다.
전원선들 PSL도 기판 SUB 상에 배치된다.
화소들 PX의 각각은 구동 제어 소자 DR, 다이오드 접속 스위치 SW1, 비디오 신호 공급 제어 스위치 SW2, 출력 제어 스위치 SW3, 캐패시터 C, 및 디스플레이 소자 OLED를 포함한다. 다이오드 접속 스위치 SW1 및 비디오 신호 공급 제어 스위치 SW2 는 스위치 그룹 SWG를 구성한다.
디스플레이 소자 OLED는 서로 마주 보는 양극과 음극, 그리고 이들 사이를 흐르는 전류에 좌우되어 가변하는 광 특성을 갖는 활성층(active layer)을 포함한다. 여기서, 예를 들어, 디스플레이 소자 OLED는, 활성층으로서 유기 재료로 된 발광층(light-emitting layer)을 포함하는 유기 EL 소자이다. 예를 들어, 양극은 화소 PX, 즉 화소 전극에 대응하여 섬(island) 형상으로 형성된 하부 전극이다. 예를 들어, 음극은 모든 화소들 PX에 공통적이고 활성층을 그 사이에 두고 하부 전극과 마주 보는 상부 전극이다. 환언하면, 음극은 공통 또는 대향 전극(counter electrode)이다.
구동 제어 소자 DR은, 반도체 층에 형성된, 소스, 드레인 및 채널을 갖는 박막 트랜지스터(이하에서, TFT로 지칭됨)이다. 여기서, 예를 들어, 구동 제어 소자 DR은 반도체 층으로서의 다결정 실리콘 층을 포함하는 p 채널 TFT로 구성된다. 구동 제어 소자 DR의 소스는 전원선 PSL에 접속된다. 전원선 PSL 상의 노드 ND1은 제1 전원 단자에 대응한다.
다이오드 접속 스위치 SW1은 구동 제어 소자 DR의 게이트 및 드레인 간에 접속된다. 다이오드 접속 스위치 SW1의 스위칭 동작은, 예를 들어 주사 신호선 SL2를 통해 주사 신호선 드라이버 YDR에 의해 공급되는 주사 신호에 의해 제어된다. 여기서, 예를 들어, 다이오드 접속 스위치 SW1은, 주사 신호선 SL2에 접속된 게이트와, 각각이 구동 제어 소자 DR의 게이트 및 드레인에 접속된 소스와 드레인을 갖는 p 채널 TFT로 구성된다.
비디오 신호 공급 제어 스위치 SW2는 구동 제어 소자 DR의 드레인과 비디오 신호선 DL 간에 접속된다. 비디오 신호 공급 제어 스위치 SW2의 스위칭 동작은, 예를 들어 주사 신호선 SL2를 통해서 주사 신호선 드라이버 YDR에 의해 공급되는 주사 신호에 의해 제어된다. 여기서, 예를 들어, 비디오 신호 공급 제어 스위치 SW2는 주사 신호선 SL2에 접속되는 게이트와, 각각이 구동 제어 소자 DR의 드레인과 비디오 신호선 DL에 접속된 소스와 드레인을 갖는 p 채널 TFT로 구성된다.
출력 제어 스위치 SW3과 디스플레이 소자 OLED는 구동 제어 소자 DR의 드레인과 노드 ND2 간에서 직렬로 접속된다. 노드 ND2는 제2 전원 단자에 대응한다. 여기서, 출력 제어 스위치 SW3은 주사 신호선 SL1에 접속되는 게이트와, 각각이 구동 제어 소자 DR의 드레인과 디스플레이 소자 OLED의 양극에 접속된 소스와 드레인을 갖는 p 채널 TFT로 구성된다. 제2 전원 단자 ND2는 제1 전원 단자 ND1보다 더 낮은 전위를 갖는다.
캐패시터 C는 정전위(constant potential) 단자와 구동 제어 단자 DR의 게이트 간에 접속된다. 여기서, 예를 들어, 캐패시터 C는 노드 ND1과 구동 제어 소자DR의 게이트 간에 접속된다. 캐패시터 C는 기입 기간에 뒤이은 표시 기간 동안에 거의 고정된 값으로 구동 제어 소자 DR의 게이트 대 소스 전압을 유지하도록 기능한다.
도2는 도1의 디스플레이에 대해서 채택될 수 있는 구조의 한 예를 도시한 단면도이다. 도2는 TFT로서의 출력 제어 스위치 SW3과, 각각이 출력 제어 스위치 SW3과 유사한 구조를 갖는, 다이오드 접속 스위치 SW1과 비디오 신호 공급 제어 스위치 SW2 만을 보여주고 있다. 구동 제어 소자 DR도 출력 제어 스위치 SW3과 유사한 구조를 갖는다.
도2에 도시된 대로, 언더코트층(undercoat layer) UC는 절연 기판 SUB의 주 표면상에 형성된다. 예를 들어, SiNX 층 및 SiO2 층으로 된 적층이 언더코트층 UC로서 사용될 수 있다.
패턴화된 다결정 실리콘 층이 반도체 층들 SC로서 언더코트층 UC 상에 배치된다. TFT의 소스 S 및 드레인 D는 서로 분리되도록 각각의 반도체 층 SC 내에 형성된다. 반도체 층 SC의 소스 및 드레인 D 간의 영역 CH는 채널로서 사용된다.
게이트 절연층 GI는 반도체 층 SC 상에 형성된다. 제1 도전 패턴과 절연막 I1은 게이트 절연체 GI 상에 순차적으로 형성된다. 제1 도전 패턴은, TFT들의 게이트들 G, 캐패시터들 C의 제1 전극들(도시 안 됨), 주사 신호선들 SL1 및 SL2, 이들을 서로 접속하는 배선 등과 같은 것으로 활용된다. 절연막 I1은 캐패시터 C의 층간 절연막 및 유전체 층으로서 활용된다.
제2 도전 패턴은 절연막 I1 상에 형성된다. 제2 도전 패턴은 소스 전극들 SE, 드레인 전극들 DE, 캐패시터들 C의 제2 전극들(도시 안 됨), 비디오 신호선들 DL, 전원선들 PSL, 이들을 서로 접속하는 배선 등과 같은 것으로 활용된다. 소스 전극 SE 및 드레인 전극 DE는 절연막들 GI 및 I1 내에 형성된 쓰루 홀들에서 TFT의 소스 S 및 드레인 D에 각각 접속된다.
절연막 I2 및 제3 도전 패턴은 제2 패턴 및 절연막 I1 상에 순차적으로 형성된다. 절연막 I2는 패시베이션막 및/또는 평탄화된 층으로서 활용된다. 제3 도전 패턴은 각각의 유기 El 소자 OLED 내의 화소 전극 PE로서 활용된다. 여기서, 예를 들어, 화소 전극 PE는 양극이다.
절연막 I2는, 각각의 화소 PX에 대해 형성되고, 드레인 전극 DE와 통신하며, 출력 제어 스위치 SW3의 드레인 D에 접속된 쓰루 홀을 갖는다. 각각의 화소 전극 PE는 쓰루 홀의 측벽 및 저면을 도포하고 그에 따라 드레인 전극 DE를 통해서 출력 제어 스위치 SW3의 드레인 D에 접속된다.
구획 절연층 SI는 절연막 I2 상에 형성된다. 여기서, 예를 들어, 구획 절연층 SI는 유기 절연층 SI1과 유기 절연층 SI2로 된 적층으로 구성된다. 그러나, 유기 절연층 SI1은 생략될 수 있다.
쓰루 홀들은 화소 전극들 PE의 위치들에서 구획 절연층 SI 내에 형성된다. 구획 절연층 SI 내의 각각의 쓰루 홀에서는, 발광층을 포함하는 유기층 ORG가 화소 전극 PE를 도포한다. 발광층은 예를 들어 적색, 녹색, 및 청색광을 발광하는 유기 발광 화합물(luminescent organic compound)을 포함하는 박막이다. 유기층 ORG는, 예를 들어 발광층에 더하여 홀 주입층, 홀 수송층, 전자 주입층, 및 전자 수송층을 포함할 수 있다. 유기 재료 ORG를 구성하는 층들은 예를 들어 마스크 피착법 또는 잉크 제트법에 의해 형성될 수 있다.
공통 전극 CE는 구획 절연층 SI 및 유기층들 ORG 상에 형성된다. 공통 전극 CE는, 절연층 I1, 절연층I2, 및 구획 절연층 SI 내에 형성된 콘택트 홀(도시 안 됨)을 통해, 노드 ND2를 제공하는 전극 배선에 전기적으로 접속된다. 여기서, 예를 들어, 공통 전극 CE는 음극이다.
각각의 유기 EL 소자 OLED는 화소 전극 PE, 유기층 ORG, 및 공통 전극 CE로 구성된다.
이 디스플레이에서, 어레이 기판은 기판 SUB, 화소 전극 PE, 및 이들 사이에 개재된 부재들로 구성된다. 어레이 기판은 구획 절연층 SI, 주사 신호선 드라이버 YDR, 및 비디오 신호선 드라이버 XDR을 추가로 포함할 수 있다.
도3은 도1에 도시된 디스플레이를 구동하는 방법의 예를 개략 도시한 타이밍 차트이다.
도3에서, 가로축은 시간을 표시하고, 세로축은 전위 또는 전류의 크기를 표시한다. 도3에서, 'XDR 출력(Iout)'으로 도시된 파형은 비디오 신호선 드라이버 XDR에 의해 비디오 신호선 DL을 통해 흐르는 전류를 표시한다. 'SL1 전위' 및 'SL2 전위'들로 표시된 파형들은 주사 신호선들 SL1 및 SL2의 전위들을 표시한다. 'DR 게이트 전위'로서 도시된 파형은 구동 제어 소자 DR의 게이트 전위를 표시한다.
도3에 도시된 방법에 따라서, 도1의 디스플레이는 이하에 설명된 방법에 의해 구동된다.
특정의 그레이 레벨(gray level)이, m번째 행의 화소들 PX가 선택되는 기간 동안에, 즉 m번째 행 선택 기간 동안에 m 번째 행의 화소들 PX 중의 하나 위에 표시되어야 할 때, 예를 들어, 주사 신호선 SL1의 전위가 먼저 스위치 SW3을 턴온하는 제2 전위로부터 스위치 SW3을 턴오프하는 제1 전위로 변화되어 스위치 SW3을 개방(open)하게 된다 (비 도통 상태). 스위치 SW3이 개방된 기입 기간 동안에, 이하에 설명된 기입 동작이 수행된다.
먼저, 예를 들어, 주사 신호선 SL2의 전위가 스위치들 SW1 및 SW2를 턴 오프하는 제3 전위로부터 스위치들 SW1 및 SW2를 턴온하는 제4 전위로 변화되어 스위치들 SW1 및 SW2를 폐쇄한다(도통 상태). 이는 구동 제어 소자 DR의 게이트와, 구동 제어 소자 DR의 드레인과, 비디오 신호선 DL을 함께 접속한다.
이후, 비디오 신호선 드라이버 XDR은 비디오 신호선 DL을 통해서 선택된 화소 PX에 비디오 신호를 공급한다. 즉, 비디오 신호선 드라이버 XDR은 전원 단자 ND1으로부터 비디오 신호선 DL로 전류 Iout 를 흐르게 한다. 전류 Iout 의 크기는 선택된 화소 PX의 디스플레이 소자 OLED를 통해 흐르게 될 구동 전류, 즉 선택된 화소 PX 상에 표시될 그레이 레벨에 대응한다. 이 기입 동작은, 전류 Iout 가 구동 제어 소자 DR의 소스와 드레인 간에 흐를 때 획득된 값에 구동 제어 소자 DR의 게이트 전위를 설정한다.
그러면, 주사 신호선 SL2의 전위는 제4 전위로부터 제3 전위로 변화되어 스위치들 SW1 및 SW3을 개방한다(비 도통 상태). 즉, 구동 제어 소자 DR의 게이트와, 구동 제어 소자 DR의 드레인과, 비디오 신호선 DL은 서로 접속해제된다. 다음 순서로, 주사 신호선 SL1의 전위가 제1 전위로부터 제2 전위로 변화되어 스위치 SW3을 폐쇄한다 (도통 상태).
이상 설명한 대로, 기입 동작은, 구동 제어 소자 DR의 게이트 전위를 전류 Iout가 흐를 때 획득된 값에 설정한다. 이 게이트 전위는 스위치들 SW1과 SW2가 폐쇄될 때까지 유지된다. 결과적으로, 스위치 SW3이 폐쇄된 실효 표시 기간 동안에, 전류 Iout 에 대응하는 크기를 갖는 구동 전류가 디스플레이 소자 OLED를 통해 흐르고, 그에 따라 구동 전류의 크기에 대응하는 그레이 레벨을 표시하게 된다.
본 실시예에서, 구동 제어 소자 DR의 문턱 전압이 충분히 깊은 레벨에 설정된다. 여기서, 구동 제어 소자 DR은 다이어드 접속 스위치 SW1보다 문턱 전압에 있어서 더 깊다. 이하에서 설명하는 대로, 이는 다이오드 접속 스위치 SW1의 게이트에 공급되는 오프 신호가 비교적 낮은 전압을 갖는다 하더라도 다이오드 접속 스위치 SW1의 게이트 대 소스 전압이 하위 문턱값 영역 내에 드는 것을 방지할 수 있도록 하여 준다.
다이오드 접속 스위치 SW1의 턴 오프 동작은 노드 ND4의 전위에 의해 영향을 받는다. 구체적으로, 보유 기간 동안에, 노드 ND4의 더 낮은 전위가, 다이오드 접속 스위치 SW1의 비교적 낮은 게이트 전압에도 불구하고 다이오드 접속 스위치 SW1의 게이트 대 소스 전압이 하위 문턱값 영역 내에 드는 것을 방지한다.
보유 기간 동안의 노드 ND4의 전위는 구동 제어 소자 DR의 문턱 전압에 의해서도 영향을 받는다. 구체적으로, 구동 제어 소자 DR의 문턱 전압이 더 깊어질수록, 노드 ND4의 전위가 더 낮아진다. 구동 제어 소자 DR이 p 채널 TFT이기 때문에, 문턱 전압이 더 낮게 설정될수록, 보유 기간 동안의 노드 ND4의 전위가 더 낮게 된다.
따라서, 예를 들어 구동 제어 소자 DR의 문턱 전압을 충분히 깊은 레벨에 설정하여 이를 다이오드 접속 스위치 SW1의 문턱 전압보다 깊게 함으로써, 다이오드 접속 스위치 SW1의 게이트에 공급되는 오프 신호가 비교적 낮은 전압을 갖는다 하더라도 다이오드 접속 스위치 SW1의 게이트 대 소스 전압이 하위 문턱값 영역 내에 드는 것을 방지할 수 있도록 하여 준다.
'트랜지스터의 문턱 전압이 더 깊다'라는 문구의 의미는, 예를 들어, 트랜지스터가 p 채널 전계 효과 트랜지스터인 경우에 트랜지스터가 더 낮은 문턱 전압을 갖는다는 것과, 트랜지스터가 n 채널 전계 효과 트랜지스터인 경우에 트랜지스터가 더 높은 문턱 전압을 갖는다는 것이다. 또한, '트랜지스터의 문턱 전압이 더 얕다'라는 문구의 의미는, 예를 들어, 트랜지스터가 p 채널 전계 효과 트랜지스터인 경우에 트랜지스터가 더 높은 문턱 전압을 갖는다는 것과, 트랜지스터가 n 채널 전계 효과 트랜지스터인 경우에 트랜지스터가 더 낮은 문턱 전압을 갖는다는 것이다. 따라서, 각각이 음의 문턱 전압을 갖는 두 개의 p 채널 전계 효과 트랜지스터가 비교되어야 할 때, 트랜지스터 중에 그 문턱값 절대치가 더 큰 트랜지스터가 다른 것보다 문턱 전압에 있어서 더 깊게 된다. 유사하게, 각각이 양의 문턱 전압을 갖는 두개의 n 채널 전계 효과 트랜지스터가 비교되어야 할 때, 트랜지스터 중에 그 문턱값 절대치가 더 큰 트랜지스터가 다른 것보다 문턱 전압에 있어서 더 깊다.
구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 문턱 전압들 간의 차의 절대치는 예를 들어 약 0.5V 와 1.5V 사이의 값을 갖는다. 통상적으로, 이 차이는 약 1V이다.
이하에 설명하는 구조는 구동 제어 소자 DR의 문턱 전압이 다이오드 접속 스위치 SW1의 것보다 더 깊어지도록 설정하기 위해 채택될 수 있다.
도4는 구동 제어 소자에 대해 채택될 수 있는 구조의 한 예를 개략 도시한 단면도이다. 도5는 다이오드 접속 스위치에 대해 채택될 수 있는 구조의 한 예를 개략 도시한 단면도이다.
도4의 구동 제어 소자 DR은 채널 길이만을 제외하고 도5의 다이오드 접속 스위치 SW1의 것과 유사한 구조를 갖는다. 즉, 도4의 구동 제어 소자 DR의 채널 길이 L1은 도5의 다이오드 접속 스위치 SW1의 채널 길이 L2 보다 길다. 예를 들어, 채널 길이 L1은 12㎛ 이고 채널 길이 L2 는 4.5 ㎛ 이다. 이런 구조는 구동 제어 소자 DR의 문턱 전압이 다이오드 접속 스위치 SW1의 문턱 전압보다 더 깊게 설정되도록 하여준다.
채널 L1 대 채널 L2 의 비율인 L1 /L2 는 예를 들어 2와 5 사이의 값을 갖는다. 이는 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 문턱 전압들의 차의 절대값이 상기 범위 내에 쉽게 설정되도록 하여준다. 만일 다중 게이트 구조가 다이오드 접속 스위치 SW1에 대해 채택되었다면, 다이오드 접속 스위치의 최단 채널 길이는 채널 길이 L2 이다.
비디오 신호선 드라이버 XDR과 주사 신호선 드라이버 YDR 중 적어도 하나는 기판 SUB 상에 형성될 수 있다. 환언하면, 드라이버들에 포함된 n 채널 TFT들 및/또는 p 채널 TFT들은 기판 SUB 상에 적어도 부분적으로 형성될 수 있다. 이 경우에, TFT의 채널을 작은 양의 불순물로 도핑하는 채널 도핑 기술이 활용되어 화소들 PX와 드라이버들 XDR 및 YDR에 포함된 TFT들의 특성들을 안정화할 수 있다. 그러나, 채널 도핑 기술은 도핑량 불균일성을 낳을 수 있는데, 이는 문턱 전압 불균일성을 초래할 수 있다. 따라서, 구동 제어 소자 DR의 형성에 있어서 채널 도핑 기술의 채택을 피하는 것이 바람직하다. 이는 채널 도핑 기술의 채택에 기인한 문턱 전압 불균일성, 즉 표시 불균일성을 방지하게 해 준다.
예를 들어, 이하에 기술된 프로세스는 다이오드 접속 스위치 SW1의 문턱 전압보다 구동 제어 소자 DR의 문턱 전압을 더 깊게 설정하는 데에 채택될 수 있다.
예를 들어, 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 채널들 CH 중에서, 구동 제어 소자 DR의 채널 CH 만이 문턱 전압을 더 깊게 해주는 불순물들로 도핑된다. 구동 제어 소자 DR이 p 채널 FET이기 때문에, 구동 제어 소자 DR의 채널 CH 만이 예를 들어 재료 가스로서의 PH3 를 사용하여 P 이온들로 도핑된다. 이는 구동 제어 소자 DR의 문턱 전압을 다이오드 접속 스위치 SW1의 것보다 더 깊게 설정하도록 하는 것을 가능케 한다.
또는, 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 채널들 CH 중에서, 다이오드 접속 스위치 SW1의 채널 CH 만이 문턱 전압을 더 얕게 해주는 불순물들로 도핑된다. 다이오드 접속 스위치 SW1이 p 채널 FET이기 때문에, 다이오드 접속 스위치 SW1의 채널 CH 만이 예를 들어 재료 가스로서의 B2H6 를 사용하여 B 이온들로 도핑된다. 이는 구동 제어 소자 DR의 문턱 전압을 다이오드 접속 스위치SW1의 것보다 더 깊게 설정하도록 하는 것을 가능케 한다.
문턱 전압 설정과 연계하여 이상 설명한 기술은 서로 결합될 수 있다. 예를 들어, 구동 제어 소자 DR의 채널 CH 만이 문턱 전압을 더 깊게 만드는 불순물들로 도핑될 수 있는 반면, 다이오드 접속 스위치 SW1의 채널 CH 만이 문턱 전압을 더 앝게 만드는 불순물들로 도핑될 수 있다. 또는, 도4 및 도5의 구조들은, 문턱 전압을 더 깊게 만드는 불순물들로 도핑된 구동 제어 소자 DR의 채널 CH 만을 가지면서 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 각각에 대해서 채택될 수 있다. 또는, 도4 및 도5의 구조들은 문턱 전압을 더 얕게 만드는 불순물들로 도핑된 다이오드 접속 스위치 SW1의 채널 CH 만을 가지고서 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 각각에 대해서 채택될 수 있다. 또는, 도4 및 도5의 구조들은, 구동 제어 소자 DR의 문턱 전압을 더 깊게 만드는 불순물들로 도핑된 구동 제어 소자 DR의 채널 CH 만과 다이오드 접속 스위치 SW1의 문턱 전압을 더 얕게 만드는 불순물들로 도핑된 다이오드 접속 스위치 SW1의 채널 CH 만을 가지고서, 구동 제어 소자 DR과 다이오드 접속 스위치 SW1의 각각에 대해서 채택될 수 있다.
각각의 화소 PX가 전류 미러 회로를 포함하는 유기 EL 디스플레이가 예시적으로 보여졌다. 그러나, 또 다른 회로가 화소 PX에 대해서 채택될 수 있다. 예를 들어, 전압 신호가 비디오 신호로서 기입되는 구성이 전류 신호가 비디오 신호로서 기입되는 구성을 대체하여 채택될 수 있다.
부가의 이점들 및 변경들이 당업자에 의해서 이뤄질 수 있다. 따라서, 본 발명은 넓은 의미에서 여기 보여지고 설명된 특정의 상세 사항들 및 대표적 실시예들에만 국한되는 것은 아니다. 그에 따라, 첨부된 청구범위와 그 균등물에 의해 정의되는 일반적 발명 개념의 정신 및 범위를 벗어나지 않고서 여러 변형예들이 이뤄질 수 있다.
본 발명에 따라서, 디스플레이 및 어레이 기판에 대해서, 구동 제어 소자의 게이트에 접속된 FET가 뛰어난 오프 특성을 나타내도록 하여 주며 FET의 절연 파괴와 저속 트래핑 현상을 방지하는 것이 획득되었다.

Claims (16)

  1. 디스플레이로서, 기판과, 상기 기판상에 매트릭스 형태로 배열된 복수의 화소와, 복수의 비디오 신호선을 포함하며,
    상기 복수의 화소 각각은,
    디스플레이 소자와,
    제1 전계 효과 트랜지스터 -상기 디스플레이 소자와 상기 제1 전계 효과 트랜지스터는 제1 및 제2 전원 단자 간에 직렬로 접속됨- 와,
    상기 제1 전계 효과 트랜지스터의 드레인과 상기 제1 전계 효과 트랜지스터의 게이트와 상기 비디오 신호선의 접속을, 이들이 서로 접속되는 제1 상태와 이들이 서로 접속해제되는 제2 상태 사이에서 스위칭하는 스위치 그룹
    을 포함하고,
    상기 스위치 그룹은, 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 접속된 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 및 제2 전계 효과 트랜지스터는 서로 도전형이 동일하고, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 문턱 전압이 더 깊은 디스플레이.
  2. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 채널 길이가 더 긴 디스플레이.
  3. 제1항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터 중에서, 상기 제1 전계 효과 트랜지스터만이 상기 문턱 전압을 더 깊게 하는 불순물들로 도핑된 채널을 포함하는 디스플레이.
  4. 제1항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터 중에서, 상기 제2 전계 효과 트랜지스터만이 상기 문턱 전압을 더 얕게 하는 불순물들로 도핑된 채널을 포함하는 디스플레이.
  5. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 채널 길이가 더 길고,
    상기 제1 및 제2 전계 효과 트랜지스터 중에서, 상기 제1 전계 효과 트랜지스터만이 상기 문턱 전압을 더 깊게 하는 불순물들로 도핑된 채널을 포함하는
    디스플레이.
  6. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 채널 길이가 더 길고,
    상기 제1 및 제2 전계 효과 트랜지스터 중에서 상기 제2 전계 효과 트랜지스터만이 상기 문턱 전압을 더 얕게 하는 불순물들로 도핑된 채널을 포함하는
    디스플레이.
  7. 제1항에 있어서, 상기 제1 및 제2 전계 효과 트랜지스터 중에서, 상기 제1 전계 효과 트랜지스터만이 상기 문턱 전압을 더 깊게 하는 불순물들로 도핑된 채널을 포함하고, 상기 제2 전계 효과 트랜지스터만이 상기 문턱 전압을 더 얕게 하는 불순물들로 도핑된 채널을 포함하는
    디스플레이.
  8. 제1항에 있어서, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 채널 길이가 더 길고,
    상기 제1 및 제2 전계 효과 트랜지스터 중에서, 상기 제1 전계 효과 트랜지스터만이 상기 문턱 전압을 더 깊게 하는 불순물들로 도핑된 채널을 포함하고, 상기 제2 전계 효과 트랜지스터만이 상기 문턱 전압을 더 얕게 하는 불순물들로 도핑된 채널을 포함하는
    디스플레이.
  9. 제1항에 있어서, 상기 디스플레이 소자는 유기 EL 소자인 디스플레이.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 어레이 기판으로서, 기판과, 상기 기판상에 매트릭스 형태로 배열된 복수의 화소 회로와, 복수의 비디오 신호선을 포함하며,
    상기 복수의 화소 회로 각각은,
    화소 전극과,
    전원 단자와 상기 화소 전극 간에서 디스플레이 소자와 직렬로 접속될 제1 전계 효과 트랜지스터와,
    상기 제1 전계 효과 트랜지스터의 드레인과 상기 제1 전계 효과 트랜지스터의 게이트와 상기 비디오 신호선의 접속을, 이들이 서로 접속되는 제1 상태와 이들이 서로 접속해제되는 제2 상태 사이에서 스위칭하는 스위치 그룹
    을 포함하고,
    상기 스위치 그룹은, 소스가 상기 제1 전계 효과 트랜지스터의 게이트에 접속된 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 및 제2 전계 효과 트랜지스터는 서로 도전형이 동일하고, 상기 제1 전계 효과 트랜지스터는 상기 제2 전계 효과 트랜지스터보다 문턱 전압이 더 깊은 어레이 기판.
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