KR100832279B1

KR100832279B1 - Drive circuit and display apparatus including the same

Info

Publication number: KR100832279B1
Application number: KR1020060073905A
Authority: KR
Inventors: 다카시 이와미; 도모아키 다츠미
Original assignee: 파이오니아 가부시키가이샤
Priority date: 2005-08-04
Filing date: 2006-08-04
Publication date: 2008-05-26
Also published as: KR20070017078A

Abstract

Disclosed is a driving circuit that enables an improvement in driving capability and a power recovery efficiency of a switching device in an output circuit for driving a capacitive load. The driving circuit includes a second power supply circuit for supplying a second power supply voltage; And a plurality of output control circuits for individually controlling the switching operations of the first switching transistor and the second switching transistor. The second power supply circuit generates a second power supply voltage by superimposing a direct current voltage on the first power supply voltage from the output terminal of the first power supply circuit and supplies the generated voltage to the output control circuit. The first switching transistor selectively provides an output voltage to its corresponding capacitive load in response to the first switching control signal supplied from its corresponding output control circuit.

Drive circuit, switching device, display, capacitive load, power recovery

Description

DRIVE CIRCUIT AND DISPLAY APPARATUS INCLUDING THE SAME}

도 1 은 종래의 구동 회로의 일부 구성을 개략적으로 나타내는 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a view schematically showing some components of a conventional drive circuit.

도 2 는 도 1 에 도시된 구동 회로에서 생성된 신호 파형들을 나타내는 타이밍 차트. 2 is a timing chart showing signal waveforms generated in the driving circuit shown in FIG.

도 3 은 본 발명의 일 실시형태인 표시 장치 (플라즈마 디스플레이) 의 구성을 개략적으로 나타내는 블록도.3 is a block diagram schematically showing the configuration of a display device (plasma display) according to one embodiment of the present invention;

도 4 는 열전극 드라이버 (어드레스 드라이버) 의 구성을 개략적으로 나타내는 도면.4 is a diagram schematically showing a configuration of a column electrode driver (address driver).

도 5 는 본 발명의 제 1 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.5 is a diagram schematically showing a configuration of a driving circuit according to the first embodiment of the present invention.

도 6 은 구동 시퀀스의 예를 개략적으로 나타내는 도면.6 schematically illustrates an example of a drive sequence.

도 7 은 도 5 에 도시된 구동 회로에서 생성된 신호 파형들을 나타내는 타이밍 차트.7 is a timing chart showing signal waveforms generated in the driving circuit shown in FIG.

도 8 은 MOS 트랜지스터들의 구동 능력의 전압 의존성을 나타내는 그래프.8 is a graph showing voltage dependence of driving capability of MOS transistors.

도 9 는 제 1 실시형태의 변형예의 구성을 개략적으로 나타내는 도면.9 is a diagram schematically showing a configuration of a modification of the first embodiment.

도 10 은 본 발명의 제 2 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.10 is a diagram schematically showing a configuration of a drive circuit according to a second embodiment of the present invention.

도 11 은 본 발명의 제 3 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.11 is a diagram schematically showing a configuration of a drive circuit according to a third embodiment of the present invention.

도 12 는 본 발명의 제 4 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.12 is a diagram schematically showing a configuration of a drive circuit according to a fourth embodiment of the present invention.

도 13 은 본 발명의 제 5 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.13 is a diagram schematically showing a configuration of a drive circuit according to a fifth embodiment of the present invention.

도 14 는 제 5 실시형태의 변형예의 구성을 개략적으로 나타내는 도면.14 is a diagram schematically illustrating a configuration of a modification of the fifth embodiment.

도 15 는 제 5 실시형태의 다른 변형예의 구성을 개략적으로 나타내는 도면.FIG. 15 is a diagram schematically showing a configuration of another modification of the fifth embodiment; FIG.

도 16 은 본 발명의 제 6 실시형태에 따른 구동 회로의 예시적 구성을 개략적으로 나타내는 도면.16 schematically shows an exemplary configuration of a drive circuit according to a sixth embodiment of the present invention.

도 17 은 본 발명의 제 6 실시형태에 따른 구동 회로의 다른 예시적 구성을 개략적으로 나타내는 도면.17 schematically shows another exemplary configuration of a drive circuit according to the sixth embodiment of the present invention.

도 18 은 본 발명의 제 6 실시형태에 따른 구동 회로의 또 다른 예시적 구성을 개략적으로 나타내는 도면.FIG. 18 schematically shows another exemplary configuration of a drive circuit according to a sixth embodiment of the present invention. FIG.

도 19 는 본 발명의 제 7 실시형태에 따른 구동 회로의 구성을 개략적으로 나타내는 도면.19 is a diagram schematically showing a configuration of a drive circuit according to a seventh embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 표시 장치 2 : 표시 영역1: display device 2: display area

10 : 신호 처리 유닛 11 : 구동 데이터 생성 유닛10: signal processing unit 11: drive data generation unit

12 : 필드 메모리 유닛 13 : 열전극 드라이버12 field memory unit 13 column electrode driver

14 : 시프트 레지스터 15 : 래치 회로14: shift register 15: latch circuit

16 : 출력 회로 17A : 제 1 행전극 드라이버16 output circuit 17A first row electrode driver

17B : 제 2 행전극 드라이버 18 : 콘트롤러17B: second row electrode driver 18: controller

19 : 전력 회수 회로 20 : 프리-버퍼 회로19: power recovery circuit 20: pre-buffer circuit

21 : 레벨 변환 회로 22 : 토템-폴 회로21 level conversion circuit 22 totem-pole circuit

30 : 승압 전력 회로 31 : 전원 회로30 boosted power circuit 31 power supply circuit

104 : 푸시-풀 회로 Cp : 용량성 부하104: push-pull circuit Cp: capacitive load

Li : 인덕터 Ci : 중점 커패시터Li: Inductor Ci: Midpoint Capacitor

본 발명은, 표시 셀 등의 용량성 부하를 구동하는 구동 회로 및 이를 포함하는 표시 장치에 관한 것으로서, 더욱 상세하게는 충전된 용량성 부하로부터 전하를 회수하여 그 회수된 전하를 재이용하는 전력 회수 회로를 포함하는 구동 회로, 및 이를 포함하는 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for driving a capacitive load such as a display cell and a display device including the same, and more particularly, a power recovery circuit for recovering charge from a charged capacitive load and reusing the recovered charge. A driving circuit comprising a, and a display device including the same.

MOSFET (MOS 전계효과 트랜지스터) 또는 IGBT (절연 게이트 바이폴라 트랜지스터) 와 같은 전력 디바이스는, 액정 디스플레이, 유기 EL 디스플레이 또는 플라즈마 디스플레이와 같은 표시 장치의 표시 셀에 구동 펄스들을 인가하기 위한 스위칭 디바이스로서 광범위하게 사용된다. 예를 들면, 플라즈마 디스플레이에서 는, 서로 대향하여 배치된 전면 유리 기판과 배면 기판 사이에 방전 가스가 봉입되는 방전 공간이 형성된다. 전면 유리 기판의 내면에는, 복수의 행전극쌍이 형성되며 그 행전극쌍의 각각은 행방향으로 신장되는 2 개의 띠-모양의 전극들로 구성된다. 배면 기판의 내면에는, 열방향으로 신장하는 복수의 띠-모양의 열전극이 형성된다. 행전극쌍과 열전극의 각각의 교차점에 대응하는 영역에는, 표시 셀의 내부에는 형광 물질이 도포된 복수의 표시 셀 (방전 셀) 이 형성되고, 그 방전 공간을 복수의 영역으로 분할한다. 이러한 플라즈마 디스플레이에 이미지를 표시하기 위해, 구동 회로는, 고전압의 어드레스 펄스를 열전극을 통해 표시 셀에 인가하여 표시 셀 내에 선택적으로 벽전하를 생성시킨다. 그 후, 구동 회로는, 행전극쌍을 통해 이들 표시 셀에 방전 유지 펄스를 반복적으로 인가한다. 그 결과, 벽전하가 이미 형성되었던 표시 셀에 가스 방전 (유지 방전) 이 발생된다. 가스 방전에 의해 생성된 자외선은 표시 셀 내의 형광 물질을 여기시켜 형광 물질이 광을 방출하게끔 한다. 전술한 플라즈마 디스플레이에 관련된 선행 기술은 예를 들면, 일본 공개특허공보 제2004-4606호 (또는 그 대응 미국 공개특허공보 제2003/193451호) 에 개시되어 있다.Power devices such as MOSFETs (MOS Field Effect Transistors) or IGBTs (Insulated Gate Bipolar Transistors) are widely used as switching devices for applying drive pulses to display cells of display devices such as liquid crystal displays, organic EL displays or plasma displays. do. For example, in the plasma display, a discharge space in which the discharge gas is sealed is formed between the front glass substrate and the rear substrate which are disposed to face each other. On the inner surface of the front glass substrate, a plurality of row electrode pairs are formed, each of which consists of two strip-shaped electrodes extending in the row direction. On the inner surface of the rear substrate, a plurality of strip-shaped column electrodes extending in the column direction are formed. In a region corresponding to each intersection of the row electrode pair and the column electrode, a plurality of display cells (discharge cells) coated with a fluorescent material are formed inside the display cell, and the discharge space is divided into a plurality of regions. In order to display an image on such a plasma display, the driving circuit applies a high voltage address pulse to the display cell via the column electrode to selectively generate wall charges in the display cell. Thereafter, the drive circuit repeatedly applies a discharge sustain pulse to these display cells via the row electrode pairs. As a result, gas discharge (holding discharge) is generated in the display cells in which wall charge has already been formed. The ultraviolet light generated by the gas discharge excites the fluorescent material in the display cell to cause the fluorescent material to emit light. Prior art related to the aforementioned plasma display is disclosed, for example, in Japanese Patent Laid-Open No. 2004-4606 (or its corresponding US Patent Publication No. 2003/193451).

전력 소모를 감소시키기 위해, 많은 플라즈마 디스플레이들이, 전하 (무효 전력) 를 회수하고 이 회수된 전하를 재이용하는 전력 회수 회로를 구비하고 있다. 이러한 전력 회수 회로와 관련된 선행 기술이 예를 들어, 일본 특허 제2946921호에 개시되어 있다. 도 1 은 일본 특허 제2946921호에 개시된 전력 회수 회로를 갖는 구동회로 (100) 의 일부 구성을 개략적으로 나타내는 도면이다. 이 구동 회 로 (100) 는 전력 회수 회로 (105) 와, 전극을 통해 용량성 부하 (Cp) (표시 셀) 에 접속된 출력 회로 (101) 를 구비하고 있다.In order to reduce power consumption, many plasma displays have a power recovery circuit that recovers charge (reactive power) and reuses the recovered charge. Prior art related to such a power recovery circuit is disclosed in, for example, Japanese Patent No. 2946921. 1 is a diagram schematically showing a part of a configuration of a drive circuit 100 having a power recovery circuit disclosed in Japanese Patent No. 2946921. This drive circuit 100 includes a power recovery circuit 105 and an output circuit 101 connected to a capacitive load Cp (display cell) via an electrode.

전력 회수 회로 (105) 는, p-채널형 MOS 트랜지스터 (PR1), 다이오드 (Rl，R2) 및 n-채널형 MOS 트랜지스터 (NR1) 를 포함하고, 이들 소자 (PRl, Rl，R2，NR1) 는 직렬접속되어 있다. p-채널형 MOS 트랜지스터 (PR1) 와 n-채널형 MOS 트랜지스터 (NR1) 에는, 각각 기생 다이오드 (DR1，DR3) 가 형성되어 있다. p-채널형 MOS 트랜지스터 (PR1) 의 소오스와, n-채널형 MOS 트랜지스터 (NR1) 의 소오스 사이의 접속점은 중점 (neutral) 커패시터 (Ci) 의 일 단자에 접속되고 중점 커패시터 (Ci) 의 타 단자는 접지 전위에 접속되어 있다. 중점 커패시터 (Ci) 는 용량성 부하 (Cp) 의 정전용량보다 상당히 더 높은 정전용량을 가지는 전력 회수용 커패시터이고 전원으로서 기능할 수 있다. 전력 회수 회로 (105) 는 직렬접속된 p-채널형 MOS 트랜지스터 (PR2) 및 n-채널형 MOS 트랜지스터 (NR2) 를 포함하고 있다. p-채널형 MOS 트랜지스터 (PR2) 와 n-채널형 MOS 트랜지스터 (NR2) 에는 각각, 기생 다이오드 (DR2，DR4) 가 형성된다. p-채널형 MOS 트랜지스터 (PR2) 의 소오스는 직류 전압 (VDD) 을 생성하는 직류 전원에 접속되고, n-채널형 MOS 트랜지스터 (NR2) 의 소오스는 접지 전위에 접속되어 있다. 또한, 인덕터 (Li) 의 일 단자는 다이오드 (Rl) 와 다이오드 (R2) 사이의 접속점에 접속되어 있다. 타 단자는, p-채널형 MOS 트랜지스터 (PR2) 의 드레인, n-채널형 MOS 트랜지스터 (NR2) 의 드레인, 및 I/O 단자 (Tl) 에 접속되어 있다. MOS 트랜지스터 (PRl，PR2，NRl，NR2) 는 모두 MOSFET (인헨스먼트-모드 금속-산화물 반도체 전계 효과 트랜지스터) 이다.The power recovery circuit 105 includes a p-channel MOS transistor PR1, a diode R1, R2, and an n-channel MOS transistor NR1, and these elements PRl, Rl, R2, NR1 It is connected in series. Parasitic diodes DR1 and DR3 are formed in the p-channel MOS transistor PR1 and the n-channel MOS transistor NR1, respectively. The connection point between the source of the p-channel MOS transistor PR1 and the source of the n-channel MOS transistor NR1 is connected to one terminal of the neutral capacitor Ci and the other terminal of the medium capacitor Ci. Is connected to the ground potential. The midpoint capacitor Ci is a power recovery capacitor with a significantly higher capacitance than the capacitance of the capacitive load Cp and can function as a power source. The power recovery circuit 105 includes a p-channel type MOS transistor PR2 and an n-channel type MOS transistor NR2 connected in series. Parasitic diodes DR2 and DR4 are formed in the p-channel MOS transistor PR2 and the n-channel MOS transistor NR2, respectively. The source of the p-channel type MOS transistor PR2 is connected to a DC power supply generating a direct current voltage VDD, and the source of the n-channel type MOS transistor NR2 is connected to a ground potential. In addition, one terminal of the inductor Li is connected to the connection point between the diode Rl and the diode R2. The other terminal is connected to the drain of the p-channel MOS transistor PR2, the drain of the n-channel MOS transistor NR2, and the I / O terminal T1. The MOS transistors PRl, PR2, NRl, and NR2 are all MOSFETs (enhanced-mode metal-oxide semiconductor field effect transistors).

출력 회로 (101) 는 프리-버퍼 회로 (102), 레벨 변환 회로 (103) 및 푸시-풀 회로 (스위칭 회로) (104) 를 포함한다. 레벨 변환 회로 (103) 는 n-채널형 MOS 트랜지스터 (NMl，NM2) 및 p-채널형 MOS 트랜지스터 (PMl，PM2) 를 포함한다. 푸시-풀 회로 (104) 는 CMOS 구조 (상보형 금속-산화물 반도체 구조) 를 가지며, 직렬접속된 p-채널형 MOS 트랜지스터 (PM3) 와 n-채널형 MOS 트랜지스터 (NM3) 를 포함한다. MOS 트랜지스터 (PM3 및 NM3) 에는 각각, 기생 다이오드 (DOl，D02) 가 형성되어 있다. p-채널형 MOS 트랜지스터 (PM3) 의 소오스는, 전력 회수 회로 (105) 의 I/O 단자 (T1) 에 접속된 I/O 단자 (T2) 에 접속된다. n-채널형 MOS 트랜지스터 (NM3) 의 소오스는 접지 전위에 접속된다. 프리-버퍼 회로 (102) 는 입력 신호 전압 (V_IN) 에 응답하여 MOS 트랜지스터 (NMl，NM2，NM3) 에 인가될 제어 전압을 생성하는 논리 게이트 회로이다.The output circuit 101 includes a pre-buffer circuit 102, a level converting circuit 103, and a push-pull circuit (switching circuit) 104. The level conversion circuit 103 includes n-channel type MOS transistors NMl and NM2 and p-channel type MOS transistors PMl and PM2. The push-pull circuit 104 has a CMOS structure (complementary metal-oxide semiconductor structure) and includes a p-channel type MOS transistor PM3 and an n-channel type MOS transistor NM3 connected in series. Parasitic diodes DO1 and D02 are formed in the MOS transistors PM3 and NM3, respectively. The source of the p-channel type MOS transistor PM3 is connected to the I / O terminal T2 connected to the I / O terminal T1 of the power recovery circuit 105. The source of the n-channel type MOS transistor NM3 is connected to the ground potential. The pre-buffer circuit 102 is a logic gate circuit that generates a control voltage to be applied to the MOS transistors NM1, NM2, NM3 in response to the input signal voltage V _IN .

이하, 상기 구동 회로 (100) 의 동작을 설명한다. 용량성 부하 (Cp) 에 펄스가 인가되지 않은 때에는, 논리값 "0" 의 입력 신호 전압 (V_IN) 이 프리-버퍼 회로 (102) 에 인가된다. 프리-버퍼 회로 (102) 는, 입력 신호 전압 (V_IN) 에 응답하여 MOS 트랜지스터 (NM2) 를 턴오프하는 (turn off) 게이트 전압을 공급하고, MOS 트랜지스터 (NMl，NM3) 를 턴온하는 (turn on) 게이트 전압을 공급한다. 그 결과, p-채널형 MOS 트랜지스터 (PM3) 는 비도통되고, n-채널형 MOS 트랜지스터 (NM3) 는 도통된다. 따라서, 용량성 부하 (Cp) 에 인가되는 출력 전압은 접지 전위로 설정된다.The operation of the drive circuit 100 will be described below. When no pulse is applied to the capacitive load Cp, an input signal voltage V _IN having a logic value of "0" is applied to the pre-buffer circuit 102. The pre-buffer circuit 102 supplies a gate voltage to turn off the MOS transistor NM2 in response to the input signal voltage V _IN , and turns on the MOS transistors NM1 and NM3. on) Supply the gate voltage. As a result, the p-channel type MOS transistor PM3 is not conductive and the n-channel type MOS transistor NM3 is conductive. Therefore, the output voltage applied to the capacitive load Cp is set to the ground potential.

그 다음, 용량성 부하 (Cp) 에 인가된 출력 전압이 상승되는 경우, 프리-버퍼 회로 (102) 에는 논리값 "1" 의 입력 신호 전압 (V_IN)이 인가된다. 프리-버퍼 회로 (102) 는, 입력 신호 전압 (V_IN) 에 응답하여 MOS 트랜지스터 (NM2) 를 턴온하는 게이트 전압을 공급하고, MOS 트랜지스터 (NMl，NM3) 를 턴오프하는 게이트 전압을 공급한다. 그 결과, n-채널형 MOS 트랜지스터 (NM3) 는 비도통된다. 이 조건에서, 도 2 에 나타내지는 바와 같이, 전력 회수 회로 (105) 의 p-채널형 MOS 트랜지스터 (PR1) 가 턴온되도록 하는 게이트 전압이 인가되는 일정 시간 t0 에서, p-채널형 MOS트랜지스터 (PM3) 는 턴온되어 도통되며, 이에 의해 인덕터 (Li) 와 용량성 부하 (Cp) 가 LC 공진회로를 형성한다. 이 LC 공진회로의 동작에 의해, 중점 커패시터 (Ci) 로부터 MOS 트랜지스터 (PR1), 다이오드 (R1), 인덕터 (Li) 및 p-채널형 MOS 트랜지스터 (PM3) 를 통해 용량성 부하 (Cp) 로 구동 전류 (전하) 가 공급된다. 그 결과, 출력 전압의 레벨이 접지 전위로부터 상승하기 시작한다. 그 후, p-채널형 MOS 트랜지스터 (PR2) 를 턴온하기 위한 게이트 전압이 인가되는 시간 t1 에서, 출력 전압은 전원전압 (VDD) 으로 클램핑된다.Then, when the output voltage applied to the capacitive load Cp rises, the pre-buffer circuit 102 inputs an input signal voltage V _IN having a logic value of "1". Is applied. The pre-buffer circuit 102 supplies a gate voltage for turning on the MOS transistor NM2 in response to the input signal voltage V _IN , and supplies a gate voltage for turning off the MOS transistors NM1 and NM3. As a result, the n-channel type MOS transistor NM3 is not conductive. In this condition, as shown in FIG. 2, the p-channel type MOS transistor PM3 at a predetermined time t0 at which a gate voltage for causing the p-channel type MOS transistor PR1 of the power recovery circuit 105 to be turned on is applied. ) Is turned on and is conducted, whereby the inductor Li and the capacitive load Cp form an LC resonant circuit. By the operation of this LC resonant circuit, it is driven from the midpoint capacitor Ci to the capacitive load Cp through the MOS transistor PR1, the diode R1, the inductor Li and the p-channel type MOS transistor PM3. Current (charge) is supplied. As a result, the level of the output voltage starts to rise from the ground potential. Then, at a time t1 when a gate voltage for turning on the p-channel type MOS transistor PR2 is applied, the output voltage is clamped to the power supply voltage VDD.

도 2 에 나타내지는 바와 같이 출력 전압이 하강하는 때에는, 시간 t2 에서, p-채널형 MOS 트랜지스터 (PRl，PR2) 가 턴오프되게 하는 게이트 전압이 인가되고 n-채널형 MOS 트랜지스터 (NR1) 가 턴온되게 하는 게이트 전압이 인가된다. 그 결과, 충전된 용량성 부하 (Cp) 에 축적되어 있는 전하가, MOS 트랜지스터 (PM3), 인덕터 (Li)，다이오드 (R2) 및 MOS 트랜지스터 (NR1) 를 통해 중점 커패시터 (Ci) 로 회수되고, 이로써 용량성 부하 (Cp) 는 방전된다. 그 후, 출력 전압은 전원전압 (VDD) 으로부터 하강하기 시작한다. 그 후, 시간 t3 에서, n-채널형 MOS 트랜지스터 (NR2) 를 턴온하는 게이트 전압이 인가된다. 그 후, 출력 전압은 접지 전위로 클램핑된다. As shown in Fig. 2, when the output voltage drops, at time t2, a gate voltage is applied to turn off the p-channel MOS transistors PRl and PR2, and the n-channel MOS transistor NR1 is turned on. A gate voltage is applied. As a result, the charge accumulated in the charged capacitive load Cp is recovered to the center capacitor Ci through the MOS transistor PM3, the inductor Li, the diode R2, and the MOS transistor NR1, As a result, the capacitive load Cp is discharged. Thereafter, the output voltage starts to fall from the power supply voltage VDD. Then, at time t3, a gate voltage that turns on the n-channel type MOS transistor NR2 is applied. The output voltage is then clamped to ground potential.

전술한 구동 회로 (100) 에서는, 전력 회수 효율이 푸시-풀 회로 (104) 의 고전압측의 MOS 트랜지스터 (PM3) 의 출력 특성 또는 구동 능력에 의존하는 문제점이 있다. 전력 회수 회로 (105) 로부터 푸시-풀 회로 (104) 로 인가되는 전압이 낮은 저전압 영역에서는, p-채널형 MOS 트랜지스터 (PM3) 의 온-저항이 고전압 영역 보다 더 높아서, 더 낮은 구동 전류를 유발하며 이에 의해 전력 회수 효율의 감소를 가져온다. 저전압 영역에서 구동 전류를 증가시키기 위해서는, 또한 p-채널형 MOS 트랜지스터 (PM3) 의 디바이스 영역의 치수를 확대해야 하는 문제점이 있다. 디바이스 영역의 치수의 이러한 확장은 출력 회로 (101) 의 대형 칩 사이즈를 가져와 제조 비용의 증가를 초래한다.In the above-described driving circuit 100, there is a problem that the power recovery efficiency depends on the output characteristics or the driving capability of the MOS transistor PM3 on the high voltage side of the push-pull circuit 104. In the low voltage region where the voltage applied from the power recovery circuit 105 to the push-pull circuit 104 is low, the on-resistance of the p-channel type MOS transistor PM3 is higher than that of the high voltage region, resulting in a lower driving current. This results in a reduction in power recovery efficiency. In order to increase the driving current in the low voltage region, there is also a problem in that the dimension of the device region of the p-channel type MOS transistor PM3 must be enlarged. This extension of the dimensions of the device area results in a large chip size of the output circuit 101 resulting in an increase in manufacturing cost.

p-채널형 MOS 트랜지스터 (PM3) 는 고속 스위칭 동작을 수행하므로, 온-저항에 기인한 대량의 열이 발생된다. 이것은 대규모 냉각 메카니즘을 위해 제조 비용의 증가라는 문제점을 야기한다.Since the p-channel type MOS transistor PM3 performs a fast switching operation, a large amount of heat due to the on-resistance is generated. This leads to the problem of increased manufacturing costs for large cooling mechanisms.

또한, 전력 회수 회로 (105) 로부터의 전원전압은 레벨 변환 회로 (103) 의 p-채널형 MOS 트랜지스터 (PMl，PM2) 의 소오스에 인가된다. 전원전압이 낮은 저전압 영역에서, p-채널형 MOS 트랜지스터 (PM2) 에 인가된 게이트-소오스 전압 (게이트 전압) 은 p-채널형 MOS 트랜지스터 (PM2) 를 턴온하기 위한 문턱 전압보다 더 작을 경우가 있다. 이 경우, p-채널형 MOS 트랜지스터 (PM3) 의 비도통 상태에 기인하여 전력 회수 효율의 저하라는 문제점이 있을 수 있다.In addition, the power supply voltage from the power recovery circuit 105 is applied to the sources of the p-channel type MOS transistors PMl and PM2 of the level conversion circuit 103. In the low voltage region where the power supply voltage is low, the gate-source voltage (gate voltage) applied to the p-channel MOS transistor PM2 may be smaller than the threshold voltage for turning on the p-channel MOS transistor PM2. . In this case, there may be a problem that the power recovery efficiency is lowered due to the non-conducting state of the p-channel type MOS transistor PM3.

전술한 관점에서, 본 발명의 목적은, 용량성 부하를 구동하는 출력 회로의 스위칭 디바이스의 구동 능력, 특히 저전압 영역에서의 스위칭 디바이스의 구동 능력의 향상을 가능하게 하여 전력 회수 효율을 향상시킬 수 있는 구동 회로 및 표시 장치를 제공하는 것이다.In view of the foregoing, it is an object of the present invention to improve the driving capability of a switching device of an output circuit for driving a capacitive load, in particular the driving capability of the switching device in a low voltage region, thereby improving the power recovery efficiency. It is to provide a driving circuit and a display device.

본 발명의 일 양태에 따르면, 제 1 전원 회로의 출력 단자로부터의 제 1 전원전압에 따른 출력 전압을, 입력 논리 신호에 응답하여 복수의 용량성 부하로 공급하는 구동 회로가 제공된다. 이 구동 회로는, 복수의 스위칭 회로로서 그 각각이 그것의 고전압측에 배치된 제 1 스위칭 트랜지스터와 그것의 저전압측에 배치된 제 2 스위칭 트랜지스터를 포함하고, 제 1 스위칭 트랜지스터와 제 2 트랜지스터는 직렬접속되며, 제 1 스위칭 트랜지스터와 제 2 스위칭 트랜지스터 사이의 접속점은 용량성 부하 중 대응하는 하나의 용량성 부하에 접속되는, 복수의 스위칭 회로; 제 2 전원전압을 공급하는 제 2 전원 회로; 및 각각이, 입력 논리 신호들 중 대응하는 하나의 입력 논리 신호에 응답하여, 제 2 전원전압에 따른 제 1 스위칭 제어 신호를 제 1 스위칭 트랜지스터에 공급하고 제 2 스위칭 제어 신호를 제 2 스위칭 트랜지스터에 공급하는 것에 의해, 제 1 스위칭 트랜지스터와 제 2 스위칭 트 랜지스터의 스위칭 동작을 개별적으로 제어하는, 복수의 출력 제어 회로를 구비한다. 이 제 2 전원 회로는 제 1 전원전압에 직류 전압을 중첩하여 제 2 전원전압을 생성한다. 제 1 스위칭 트랜지스터는, 제 1 스위칭 제어 신호에 응답하여 접속점을 통해 용량성 부하들 중 대응하는 하나의 용량성 부하에 출력 전압을 공급한다.According to one aspect of the present invention, there is provided a driving circuit for supplying an output voltage according to a first power supply voltage from an output terminal of a first power supply circuit to a plurality of capacitive loads in response to an input logic signal. The drive circuit includes a plurality of switching circuits, each of which includes a first switching transistor disposed on its high voltage side and a second switching transistor disposed on its low voltage side, the first switching transistor and the second transistor being in series A plurality of switching circuits connected, wherein the connection point between the first switching transistor and the second switching transistor is connected to a corresponding one of the capacitive loads; A second power supply circuit for supplying a second power supply voltage; And in response to a corresponding one of the input logic signals, supplying a first switching control signal according to the second power supply voltage to the first switching transistor and a second switching control signal to the second switching transistor. By supplying, it is provided with the some output control circuit which controls the switching operation of a 1st switching transistor and a 2nd switching transistor separately. This second power supply circuit generates a second power supply voltage by superimposing a direct current voltage on the first power supply voltage. The first switching transistor supplies an output voltage to a corresponding one of the capacitive loads through the connection point in response to the first switching control signal.

본 발명의 다른 양태에 따르면, 2 차원 어레이로 배치되는 복수의 표시 셀;복수의 표시 셀에 접속된 복수의 전극; 및 제 1 전원 회로의 출력 단자로부터의 제 1 전원전압에 따른 출력 전압을, 입력 논리 신호에 응답하여, 복수의 전극을 통해 복수의 용량성 부하로 공급하는 구동 회로를 구비하는 표시 장치가 제공된다. 구동 회로는, 복수의 스위칭 회로로서 그 각각이 그것의 고전압측에 배치된 제 1 스위칭 트랜지스터와 그것의 저전압측에 배치된 제 2 스위칭 트랜지스터를 포함하고, 제 1 스위칭 트랜지스터와 제 2 스위칭 트랜지스터는 직렬접속되고, 제 1 스위칭 트랜지스터와 제 2 스위칭 트랜지스터 사이의 접속점은 용량성 부하들 중 대응하는 하나의 용량성 부하에 접속하는, 복수의 스위칭 회로; 제 2 전원전압을 공급하는 제 2 전원 회로; 및 각각이, 입력 논리 신호들 중 대응하는 하나의 입력 논리 신호에 응답하여, 제 2 전원전압에 따른 제 1 스위칭 제어 신호를 제 1 스위칭 트랜지스터에 공급하고 제 2 스위칭 제어 신호를 제 2 스위칭 트랜지스터에 공급하는 것에 의해, 제 1 스위칭 트랜지스터와 제 2 스위칭 트랜지스터의 스위칭 동작을 개별적으로 제어하는, 복수의 출력 제어 회로를 포함한다. 제 2 전원 회로는 제 1 전원전압에 직류 전압을 중첩해서 제 2 전원전압을 생성한다. 제 1 스위칭 트랜지스터는 제 1 스위칭 제어 신호에 응답하여 접속점을 통해 용량성 부하들 중 대응하는 용량성 부하에 출력 전압을 선택적으로 공급한다.According to another aspect of the invention, a plurality of display cells arranged in a two-dimensional array; a plurality of electrodes connected to the plurality of display cells; And a driving circuit for supplying an output voltage corresponding to the first power supply voltage from the output terminal of the first power supply circuit to the plurality of capacitive loads in response to the input logic signal through the plurality of electrodes. . The drive circuit includes a plurality of switching circuits, each including a first switching transistor disposed on its high voltage side and a second switching transistor disposed on its low voltage side, wherein the first switching transistor and the second switching transistor are in series. A plurality of switching circuits connected, wherein the connection point between the first switching transistor and the second switching transistor is connected to a corresponding one of the capacitive loads; A second power supply circuit for supplying a second power supply voltage; And in response to a corresponding one of the input logic signals, supplying a first switching control signal according to the second power supply voltage to the first switching transistor and a second switching control signal to the second switching transistor. And a plurality of output control circuits for individually controlling switching operations of the first switching transistor and the second switching transistor. The second power supply circuit generates a second power supply voltage by superimposing a direct current voltage on the first power supply voltage. The first switching transistor selectively supplies an output voltage to a corresponding one of the capacitive loads through the connection point in response to the first switching control signal.

또한 본 발명의 특징, 특성, 및 다양한 이점은 첨부된 도면과 다음의 바람직한 실시형태의 상세한 설명으로부터 보다 명백해진다.Further features, features, and various advantages of the present invention will become more apparent from the accompanying drawings and detailed description of the following preferred embodiments.

바람직한 실시형태의 상세한 설명Detailed Description of the Preferred Embodiments

이하, 도면을 참조하여 본 발명의 다양한 실시형태를 설명한다.Hereinafter, various embodiments of the present invention will be described with reference to the drawings.

1. 제 1 실시형태1. First embodiment

도 3 은 본 발명의 일 실시형태인 표시 장치 (플라즈마 디스플레이) 의 구성을 개략적으로 나타내는 블록도이고, 도 4 는 열전극 드라이버 (어드레스 드라이버) (13) 의 구성을 개략적으로 나타내며, 도 5 는 펄스 생성 회로 (16) 를 구성하는 출력 회로의 예의 구성을 개략적으로 나타낸다.FIG. 3 is a block diagram schematically showing the configuration of a display device (plasma display) according to one embodiment of the present invention, FIG. 4 schematically shows the configuration of a column electrode driver (address driver) 13, and FIG. 5 is a pulse. The structure of the example of the output circuit which comprises the generating circuit 16 is shown schematically.

도 3 에 나타내지는 바와 같이, 표시 장치 (1) 는 신호 처리 유닛 (10), 구동 데이터 생성 유닛 (11), 필드 메모리 유닛 (12), 열전극 드라이버 (13), 제 1 행전극 드라이버 (17A), 제 2 행전극 드라이버 (17B), 전력 회수 회로 (19), 전원 회로 (31) 및 콘트롤러 (18) 를 구비한다. (수평 동기 신호와 수직 동기 신호를 포함하는) 동기 신호 Sync 와 클록 신호 CLK 를 이용하여, 콘트롤러 (18) 는 처리 블록 (11, 12, 13, 17A, 17B 및 19) 의 동작을 제어하기 위한 제어 신호를 생성하여 공급한다. As shown in FIG. 3, the display device 1 includes a signal processing unit 10, a drive data generation unit 11, a field memory unit 12, a column electrode driver 13, and a first row electrode driver 17A. ), A second row electrode driver 17B, a power recovery circuit 19, a power supply circuit 31, and a controller 18. Using the synchronization signal Sync (including the horizontal synchronization signal and the vertical synchronization signal) and the clock signal CLK, the controller 18 controls to control the operation of the processing blocks 11, 12, 13, 17A, 17B and 19. Generate and supply a signal.

표시 장치 (1) 는, 2 차원 어레이로 행과 열의 매트릭스로 배치된 복수의 표시 셀 (CL) 을 포함하는 표시 영역 (2) 을 구비한다. 이 표시 영역 (2) 에는, n 개의 행전극 L1,...,Ln (n 은 2 이상의 정수) 이 제 1 행전극 드라이버 (17A) 로부터 수평방향으로 신장하여 형성되고, n 개의 행전극 S1,...,Sn 이, 표시 영역 (2) 을 통해 제 1 전극 드라이버 (17A) 를 마주하여 배치되는 제 2 전극 드라이버 (17B) 로부터 수평방향으로 신장하여 형성된다. 2 개의 행전극 (Lq，Sq) (q 는 l에서부터 n 까지의 정수) 가 하나의 전극쌍을 형성하고, 하나의 수평 표시 라인이 각각의 전극쌍을 따라 형성된다. 또한, m 개의 열전극 C₁,...,C_m (m 은 2 이상의 정수) 은 열전극 드라이버 (13) 로부터 수직으로 신장하여 형성된다. 열전극 C_p (p 는 l 에서부터 m 까지의 정수) 는 행전극쌍 (Lq，Sq) 으로부터 기판 (도시되지 않음) 의 두께 방향으로 이격된다. 열전극 C_p(p 는 1 에서부터 m 까지의 정수) 와 행전극쌍 (Lq，Sq) 의 교차점에 대응하는 각각의 영역에는 표시 셀 (CL) 이 형성된다. 각각의 표시 셀 (CL) 은, 행전극쌍 (Lq，Sq) 과 열전극 D_p 와의 사이에 방전 공간을 구비한다. 각각의 방전 공간에는, 발광색 R (적색)， G (녹색)， B (청색) 중 임의의 색을 갖는 형광 물질이 도포된다.The display device 1 includes a display area 2 including a plurality of display cells CL arranged in a matrix of rows and columns in a two-dimensional array. In this display area 2, n row electrodes L1, ..., Ln (n is an integer of 2 or more) are formed to extend horizontally from the first row electrode driver 17A, and n row electrodes S1, Sn is formed to extend in the horizontal direction from the second electrode driver 17B which is disposed to face the first electrode driver 17A through the display region 2. Two row electrodes Lq and Sq (q is an integer from l to n) form one electrode pair, and one horizontal display line is formed along each electrode pair. Further, m column electrodes C ₁ ,..., C _m (m is an integer of 2 or more) are formed to extend vertically from the column electrode driver 13. The column electrodes C _p (p is an integer from l to m) are spaced apart from the row electrode pairs Lq and Sq in the thickness direction of the substrate (not shown). The display cell CL is formed in each region corresponding to the intersection of the column electrode C _p (p is an integer from 1 to m) and the row electrode pairs Lq and Sq. Each display cell CL has a discharge space between the row electrode pairs Lq and Sq and the column electrode D _p . In each discharge space, a fluorescent substance having any color among the emission colors R (red), G (green), and B (blue) is applied.

신호 처리 유닛 (10) 은, 입력 이미지 신호 IS 에 대해 이미지 처리를 수행하여 동기 신호 Sync 와 디지털 이미지 신호 DD 를 생성하고, 동기 신호 Sync 를 콘트롤러 (18) 에 공급하며, 생성된 디지털 이미지 신호 DD 를 구동 데이터 생성 유닛 (11) 에 공급한다. 구동 데이터 생성 유닛 (11) 은 디지털 이미지 신호 DD 를 소정 포맷을 갖는 구동 데이터 신호 GD 로 변환하고 그 구동 데이터 신호 GD 를 필드 메모리 회로 (12) 로 공급한다. 필드 메모리 회로 (12) 는, 구동 데이 터 신호 GD 를 내부의 버퍼 메모리 (도시되지 않음) 에 일시적으로 저장한다. 필드 메모리 회로 (12) 는 버퍼 메모리로부터 서브필드 신호 SD 를 서브필드 단위로 순차적으로 판독하여 신호 SD 를 열전극 드라이버 (13) 에 순차적으로 전송한다.The signal processing unit 10 performs image processing on the input image signal IS to generate a synchronization signal Sync and a digital image signal DD, supply the synchronization signal Sync to the controller 18, and generate the generated digital image signal DD. It supplies to the drive data generation unit 11. The drive data generation unit 11 converts the digital image signal DD into a drive data signal GD having a predetermined format and supplies the drive data signal GD to the field memory circuit 12. The field memory circuit 12 temporarily stores the drive data signal GD in an internal buffer memory (not shown). The field memory circuit 12 sequentially reads the subfield signal SD from the buffer memory in units of subfields and sequentially transmits the signal SD to the column electrode driver 13.

열전극 드라이버 (13) 는 콘트롤러 (18) 로부터 공급되는 클록과 제어 신호에 따라 동작하는 m-비트 시프트 레지스터 (14), 래치 회로 (15), 및 펄스 생성 회로 (16) 를 포함한다. 펄스 생성 회로 (16) 는 콘트롤러 (18) 로부터의 제어 신호에 따라 동작하는 전력 회수 회로 (19) 에 접속된다. 시프트 레지스터 (14) 는 시프트 클록의 펄스 에지에서 전송된 서브필드 신호 SD 를 샘플링하고 그 샘플링된 서브필드 신호 SD 를 시프트시킨다. 시프트 레지스터 (14) 는, 매 수평 라인 마다의 신호를 병렬로 래치 회로 (15) 로 출력한다. 래치 회로 (15) 는, 시프트 레지스터 (14) 로부터의 출력 신호를 래치하고, 래치된 신호를 병렬로 펄스 생성 회로 (16) 에 공급한다. 펄스 생성 회로 (16) 는, 래치 회로 (15) 로부터의 출력 신호에 기초하여, 어드레스 펄스 등의 구동 펄스를 생성하고, 이 구동 펄스를 열전극 C₁,...,C_m 을 통해 각각의 표시 셀 (CL) 에 공급한다. 펄스 생성 회로 (16) 와 전력 회수 회로 (19) 의 구성을 이하 설명한다.The column electrode driver 13 includes an m-bit shift register 14, a latch circuit 15, and a pulse generation circuit 16 that operate in accordance with a clock and a control signal supplied from the controller 18. The pulse generating circuit 16 is connected to a power recovery circuit 19 that operates in accordance with a control signal from the controller 18. Shift register 14 samples the subfield signal SD transmitted at the pulse edge of the shift clock and shifts the sampled subfield signal SD. The shift register 14 outputs the signals for every horizontal line to the latch circuit 15 in parallel. The latch circuit 15 latches the output signal from the shift register 14 and supplies the latched signal to the pulse generation circuit 16 in parallel. The pulse generation circuit 16 generates drive pulses such as address pulses based on the output signal from the latch circuit 15, and the drive pulses are driven through the column electrodes C ₁ _,. It supplies to the display cell CL. The configuration of the pulse generating circuit 16 and the power recovery circuit 19 will be described below.

제 1 행전극 드라이버 (17A) 는 어드레스 펄스와 동기하는 주사 펄스를 생성하는 구동 회로; 및 방전 유지 펄스를 생성하는 구동 회로를 포함한다. 제 2 행전극 드라이버 (17B) 는 방전 유지 펄스를 생성하는 구동 회로이다.The first row electrode driver 17A includes a drive circuit for generating a scan pulse in synchronization with the address pulse; And a drive circuit for generating a discharge sustain pulse. The second row electrode driver 17B is a drive circuit that generates a discharge sustain pulse.

콘트롤러 (18) 는 소정 구동 시퀀스에 따라 드라이버 (13, 17A, 17B) 의 동작을 제어할 수 있다. 도 6 은 이러한 소정의 구동 시퀀스의 예를 개략적으로 나타낸다. 도 6 을 참조하면, 표시 데이터에 의해 나타내지는 하나의 필드에 대한 표시 기간은 표시 순서대로 연속하여 배치된 M 개의 서브필드 SF₁내지 SF_M(여기서 M 은 2 이상의 정수) 의 기간들로 이루어지고, 서브필드 SF₁내지 SF_M 의 각각은 리셋 기간 (Pr) 과 어드레스 기간 (Pw) 과 유지 기간 (Pi) 을 가진다. 서브필드 SF₁，SF₂, SF₃,...,SF_M에는 각각의 가중치 2^O, 2¹, 2²,..,2^M에 비례하는 발광 유지 기간 Pi，Pi，Pi,...,Pi 가 할당된다.The controller 18 can control the operation of the drivers 13, 17A, 17B in accordance with a predetermined drive sequence. 6 schematically shows an example of such a predetermined drive sequence. Referring to Fig. 6, the display period for one field represented by the display data is composed of periods of M subfields SF ₁ to SF _M (where M is an integer of 2 or more) arranged successively in the display order. Each of the subfields SF ₁ to SF _M has a reset period Pr, an address period Pw and a sustain period Pi. The subfields SF ₁ , SF ₂ , SF ₃ , ..., SF _M each have a light emission sustaining period Pi, Pi, Pi, ... proportional to their respective weights 2 ^O , 2 ¹ , 2 ² , .., 2 ^M. Pi is allocated.

서브필드 SF₁ 의 리셋 기간 (Pr) 에서, 모든 표시 셀 (CL) 에 리셋 방전이 실행되어 모든 표시 셀 (CL) 내부의 벽전하가 소거되고, 이에 의해 모든 표시 셀 (CL) 을 초기화한다. 후속하는 어드레스 기간 (Pw) 에서, 제 1 행전극 드라이버 (17A) 는 행전극 L1,...,Ln 에 주사 펄스를 순차적으로 인가하며, 열전극 드라이버 (13) 는 주사 펄스에 동기하여 열전극 C₁,...,C_m 에 어드레스 펄스를 인가한다. 그 결과, 어드레스 방전 (즉, 기입 어드레스 방전) 이 표시 셀 (CL) 에 선택적으로 발생하여 벽전하를 선택적으로 형성한다. 유지 기간 (Pi) 에서, 제 1 행전극 드라이버 (17A) 와 제 2 행전극 드라이버 (17B) 는 상호 상이한 극성의 방전 유지 펄스를 유지 전극 L1,...,Ln 및 주사 전극 S1,..,Sn 에 할당된 회수로 반복해서 인가한다. 그 결과, 벽전하가 축적되어 있는 표시 셀 (CL) 에 유지 방전이 반복 해서 일어나서, 표시 셀 (CL) 내의 형광 물질 또는 형광체를 여기시켜 발광을 일으킨다. 계속되는 서브필드 SF₁ 내지 SF_M의 각각에서, 리셋 기간 (Pr) 에서는 표시 셀 (CL) 이 초기화되고, 어드레스 기간 (Pw) 에서는, 표시 셀 (CL) 에 선택적으로 어드레스 방전 (기입 어드레스 방전) 이 발생되어, 벽전하를 선택적으로 형성한다. 유지 기간 (Pi) 에서는, 벽전하가 축적되어 있는 표시 셀 (CL) 에, 해당 서브필드에 할당된 회수로 유지 방전이 반복해서 일어난다. 따라서, 상기 구동 시퀀스의 결과로서 2^M 개의 그레이스케일 레벨을 갖는 이미지가 표시될 수 있다.In the reset period Pr of the subfield SF ₁ , reset discharge is performed in all the display cells CL to erase wall charges in all the display cells CL, thereby initializing all the display cells CL. In the subsequent address period Pw, the first row electrode driver 17A sequentially applies scan pulses to the row electrodes L1, ..., Ln, and the column electrode driver 13 synchronizes the scan pulses with the column electrodes. _Apply an address pulse to C ₁ , ..., C _m . As a result, address discharge (i.e., write address discharge) is selectively generated in the display cell CL to selectively form wall charge. In the sustain period Pi, the first row electrode driver 17A and the second row electrode driver 17B emit discharge sustain pulses of different polarities from each other and sustain electrodes L1, ..., Ln and scan electrodes S1, .., It is applied repeatedly in the number of times allocated to Sn. As a result, sustain discharge repeatedly occurs in the display cell CL in which wall charges are accumulated, and the fluorescent substance or phosphor in the display cell CL is excited to emit light. In each of the subsequent subfields SF ₁ to SF _M , the display cell CL is initialized in the reset period Pr, and in the address period Pw, an address discharge (write address discharge) is selectively added to the display cell CL. Are generated to selectively form wall charges. In the sustain period Pi, sustain discharge is repeatedly generated in the display cell CL in which wall charges are accumulated, the number of times assigned to the subfield. Thus, an image with 2 ^M grayscale levels can be displayed as a result of the drive sequence.

구동 시퀀스는 도 6 에 나타내진 것에 한정되지 않는다. 다른 방법으로, 다른 종래의 구동 시퀀스 예를 들어, 본 명세서에서 참조로 포함되는, 일본 공개특허공보 제2000-227778호 및 이에 기초한 미국 공개특허공보 제2002-054000호 (또는 미국 특허 제6,614,413호) 에 개시된 구동 시퀀스가 사용될 수 있다.The drive sequence is not limited to that shown in FIG. Alternatively, other conventional driving sequences, for example, Japanese Patent Application Laid-Open No. 2000-227778 and US Patent Publication No. 2002-054000 (or US Patent No. 6,614,413), which are incorporated herein by reference. The drive sequence disclosed in can be used.

그 다음, 도 4 및 도 5 를 참조하여 열전극 드라이버 (13) 의 구성을 설명한다. 도 4 에 나타내지는 바와 같이, 펄스 생성 회로 (16) 는, 각각의 열전극 C₁,...,C_m 에 접속된 출력 회로 (16₁,...,16_m) 를 포함한다. 이들 출력 회로 (16₁,...,16_m)는 각각의 열전극 C₁,...,C_m 을 통해 각각의 용량성 부하 (Cp) 에 접속된다. 래치 회로 (15) 에 의해 병렬로 출력되는 신호 전압에 응답하여, 출력 회로 (16₁,...,16_m) 는, 어드레스 펄스 등의 구동 펄스를 생성한다. 출력 회로 (16₁,...,16_m) 는, 단자 (T1) 와 단자 (T2) 사이에 커패시터 (Ce) 를 가지는 배선을 통해 전력 회수 회로 (19) 에 접속된다.Next, the configuration of the column electrode driver 13 will be described with reference to FIGS. 4 and 5. As shown in FIG. 4, the pulse generating circuit 16 includes an output circuit 16 ₁ ,..., 16 _m connected to each column electrode C ₁ ,..., C _m . These output circuits (16 ₁ , ..., 16 _m ) Is connected to each capacitive load Cp via each column electrode C ₁ , ..., C _m . In response to the signal voltages output in parallel by the latch circuit 15, the output circuits 16 ₁ ,..., 16 _m generate drive pulses such as address pulses. The output circuits 16 ₁ ,..., 16 _m are connected to the power recovery circuit 19 via a wiring having a capacitor Ce between the terminal T1 and the terminal T2.

전력 회수 회로 (19) 는 실질적으로, 도 1 에 나타내지는 전력 회수 회로 (105) 와 동일 구성을 가진다. 도 1 과 도 4 에서의 동일 구성 요소는 동일 참조 번호로 지시되므로, 상세한 설명은 생략한다. 전력 회수 회로 (19) 의 구성이 도 4 에 나타내지는 것으로 한정되지는 않는다.The power recovery circuit 19 has substantially the same configuration as the power recovery circuit 105 shown in FIG. 1. The same components in FIGS. 1 and 4 are designated by the same reference numerals, and thus detailed description thereof will be omitted. The configuration of the power recovery circuit 19 is not limited to that shown in FIG.

도 5 를 참조하면, 출력 회로 (16_k) (여기서 k 는 1 내지 m 까지의 정수) 는 프리-버퍼 회로 (20), 레벨 변환 회로 (21), 및 토템-폴 회로 (스위칭 회로) (22) 를 포함한다. 본 발명에 따른 출력 제어 회로는 프리-버퍼 회로 (20) 와 레벨 변환 회로 (21) 로 구성될 수 있다. 레벨 변환 회로 (21) 는 직렬접속된 n-채널형 MOS 트랜지스터 (N1) 및 p-채널형 MOS 트랜지스터 (P1) 를 갖는 제 1 CMOS 회로 (상보형 MOS 회로); 직렬접속된 p-채널형 MOS 트랜지스터 (P2) (제 3 스위칭 트랜지스터) 및 n-채널형 MOS 트랜지스터 (N2) (제 4 스위칭 트랜지스터) 를 갖는 제 2 CMOS 회로를 포함한다. p-채널형 MOS 트랜지스터 (P1, P2) 의 소오스 (피제어 전극) 는 함께 고전압 전원인 전원 회로 (31) 에 접속된다. n-채널형 MOS 트랜지스터 (N1，N2) 의 소오스 (피제어 전극) 는 함께 기준 전위 즉, 접지 전위에 접속된다. 제 1 p-채널형 MOS 트랜지스터 (P1) 의 게이트 (제어 전극) 는, 제 2 p-채널형 MOS 트랜지스터 (P2) 의 드레인 (피제어 전극) 과 n-채널형 MOS 트랜지스터 (N2) 의 드레인 (피제어 전극) 에 접속되고, 제 2 p-채널형 MOS 트랜지스터 (P2) 의 게이트 (제어 전극) 는, p-채널형 MOS 트랜지스터 (P1) 의 드레인 (피제어 전극) 과 n-채널형 MOS트랜지스터 (N1) 의 드레인 (피제어 전극) 에 접속된다.Referring to FIG. 5, the output circuit 16 _k , where k is an integer from 1 to m, includes a pre-buffer circuit 20, a level conversion circuit 21, and a totem-pole circuit (switching circuit) 22. ) The output control circuit according to the present invention can be composed of a pre-buffer circuit 20 and a level converting circuit 21. The level converting circuit 21 includes a first CMOS circuit (complementary MOS circuit) having an n-channel type MOS transistor N1 and a p-channel type MOS transistor P1 connected in series; A second CMOS circuit having a p-channel type MOS transistor P2 (third switching transistor) and an n-channel type MOS transistor N2 (fourth switching transistor) connected in series. The sources (controlled electrodes) of the p-channel type MOS transistors P1 and P2 are connected together to a power supply circuit 31 which is a high voltage power supply. The sources (controlled electrodes) of the n-channel type MOS transistors N1 and N2 are together connected to a reference potential, that is, a ground potential. The gate (control electrode) of the first p-channel type MOS transistor P1 is the drain (controlled electrode) of the second p-channel type MOS transistor P2 and the drain of the n-channel type MOS transistor N2 ( Connected to the controlled electrode, and the gate (control electrode) of the second p-channel MOS transistor P2 is connected to the drain (controlled electrode) and the n-channel MOS transistor of the p-channel MOS transistor P1. It is connected to the drain (controlled electrode) of N1.

전원 회로 (31) 는, 전력 회수 회로 (19) 의 I/O 단자 (T1) 로부터의 전원전압에 직류 전압을 중첩하고, 그 중첩 전압을 단자 (T3) 를 통해 레벨 변환 회로 (21) 의 MOS 트랜지스터 (P1，P2) 의 소오스에 공급한다. 중첩 전압은, 단자 (T1) 로부터의 전원전압보다도 높은 전압이 되도록 생성된다. 다르게 말하면, 전원 회로 (31) 는, 출력 단자 (T1) 로부터의 전원전압을 승압함으로써 획득되는 전압을, p-채널형 MOS 트랜지스터 (P2) 의 소오스에 공급한다. 도 5 에 나타내지는 바와 같이, 전원 회로 (31) 는 전력 회수 회로 (16) 로부터의 전원전압을 승압하는 승압전원 (30) 을 포함한다.The power supply circuit 31 superimposes a DC voltage on the power supply voltage from the I / O terminal T1 of the power recovery circuit 19, and superimposes the overlapping voltage on the MOS of the level conversion circuit 21 via the terminal T3. The source of the transistors P1 and P2 is supplied. The superimposition voltage is generated so as to be higher than the power supply voltage from the terminal T1. In other words, the power supply circuit 31 supplies the voltage obtained by boosting the power supply voltage from the output terminal T1 to the source of the p-channel type MOS transistor P2. As shown in FIG. 5, the power supply circuit 31 includes a boosted power supply 30 that boosts the power supply voltage from the power recovery circuit 16.

토템-폴 회로 (22) 는, 고전압측에 제공된 고전압 전력 n-채널형 MOS 전계효과 트랜지스터 (제 1 스위칭 트랜지스터) (NT1); n-채널형 MOS 트랜지스터 (NT1) 의 게이트와 소오스 사이에 접속된 정전압 다이오드 (ZD); 및 저전압측에 제공된 고전압 전력 n-채널형 MOS 전계효과 트랜지스터 (제 2 스위칭 트랜지스터) (NT2) 를 포함한다. MOS 트랜지스터 (NT1， NT2) 에는, 각각 기생 다이오드 (D1, D2) 가 형성된다. 이러한 토템-폴 회로 (22) 는, 동일 도전형의 스위칭 트랜지스터인 n-채널형 MOS 트랜지스터 (NT1，NT2) 가 직렬접속된 토템폴 구조를 갖는다.The totem-pole circuit 22 includes a high voltage power n-channel type MOS field effect transistor (first switching transistor) NT1 provided on the high voltage side; a constant voltage diode ZD connected between the gate and the source of the n-channel type MOS transistor NT1; And a high voltage power n-channel type MOS field effect transistor (second switching transistor) NT2 provided on the low voltage side. Parasitic diodes D1 and D2 are formed in the MOS transistors NT1 and NT2, respectively. This totem-pole circuit 22 has a totem pole structure in which n-channel MOS transistors NT1 and NT2 which are switching transistors of the same conductivity type are connected in series.

고전압 전력 MOS 트랜지스터 NT1，NT2 사이의 접속점 (Pc) 에는, 열전극 C_k 를 통해 용량성 부하 (Cp) 가 접속된다. 토템-폴 회로 (220) 의 저전압측에 배치된 MOS 트랜지스터 (NT2) 의 소오스 (피제어 전극) 는 기준 전위 즉, 접지 전위 에 접속된다. 고전압측에 배치된 MOS 트랜지스터 (NT1) 의 드레인 (피제어 전극) 은, 고전압 전원으로서 동작할 수 있는 전력 회수 회로 (19) 에 접속된다. MOS 트랜지스터 (NT1，NT2) 양자는 인헨스먼트형 MOSFET 이다.The capacitive load Cp is connected to the connection point Pc between the high voltage power MOS transistors NT1 and NT2 via the column electrode _Ck . The source (controlled electrode) of the MOS transistor NT2 disposed on the low voltage side of the totem-pole circuit 220 is connected to a reference potential, that is, a ground potential. The drain (controlled electrode) of the MOS transistor NT1 arranged on the high voltage side is connected to a power recovery circuit 19 that can operate as a high voltage power supply. Both MOS transistors NT1 and NT2 are enhancement MOSFETs.

예를 들어 제너 다이오드로 구성된 정전압 다이오드 (ZD) 는, n-채널형 MOS 트랜지스터 (NT1) 의 게이트에 과전압이 인가되는 것을 방지하는 보호 다이오드이다. 정전압 다이오드 (ZD) 의 애노드는, n-채널형 MOS 트랜지스터 (NT1)의 소오스 (피제어 전극) 에 접속되고, 그 캐소드는, n-채널형 MOS 트랜지스터 (NT1) 의 게이트 (제어 전극) 에 접속된다.For example, the constant voltage diode ZD composed of a zener diode is a protection diode that prevents overvoltage from being applied to the gate of the n-channel type MOS transistor NT1. The anode of the constant voltage diode ZD is connected to the source (controlled electrode) of the n-channel type MOS transistor NT1, and the cathode thereof is connected to the gate (control electrode) of the n-channel type MOS transistor NT1. do.

프리-버퍼 회로 (20) 는, 래치 회로 (15) 로부터의 입력 신호 전압 (논리 신호 전압) (V_IN) 에 응답하여, n-채널형 MOS 트랜지스터 (N1，N2) 의 게이트 및 고전압 전력 MOS 트랜지스터 (NT2) 의 게이트에 인가될 제어 전압 (스위칭 제어 전압) 을 생성하는 논리 게이트 회로이다.The pre-buffer circuit 20, in response to the input signal voltage (logical signal voltage) V _IN from the latch circuit 15, gates of the n-channel type MOS transistors N1 and N2 and a high voltage power MOS transistor. It is a logic gate circuit that generates a control voltage (switching control voltage) to be applied to the gate of NT2.

토템-폴 회로 (22) 의 MOS 트랜지스터 (NT1，NT2) 는 모두 도 5 에 나타내지는 바와 같은 n-채널형 MOSFET 인 것이 바람직하지만 이것에 한정되는 것은 아니다. 예를 들어, 고전압측의 트랜지스터 (NT1) 만을, 게이트와 이미터 사이에 인가되는 제어 전압에 응답하여 도통되는 n-채널형 IGBT 로 대체될 수도 있다. 다른 방법으로, 고전압측의 트랜지스터 (NT1) 와 저전압측의 트랜지스터 (NT2) 모두를 IGBT 로 대체할 수도 있다. 또한, MOS 트랜지스터 (NT1，NT2) 대신, 베이스와 이미터 사이의 전류 신호에 응답하여 도통되는 전류-동작형 스위칭 디바이스 로 npn형 바이폴라 트랜지스터가 사용될 수도 있다.The MOS transistors NT1 and NT2 of the totem-pole circuit 22 are preferably all n-channel MOSFETs as shown in Fig. 5, but are not limited thereto. For example, only transistor NT1 on the high voltage side may be replaced with an n-channel type IGBT that is conducted in response to a control voltage applied between the gate and the emitter. Alternatively, both the transistor NT1 on the high voltage side and the transistor NT2 on the low voltage side may be replaced with an IGBT. In addition, instead of the MOS transistors NT1 and NT2, an npn type bipolar transistor may be used as the current-operated switching device conducting in response to the current signal between the base and the emitter.

이하, 도 7 을 참조하여 출력 회로 (16_k) 의 동작을 설명한다. 도 7 은 전력 회수 회로 (19) 와 출력 회로 (16_k) 양자에서의 MOS 트랜지스터에 인가되는 게이트 전압의 파형과, 용량성 부하 (Cp) 의 출력 전압의 파형을 나타내는 타이밍 차트이다. 용량성 부하 (Cp) 에 구동 펄스를 인가하지 않은 때 (시간 t0 이전), 전력 회수 회로 (19) 에 있어서는, n-채널형 MOS 트랜지스터 (NR2) 를 턴온하고 다른 MOS 트랜지스터 (PRl，PR2，NR1) 를 턴오프하기 위한 게이트 전압들이 공급된다. 논리값 "0" 의 입력 신호 전압 V_IN 에 응답하여, 프리-버퍼 회로 (20) 는 n-채널형 MOS 트랜지스터 (NT2) 를 턴온하기 위한 게이트 전압을 공급하고, n-채널형 MOS 트랜지스터 (N1) 를 턴오프하고 n-채널형 MOS 트랜지스터 (N2) 를 턴온하기 위한 게이트 전압을 공급한다. 그 결과, 고전압측의 n-채널형 MOS 트랜지스터 (NT1) 는 비도통되고 저전압측의 n-채널형 MOS 트랜지스터 (NT2) 는 도통하여, 용량성 부하 (Cp) 로 인가된 출력 전압은 기준 전위 (Vss) 와 동일해진다.The operation of the output circuit _16k will be described below with reference to FIG. 7. 7 is a timing chart showing the waveform of the output voltage of the power recovery circuit 19 and the output circuit (16 _k) of the gate voltage applied to MOS transistors in both the waveform and the capacitive load (Cp). When no driving pulse is applied to the capacitive load Cp (before time t0), the power recovery circuit 19 turns on the n-channel MOS transistor NR2 and turns on the other MOS transistors PRl, PR2, and NR1. Gate voltages are supplied to turn off. In response to the input signal voltage V _IN of the logic value "0", the pre-buffer circuit 20 supplies a gate voltage for turning on the n-channel type MOS transistor NT2, and the n-channel type MOS transistor N1. ) And supplies a gate voltage for turning on the n-channel type MOS transistor N2. As a result, the n-channel MOS transistor NT1 on the high voltage side is not conducting and the n-channel MOS transistor NT2 on the low voltage side is conducting, so that the output voltage applied to the capacitive load Cp becomes the reference potential ( Vss).

그 다음, 용량성 부하 (Cp) 에 인가되는 출력 전압이 상승하는 때 (시간 t0 에서), 전력 회수 회로 (19) 에서는, n-채널형 MOS 트랜지스터 (NR2) 를 온상태에서 오프상태로 전환하고 p-채널형 MOS 트랜지스터 (PR1) 를 턴온하기 위한 게이트 전압이 공급된다. 한편, 입력 신호 전압 (V_IN) 의 논리값 "0" 에서 "1" 로의 변화에 응답하여, 프리-버퍼 회로 (20) 는 n-채널형 MOS 트랜지스터 (N1) 를 턴온하고 n-채널형 MOS 트랜지스터 (N2) 를 턴오프하며 n-채널형 MOS 트랜지스터 (NT2) 를 턴오프하기 위한 게이트 전압을 공급한다. 이 결과, 도통된 p-채널형 MOS 트랜지스터 (P2) 를 통해 전원 회로 (31) 에 의해 공급된 고전압이 n-채널형 MOS 트랜지스터 (NT1) 의 게이트에 인가된다. 다르게 말하면, p-채널형 MOS트랜지스터 (제 3 스위칭 트랜지스터) (P2) 와 n-채널형 MOS트랜지스터 (제 4 스위칭 트랜지스터) (N2) 의 접속점을 통해 n-채널형 MOS 트랜지스터 (NT1) 의 게이트에 고전압이 공급된다. 또한, 전원 회로 (31) 에 의해 공급되는 고전압은, n-채널형 MOS 트랜지스터 (NT1) 를 확실히 턴온되게 하는 제어 전압의 범위 내의 전압값 즉, MOS 트랜지스터 (NT1) 의 문턱 전압 이상의 전압을 갖는 것이 바람직하다. 따라서, 고전압측의 n-채널형 MOS 트랜지스터 (NT1) 가 턴온되어 도통되고 이에 의해, 전력 회수 회로 (19) 의 인덕터 (Li) 와 용량성 부하 (Cp) 가 LC 공진회로를 형성하는 것이 가능해진다. LC 공진회로의 동작에 의해, 중점 커패시터 (Ci) 로부터, p-채널형 MOS 트랜지스터 (PR1), 다이오드 (R1), 인덕터 (Li) 및 n-채널형 MOS 트랜지스터 (NT1) 를 통해 용량성 부하 (Cp) 로 구동 전류 (전하) 가 공급된다. 그 결과, 출력 전압의 레벨이 기준 전위 (Vss) 로부터 상승하기 시작한다. 그 후, p-채널형 MOS 트랜지스터 (PR2) 를 오프 상태에서 온 상태로 전환하기 위해 게이트 전압이 인가되는 시간 t1 에서, 출력 전압은 전원전압 (VDD) 에 클램핑된다.Then, when the output voltage applied to the capacitive load Cp rises (at time t0), the power recovery circuit 19 switches the n-channel type MOS transistor NR2 from on to off. The gate voltage for turning on the p-channel type MOS transistor PR1 is supplied. On the other hand, in response to the change from the logic value "0" to "1" of the input signal voltage V _IN , the pre-buffer circuit 20 turns on the n-channel MOS transistor N1 and turns on the n-channel MOS. The transistor N2 is turned off and a gate voltage for turning off the n-channel type MOS transistor NT2 is supplied. As a result, the high voltage supplied by the power supply circuit 31 through the conducting p-channel type MOS transistor P2 is applied to the gate of the n-channel type MOS transistor NT1. In other words, through the connection point of the p-channel MOS transistor (third switching transistor) P2 and the n-channel MOS transistor (fourth switching transistor) N2 to the gate of the n-channel type MOS transistor NT1. High voltage is supplied. In addition, the high voltage supplied by the power supply circuit 31 has a voltage value within the range of the control voltage which reliably turns on the n-channel type MOS transistor NT1, that is, a voltage higher than or equal to the threshold voltage of the MOS transistor NT1. desirable. Therefore, the n-channel type MOS transistor NT1 on the high voltage side is turned on and conducts, whereby the inductor Li and the capacitive load Cp of the power recovery circuit 19 can form an LC resonance circuit. . By the operation of the LC resonant circuit, a capacitive load (from the midpoint capacitor Ci through the p-channel MOS transistor PR1, the diode R1, the inductor Li and the n-channel MOS transistor NT1) Cp) is supplied with a drive current (charge). As a result, the level of the output voltage starts to rise from the reference potential Vss. Then, at time t1 when the gate voltage is applied to turn the p-channel type MOS transistor PR2 from the off state to the on state, the output voltage is clamped to the power supply voltage VDD.

또한, p-채널형 MOS 트랜지스터 (P2) 를 확실히 도통되도록 하기위해, 전원 회로 (31) 에 의해 공급되는 고전압은, MOS 트랜지스터 (P2) 의 문턱 전압 이상인 것이 바람직하다. p-채널형 MOS 트랜지스터 (P2) 의 게이트에 접지 전위가 인 가될 때, 만약 p-채널형 MOS 트랜지스터 (P2) 문턱 전압 이상의 전압이 MOS 트랜지스터 (P2) 의 소오스에 인가되면, MOS 트랜지스터 (P2) 에 인가되는 제어 전압 (게이트-소오스 전압) 은 문턱 전압 (Vth) 보다 더 낮아져 MOS 트랜지스터 (P2) 는 확실히 턴온된다.In addition, in order to ensure the conduction of the p-channel type MOS transistor P2, the high voltage supplied by the power supply circuit 31 is preferably equal to or higher than the threshold voltage of the MOS transistor P2. When the ground potential is applied to the gate of the p-channel type MOS transistor P2, if a voltage higher than the threshold voltage of the p-channel type MOS transistor P2 is applied to the source of the MOS transistor P2, the MOS transistor P2 is applied. Control voltage (gate-source voltage) is lower than the threshold voltage Vth so that the MOS transistor P2 is surely turned on.

그 다음, 출력 전압이 (시간 t2 에서) 하강하는 때, 전력 회수 회로 (19) 에서는, p-채널형 MOS 트랜지스터 (PRl, PR2) 를 온 상태로부터 오프 상태로 전환하고 n-채널형 MOS 트랜지스터 (NRl) 를 오프 상태에서 온 상태로 전환하기 위한 게이트 전압이 인가된다. 그 결과, 충전된 용량성 부하 (Cp) 에 축적되어 있던 전하가, n-채널형 MOS 트랜지스터 (NT1), 인덕터 (Li), 다이오드 (R2) 및 n-채널형 MOS 트랜지스터 (NR1) 를 통해 중점 커패시터 (Ci) 로 회수된다. 그 후, 용량성 부하 (Cp) 가 방전하고, 출력 전압의 레벨은 전원전압 (VDD) 으로부터 하강하기 시작한다. 그 후, 시간 t3 에서, 전력 회수 회로 (19) 의 n-채널형 MOS 트랜지스터 (NR2) 를 오프 상태로부터 온 상태로 전환하기 위한 게이트 전압이 인가되고, 프리-버퍼 회로 (20) 가 n-채널형 MOS 트랜지스터 (NT2) 를 오프 상태로부터 온 상태로 전환하기 위한 게이트 전압을 인가한다. 그 후, 출력 전압은 기준 전위 (Vss) 에 클램핑된다.Then, when the output voltage falls (at time t2), in the power recovery circuit 19, the p-channel type MOS transistors PRl and PR2 are switched from the on state to the off state and the n-channel type MOS transistor ( A gate voltage is applied to turn NRl) from the off state to the on state. As a result, the charge accumulated in the charged capacitive load Cp is concentrated through the n-channel MOS transistor NT1, the inductor Li, the diode R2, and the n-channel MOS transistor NR1. Recovered to the capacitor Ci. After that, the capacitive load Cp discharges, and the level of the output voltage starts to fall from the power supply voltage VDD. Then, at time t3, a gate voltage for switching the n-channel type MOS transistor NR2 of the power recovery circuit 19 from the off state to the on state is applied, and the pre-buffer circuit 20 is n-channel. A gate voltage for switching the type MOS transistor NT2 from the off state to the on state is applied. Thereafter, the output voltage is clamped to the reference potential Vss.

전술한 바와 같이, 본 실시형태의 표시 장치 (1) 는, 토템-폴 회로 (22) 에 전원전압을 공급하는 전원 (전력 회수 회로) (19); 및 레벨 변환 회로 (21) 에 전원전압을 공급하는 전원 (전원 회로) (31) 을 별개의 구성 요소들로서 구비한다. 전원 회로 (31) 는, 전력 회수 회로 (19) 에 의해 공급된 전원전압에 전원 (30) 의 전원전압을 중첩하고, 그 중첩된 전압을 단자 (T3) 를 통해 p-채널형 MOS 트랜지스터 (P2) 에 공급한다. 따라서, 토템-폴 회로 (22) 에 인가된 전원전압이 낮은 저전압 영역에서도, p-채널형 MOS 트랜지스터 (P2) 를 확실히 턴온하는 것이 가능해져 전력 회수 효율의 향상을 가능하게 한다. 특히, 전원 회로 (31) 에 의해 공급되는 전원전압은 p-채널형 MOS 트랜지스터 (P2) 의 문턱 전압 (Vth) 이상이 되며, 이에 의해 MOS 트랜지스터 (P2) 가 확실히 도통되는 것이 가능하다.As described above, the display device 1 of the present embodiment includes a power supply (power recovery circuit) 19 for supplying a power supply voltage to the totem-pole circuit 22; And a power supply (power supply circuit) 31 for supplying a power supply voltage to the level conversion circuit 21 as separate components. The power supply circuit 31 superimposes the power supply voltage of the power supply 30 with the power supply voltage supplied by the power recovery circuit 19, and transmits the superimposed voltage through the terminal T3 to the p-channel type MOS transistor P2. ) Therefore, even in the low voltage region where the power supply voltage applied to the totem-pole circuit 22 is low, it is possible to surely turn on the p-channel type MOS transistor P2, thereby improving the power recovery efficiency. In particular, the power supply voltage supplied by the power supply circuit 31 becomes equal to or higher than the threshold voltage Vth of the p-channel type MOS transistor P2, whereby the MOS transistor P2 can be reliably connected.

전술한 설명에서, 도 1 에 나타내진 종래의 전력 회로 (101) 는 p-채널형 MOS 트랜지스터 (PM3) 를 사용하고 있다. MOS 트랜지스터 (PM3) 의 소오스에 저전압이 인가되는 저전압 영역에서는, p-채널형 MOS 트랜지스터 (PM3) 의 온 저항이 높고, 소오스와 드레인 사이에 낮은 구동 전류를 유발하므로, 전력 회수 효율에서의 저하를 가져온다. 한편, 본 실시형태의 출력 회로 (16_k) 는, p-채널형 MOS 트랜지스터와는 반대의 도전형을 갖는 n-채널형 MOS 트랜지스터 (NT1) 를 사용한다. 따라서, 출력 전압이 상승하거나 하강하는 저전압 영역에서도, n-채널형 MOS 트랜지스터 (PM3) 는, 비교적 낮은 온-저항을 가지고, 높은 구동 능력을 나타낼 수 있다. 다르게 말하면, n-채널형 MOS 트랜지스터 (NT1) 의 구동 능력의 전압 의존성이, p-채널형 MOS 트랜지스터 (PM3) 의 구동 능력의 전압 의존성보다 더 낮다. 따라서, 선행 기술과 비교하여, 제 1 실시형태는, 온-저항에 기인하여 생성되는 열이 감소될 수 있으므로, 냉각 메카니즘의 단순화를 가능하게 한다. 또한 제 1 실시형태는 칩 사이즈의 증가없이 저전압 영역에서 충분히 큰 구동 전류 를 허용하여 제조 비용의 감소를 가능하게 한다.In the above description, the conventional power circuit 101 shown in Fig. 1 uses a p-channel type MOS transistor PM3. In the low voltage region in which a low voltage is applied to the source of the MOS transistor PM3, the on-resistance of the p-channel type MOS transistor PM3 is high and causes a low drive current between the source and the drain, thereby reducing the decrease in power recovery efficiency. Bring. On the other hand, the output circuit (16 _k) according to one embodiment of the invention, the p- channel MOS transistor uses the n- channel MOS transistor (NT1) has a conductivity type opposite. Therefore, even in the low voltage region in which the output voltage rises or falls, the n-channel type MOS transistor PM3 has a relatively low on-resistance and can exhibit high driving capability. In other words, the voltage dependency of the driving capability of the n-channel type MOS transistor NT1 is lower than the voltage dependency of the driving capability of the p-channel type MOS transistor PM3. Thus, in comparison with the prior art, the first embodiment enables the simplification of the cooling mechanism, since the heat generated due to the on-resistance can be reduced. The first embodiment also allows a sufficiently large drive current in the low voltage region without increasing the chip size, thereby enabling a reduction in manufacturing cost.

도 8 은 p-채널형 MOS 트랜지스터 (PM3) (도 1) 의 구동 능력의 전압 의존성과, n-채널형 MOS 트랜지스터 (NT1) (도 5) 의 구동 능력의 전압 의존성을 나타내는 그래프이다. 그래프의 수평축은, 소오스와 드레인 사이의 구동 전류의 측정값을 나타내고, 수직축은 온-저항의 측정값을 나타낸다. 그래프에서, 곡선 C_P1，C_P2，C_P3，C_P4, C_P5 는, p-채널형 MOS 트랜지스터 (PM3) 의 특성 곡선이다. 곡선 C_P1，C_P2，C_P3，C_P4，C_P5 은 각각 정전원전압 V1，V2，V3，V4, V5 (VI>V2>V3>V4>V5) 의 조건들하에서 측정되었다. V1 내지 V5 의 값을 구체적으로 기재하지는 않았지만, 약 0 내지 수십 밀리볼트이 범위 내에 있다. 이들 곡선 곡선 C_P1 내지 C_P5 에 따르면, 전원전압이 낮아짐에 따라 특성곡선이, 구동 전류가 더 작아지는 그래프의 좌측으로 시프트하고 온-저항은 상승한다는 것은 명확하다. 비교를 위해, n-채널형 MOS 트랜지스터 (NT1) 에 대한 특성 곡선을 나타내는 곡선 Cn 은 전원전압 V1 내지 V5 의 범위내의 전원전압의 조건하에서 측정되었다. 특성 곡선 Cn 은, 전원전압이 V1 내지 V5 의 범위 내에서 변화되는 때에도 변화하지 않으며, 넓은 전압 범위에 걸쳐 낮은 온-저항을 나타낸다. 따라서, 도 8 의 그래프는, n-채널형 MOS 트랜지스터 (NT1) 의 구동 능력의 전압 의존성이 p-채널형 MOS 트랜지스터 (PM3) 의 구동 능력의 전압 의존성보다 더 낮다는 것을 나타낸다.8 is a graph showing the voltage dependency of the driving capability of the p-channel type MOS transistor PM3 (FIG. 1) and the voltage dependency of the driving capability of the n-channel type MOS transistor NT1 (FIG. 5). The horizontal axis of the graph represents the measured value of the drive current between the source and the drain, and the vertical axis represents the measured value of the on-resistance. In the graph, curves C _P1 , C _P2 , C _P3 , C _P4 and C _P5 are characteristic curves of the p-channel type MOS transistor PM3. The curves C _P1 , C _P2 , C _P3 , C _P4 and C _P5 were measured under the conditions of the electrostatic source voltages V1, V2, V3, V4 and V5 (VI>V2>V3>V4> V5), respectively. Although not specifically stated values of V1 to V5 are in the range of about 0 to several tens of millivolts. According to these curve curves C _P1 to C _P5 , it is clear that as the power supply voltage decreases, the characteristic curve shifts to the left side of the graph in which the driving current becomes smaller and the on-resistance rises. For comparison, the curve Cn representing the characteristic curve for the n-channel type MOS transistor NT1 was measured under the condition of a power supply voltage in the range of the power supply voltages V1 to V5. The characteristic curve Cn does not change even when the power supply voltage is changed within the range of V1 to V5, and exhibits low on-resistance over a wide voltage range. Thus, the graph of FIG. 8 shows that the voltage dependency of the driving capability of the n-channel type MOS transistor NT1 is lower than the voltage dependency of the driving capability of the p-channel type MOS transistor PM3.

도 8 의 그래프를 참조하면, 특성 곡선 Cn 은, 구동 전류가 매우 작고 n-채널형 MOS 트랜지스터 (NT1) 가 고임피던스를 나타내는 저전류 영역에서 지수함적으 로 증가하는 온-저항을 나타낸다. 전력 회수 효율은 이 저전류 영역으로 인해 감소한다. 본 실시형태의 전원 회로 (31) 는 전력 회수 회로 (19) 에 의해 공급되는 전원전압보다 더 높은 전원전압을, 단자 (T3) 와 p-채널형 MOS 트랜지스터 (P2) 를 통해, n-채널형 MOS 트랜지스터 (NT1) 에 공급할 수 있다. 따라서, n-채널형 MOS 트랜지스터 (NT1) 의 게이트 전압 (게이트-소오스 전압) 은 높아지므로, MOS 트랜지스터 (NT1) 의 고임피던스 상태인 기간을 단축하는 것이 가능하다. 따라서, 전력 회수 효율의 향상이 달성될 수 있다.Referring to the graph of FIG. 8, the characteristic curve Cn shows an on-resistance that is exponentially increasing in the low current region where the driving current is very small and the n-channel type MOS transistor NT1 exhibits high impedance. Power recovery efficiency is reduced due to this low current region. The power supply circuit 31 of the present embodiment has a power supply voltage higher than the power supply voltage supplied by the power recovery circuit 19, through the terminal T3 and the p-channel MOS transistor P2, the n-channel type. It can supply to MOS transistor NT1. Therefore, since the gate voltage (gate-source voltage) of the n-channel type MOS transistor NT1 is high, it is possible to shorten the period in which the high impedance state of the MOS transistor NT1 is high. Thus, the improvement of the power recovery efficiency can be achieved.

또한, 도 9 에 나타내지는 바와 같이, 도 1 에 나타내지는 바와 같은 종래의 구동 회로 (100) 가 제 1 실시형태의 전원 회로 (31) 에 적용될 수 있다. 도 9 에 도시된 전원 회로 (31) 는 단자 (T3) 을 통해 전원전압을 p-채널형 MOS 트랜지스터 (PM1，PM2) 에 공급한다. 단자 (T2) 에 입력된 전원전압은 레벨 변환 회로 (103) 에는 공급되지 않는다. 또한, 도 9 의 구동 회로는, 푸시-풀 회로 (104) 에 전원전압을 인가하는 전원 (전력 회수 회로) (105); 및 레벨 변환 회로 (103) 에 전원전압을 인가하는 전원 (전원 회로) (31) 을 별개의 구성 요소로서 구비한다. 전원 회로 (31) 는, 전력 회수 회로 (19) 에 의해 공급되는 전원전압보다 더 높은 전원전압을, 단자 (T3) 을 통해 p-채널형 MOS 트랜지스터 (PM2) 에 공급할 수 있다. 따라서, 푸시-풀 회로 (104) 에 인가되는 전원전압이 낮은 저전압 영역에서도, p-채널형 MOS 트랜지스터 (PM2) 를 확실히 턴온하는 것이 가능하여, 전력 회수 효율이 향상이 가능하다.In addition, as shown in FIG. 9, the conventional drive circuit 100 as shown in FIG. 1 can be applied to the power supply circuit 31 of 1st Embodiment. The power supply circuit 31 shown in FIG. 9 supplies a power supply voltage to the p-channel type MOS transistors PM1 and PM2 through the terminal T3. The power supply voltage input to the terminal T2 is not supplied to the level conversion circuit 103. In addition, the driving circuit of FIG. 9 includes: a power supply (power recovery circuit) 105 that applies a power supply voltage to the push-pull circuit 104; And a power supply (power supply circuit) 31 that applies a power supply voltage to the level conversion circuit 103 as a separate component. The power supply circuit 31 can supply a power supply voltage higher than the power supply voltage supplied by the power recovery circuit 19 to the p-channel type MOS transistor PM2 through the terminal T3. Therefore, even in the low voltage region where the power supply voltage applied to the push-pull circuit 104 is low, it is possible to reliably turn on the p-channel type MOS transistor PM2, so that the power recovery efficiency can be improved.

2. 제 2 실시형태2. Second Embodiment

도 10 은 본 발명의 제 2 실시형태에 따른 구동 회로의 구성을 개략적으로 나타낸다. 동일 참조 번호로 지시되는 도 10 과 도 5 에서의 동일 구성 요소는 동일 구성과 동일 기능을 가지므로, 상세한 설명은 생략한다. 전원 회로 (31B) 를 제외하고는, 제 2 실시형태의 구동 회로는 제 1 실시형태의 구동 회로 (도 5 에 도시됨) 와 동일 구성을 가진다.10 schematically shows a configuration of a drive circuit according to a second embodiment of the present invention. The same components in FIGS. 10 and 5 indicated by the same reference numerals have the same functions and the same functions, and thus detailed descriptions thereof will be omitted. Except for the power supply circuit 31B, the drive circuit of the second embodiment has the same configuration as the drive circuit (shown in FIG. 5) of the first embodiment.

도 10 을 참조하면, 전원 회로 (31B) 는, 전원 (30i) 과, 이 전원 (30i) 에 접속된 애노드를 가지는 다이오드 (RD1) 와, 승압 커패시터 (Cu) 를 포함하는 차지 펌프 회로이다. 승압 커패시터 (Cu) 의 일 단자는 전력 회수 회로 (19) 의 단자 (T1) 에 그리고 출력 회로 (16K) 의 단자 (T2) 에 접속되고, 승압 커패시터 (Cu) 의 타 단자는 다이오드 (RD1) 의 캐소드에 그리고 출력 회로 (16_k) 의 단자 (T3) 에 접속된다.Referring to FIG. 10, the power supply circuit 31B is a charge pump circuit including a power supply 30i, a diode RD1 having an anode connected to the power supply 30i, and a boost capacitor Cu. One terminal of the boost capacitor Cu is connected to the terminal T1 of the power recovery circuit 19 and to the terminal T2 of the output circuit 16K, and the other terminal of the boost capacitor Cu is connected to the diode RD1. It is connected to the terminal (T3) of the cathode, and an output circuit (16 _k).

용량성 부하 (Cp) 에 구동 펄스가 인가되지 않은 때 (도 7; 시간 t0 이전), 전력 회수 회로 (19) (도 10) 에서의 n-채널형 MOS 트랜지스터 (NR2) 를 턴온하기 위한 게이트 전압이 공급된다. 그 후, 승압 커패시터 (Cu) 의 일 단자에 접지 전위가 인가되고 타 단자에는 전원 (30i) 에 의해 공급되는 전원전압 (Vi) 이 인가된다. 그 결과로서 충전 전압 (Vi) 이 승압 커패시터 (Cu) 에 발생한다. 그 후, 용량성 부하 (Cp) 에 구동 펄스가 인가 될 때 (도 7; 시간 t0 이후), 중점 커패시터 (Ci) 로부터의 전원전압 (Vp) 이, p-채널형 MOS 트랜지스터 (PR1), 다이오드 (R1), 인덕터 (Li) 및 단자 (Tl) 를 통해 승압 커패시터 (Cu) 에 인가된다. 그 결과, 전원전압 (Vp) 에 충전 전압 (Vi) 을 중첩함으로써 획득된 중첩 전압 (=Vi + Vp) 이 승압 커패시터 (Cu) 에 발생한다. 이 중첩 전압이, 단자 (T3) 를 통해 p-채널형 MOS 트랜지스터 (P1，P2) 에 인가된다.When no driving pulse is applied to the capacitive load Cp (FIG. 7; before time t0), the gate voltage for turning on the n-channel type MOS transistor NR2 in the power recovery circuit 19 (FIG. 10). Is supplied. After that, the ground potential is applied to one terminal of the boost capacitor Cu, and the power supply voltage Vi supplied by the power supply 30i is applied to the other terminal. As a result, the charging voltage Vi is generated in the boost capacitor Cu. Thereafter, when a driving pulse is applied to the capacitive load Cp (Fig. 7; after time t0), the power supply voltage Vp from the midpoint capacitor Ci becomes the p-channel type MOS transistor PR1, the diode. Is applied to the boost capacitor Cu via R1, inductor Li and terminal Tl. As a result, an overlapping voltage (= Vi + Vp) obtained by superimposing the charging voltage Vi on the power supply voltage Vp is generated in the boosting capacitor Cu. This overlapping voltage is applied to the p-channel type MOS transistors P1 and P2 via the terminal T3.

전술한 전원 회로 (31B) 에서는, 전력 회수 회로 (19) 에 의해 공급되는 전원전압보다 더 높은 전원전압이 레벨 변환 회로 (21) 에 공급될 수 있다. 그 높은 전원전압이 p-채널형 MOS 트랜지스터 (P2) 의 문턱 전압보다 더 높을 수 있고, n-채널형 MOS 트랜지스터 (NT1) 를 확실히 턴온되게 하는 전압으로 설정될 수 있다.In the above-described power supply circuit 31B, a power supply voltage higher than the power supply voltage supplied by the power recovery circuit 19 can be supplied to the level converter circuit 21. Its high power supply voltage may be higher than the threshold voltage of the p-channel type MOS transistor P2, and may be set to a voltage which makes sure that the n-channel type MOS transistor NT1 is turned on.

3. 제 3 실시형태3. Third embodiment

도 11 은 본 발명의 제 3 실시형태에 따른 구동 회로의 구성을 개략적으로 나타낸다. 제 3 실시형태의 구동 회로는, 중점 커패시터 (Ci) 를 전압원으로서 사용하는 전원 회로 (31C) 를 제외하고는, 제 2 실시형태의 구동 회로 (도 10) 와 동일 구성을 가진다. 동일 참조 부호로 지시되는 도 11 과 도 10 에서의 동일 구성 요소는 동일 구성과 동일 기능을 가지므로, 상세한 설명은 생략한다.11 schematically shows a configuration of a drive circuit according to a third embodiment of the present invention. The drive circuit of the third embodiment has the same configuration as the drive circuit (Fig. 10) of the second embodiment except for the power supply circuit 31C which uses the midpoint capacitor Ci as the voltage source. The same components in FIGS. 11 and 10 indicated by the same reference numerals have the same functions and the same functions, and thus detailed description thereof will be omitted.

도 11 을 참조하면, 전원 회로 (31C) 는, 다이오드 (RD2), 저항 소자 (RS1), 정전압 다이오드 (ZD2) 및 승압 커패시터 (Cu) 를 포함하는 차지 펌프 회로이다. 다이오드 (RD2) 의 애노드는, 전력 회수 회로 (19) 의 단자 (T4) 를 통해 중점 커패시터 (Ci) 의 일 단자에 접속되고, 다이오드 (RD2) 의 캐소드는 저항 소자 (RS1) 에 접속된다. 제너 다이오드로 구성된 정전압 다이오드 (ZD2) 는, 승압 커패시터 (Cu) 와 병렬접속된다. 정전압 다이오드 (ZD2) 는 승압 커패시터 (Cu) 상의 전압을 일정 전압으로 한정할 수 있다.Referring to FIG. 11, the power supply circuit 31C is a charge pump circuit including a diode RD2, a resistor element RS1, a constant voltage diode ZD2, and a boost capacitor Cu. The anode of the diode RD2 is connected to one terminal of the midpoint capacitor Ci through the terminal T4 of the power recovery circuit 19, and the cathode of the diode RD2 is connected to the resistor element RS1. The constant voltage diode ZD2 composed of the zener diode is connected in parallel with the boost capacitor Cu. The constant voltage diode ZD2 may limit the voltage on the boost capacitor Cu to a constant voltage.

전술한 전원 회로 (31C) 에서는, 전력 회수 회로 (19) 에 의해 공급되는 전원전압보다 더 높은 전원전압이 레벨 변환 회로 (21) 에 공급될 수 있다. 그 높은 전원전압은 p-채널형 MOS 트랜지스터 (P2) 의 문턱 전압보다 더 높을 수 있고 n-채널형 MOS 트랜지스터 (NT1) 가 확실히 턴온되게 하는 전압으로 설정될 수 있다.In the above-described power supply circuit 31C, a power supply voltage higher than the power supply voltage supplied by the power recovery circuit 19 can be supplied to the level converter circuit 21. The high power supply voltage can be higher than the threshold voltage of the p-channel type MOS transistor P2 and can be set to a voltage which makes sure that the n-channel type MOS transistor NT1 is turned on.

또한, 전원 회로 (31C) 는 전력 회수 회로 (19) 의 중점 커패시터 (Ci) 를 전압원으로서 사용하므로, 다른 전원을 필요로 하지 않으며 따라서 제 2 실시형태의 전원 회로 (31B) (도 10) 보다 더 낮은 제조 비용을 제공한다.In addition, since the power supply circuit 31C uses the midpoint capacitor Ci of the power recovery circuit 19 as the voltage source, it does not require another power supply and is therefore more than the power supply circuit 31B (Fig. 10) of the second embodiment. Provides low manufacturing costs.

4. 제 4 실시형태4. Fourth Embodiment

도 12 는 본 발명의 제 4 실시형태에 따른 구동 회로이 구성을 개략적으로 나타낸다. 제 4 실시형태의 구동 회로는, 전원전압 (VDD) 을 인가하는 직류 전원을 사용하는 전원 회로 (31D) 를 제외하고는, 제 2 실시형태의 구동 회로 (도 10 에 도시됨) 와 같은 동일 구성을 가진다. 동일 참조 부호로 지시되는 도 12 와 도 10 에서의 동일 구성 요소는 동일 구성과 동일 기능을 가지므로, 상세한 설명은 생략한다.12 schematically shows a configuration of a drive circuit according to a fourth embodiment of the present invention. The drive circuit of the fourth embodiment has the same configuration as that of the drive circuit (shown in FIG. 10) of the second embodiment except for the power supply circuit 31D that uses a DC power supply applying the power supply voltage VDD. Has The same components in FIGS. 12 and 10 indicated by the same reference numerals have the same configuration and the same functions, and thus detailed description thereof will be omitted.

도 12 를 참조하면, 전원 회로 (31D) 는, 다이오드 (RD3), 저항 소자 (RS2), 정전압 다이오드 (ZD3) 및 승압 커패시터 (Cu) 를 포함하는 차지 펌프 회로이다. 다이오드 (RD3) 의 애노드는, 전원전압 (VDD) 을 인가하는 직류 전원에 접속되고, 다이오드 (RD3) 의 캐소드는 저항 소자 (RS2) 에 접속된다. 예를 들어, 제너 다이오드로 구성되는 정전압 다이오드 (ZD3) 는 승압 커패시터 (Cu) 와 병렬접속된다. 정전압 다이오드 (ZD3) 는 승압 커패시터 (Cu) 의 전압을 일정 전압으로 제한할 수 있다.Referring to FIG. 12, the power supply circuit 31D is a charge pump circuit including a diode RD3, a resistor element RS2, a constant voltage diode ZD3, and a boost capacitor Cu. The anode of the diode RD3 is connected to a DC power supply applying a power supply voltage VDD, and the cathode of the diode RD3 is connected to the resistor element RS2. For example, the constant voltage diode ZD3 composed of a zener diode is connected in parallel with the boost capacitor Cu. The constant voltage diode ZD3 may limit the voltage of the boost capacitor Cu to a constant voltage.

전술한 전원 회로 (31D) 에서, 전력 회수 회로 (19) 에 의해 공급되는 전원전압보다 더 높은 전원전압이 레벨 변환 회로 (21) 에 인가될 수 있다. 그 높은 전원전압이 p-채널형 MOS 트랜지스터 (P2) 의 문턱 전압보다 더 높을 수 있고 n-채널형 MOS 트랜지스터 (NT1) 가 확실히 턴온되게 하는 전압으로 설정될 수 있다.In the power supply circuit 31D described above, a power supply voltage higher than the power supply voltage supplied by the power recovery circuit 19 can be applied to the level converting circuit 21. Its high power supply voltage can be higher than the threshold voltage of the p-channel type MOS transistor P2 and can be set to a voltage which makes sure that the n-channel type MOS transistor NT1 is turned on.

또한, 전원 회로 (31D) 는 전력 회수 회로 (19) 에서 사용되는 전원전압 (VDD) 을 사용하므로, 다른 전원을 필요로 하지 않으며 따라서 제 2 실시형태의 전원 회로 (31B) (도10) 와 비교해서 더 낮은 제조비용을 제공한다.In addition, since the power supply circuit 31D uses the power supply voltage VDD used in the power recovery circuit 19, it does not require another power supply and is therefore compared with the power supply circuit 31B (FIG. 10) of the second embodiment. Thereby providing a lower manufacturing cost.

5. 제 5 실시형태5. Fifth Embodiment

도 13 은 본 발명의 제 5 실시형태에 따른 구동 회로의 구성을 개략적으로 나타낸다. 제 5 실시형태의 구동 회로는, 전원 회로 (31E) 를 제외하고는, 제 2 실시형태의 구동 회로 (도 10 에 도시됨) 와 동일 구성을 갖는다. 전원 회로 (31E) 는, 전원전압 (VDD) 을 공급하는 직류 전원과, 중점 커패시터 (Ci) 모두를 전압 생성기로 사용한다.13 schematically shows a configuration of a drive circuit according to the fifth embodiment of the present invention. The drive circuit of the fifth embodiment has the same configuration as the drive circuit (shown in FIG. 10) of the second embodiment except for the power supply circuit 31E. The power supply circuit 31E uses both the DC power supply for supplying the power supply voltage VDD and the midpoint capacitor Ci as a voltage generator.

도 13 을 참조하면, 전원 회로 (31E) 는 전원 회로 (31C) (도 11 에 도시됨) 와 동일 구성 요소들인, 다이오드 (RD2), 저항 소자 (RS1), 정전압 다이오드 (ZD2) 및 승압 커패시터 (Cu) 를 포함한다. 전원 회로 (31E) 는 출력 회로 (16_k) 의 I/O 단자 (T3) 에 접속되는 클램프 다이오드 (RD4) 를 더 포함하며, 클램프 다이오드 (RD4) 의 애노드는 I/O 단자 (T3) 에 접속되고, 캐소드는 전원전압 (VDD) 을 공급하는 직류 전원에 접속된다.Referring to FIG. 13, the power supply circuit 31E includes the same components as the power supply circuit 31C (shown in FIG. 11), the diode RD2, the resistor element RS1, the constant voltage diode ZD2, and the boost capacitor ( Cu). A power supply circuit (31E) is connected to the output circuit (16 _k) of the I / O terminal (T3) a clamp diode, further comprising a (RD4) anode is an I / O terminal (T3) of the clamp diode (RD4) being connected to The cathode is connected to a DC power supply for supplying a power supply voltage VDD.

전술한 바와 같이, 용량성 부하 (Cp) 에 구동 펄스가 인가되지 않은 때 (도 7; 시간 t0 이전), 승압 커패시터 (Cu) 의 일 단자에는 기준 전위 (Vss) 가 인가되고, 타 단자에는 중점 커패시터 (Ci) 로부터의 전원전압이 다이오드 (RD2) 및 저항 소자 (RS1) 를 통해 인가된다. 그 결과, 승압 커패시터 (Cu) 에는, 정전압 다이오드 (ZD3) 에 의해 제한된 충전 전압 (Vi) 이 발생한다. 그 후, 용량성 부하 (Cp) 에 구동 펄스가 인가될 때 (도 7; 시간 t0 이후), 승압 커패시터 (Cu) 의 일 단자에 인가되는 전원전압은 기준전위 (Vss) 로부터 상승하고, 승압 커패시터 (Cu) 에는, 그 상승중인 전원전압에 충전 전압 (Vi) 을 중첩함으로써 획득된 중첩 전압 (Vcp) 이 발생한다. 중첩 전압 (Vcp) 은, 단자 (T3) 를 통해 레벨 변환 회로 (21) 에 인가된다.As described above, when no driving pulse is applied to the capacitive load Cp (FIG. 7; before time t0), the reference potential Vss is applied to one terminal of the boost capacitor Cu, and the midpoint is applied to the other terminal. The power supply voltage from the capacitor Ci is applied through the diode RD2 and the resistor element RS1. As a result, charging voltage Vi limited by constant voltage diode ZD3 is generated in boosting capacitor Cu. Then, when a driving pulse is applied to the capacitive load Cp (Fig. 7; after time t0), the power supply voltage applied to one terminal of the boost capacitor Cu rises from the reference potential Vss, and the boost capacitor In Cu, an overlapping voltage Vcp obtained by superimposing the charging voltage Vi with the rising power source voltage is generated. The superimposition voltage Vcp is applied to the level conversion circuit 21 via the terminal T3.

중첩 전압 (Vcp) 이 전원전압 (VDD) 을 초과하기 전에, 중첩 전압 (Vcp) 이 전원전압 (VDD) 에 클램핑하도록 클램프 다이오드 (RD4) 에 순방향 바이어스가 인가될 수 있다. 그 결과, 레벨 변환 회로 (21) 에 공급되는 전압 (Vcp) 은 전원전압 (VDD) 이하로 제한되고, 따라서 레벨 변환 회로 (21) 의 내압성능 (voltage capability) 을 초과한 과전압이 레벨 변환 회로 (21) 에 인가되는 것을 방지한다. 도 14 는 전원 회로 (31E) 의 변형예인 전원 회로 (3lEa) 의 구성을 나타낸다. 전원 회로 (31Ea) 는 단지 다이오드 (ZD2) 및 저항 소자 (RS1) 만이 없는 전원 회로 (31E) (도 13)의 구성을 갖는다.Before the overlap voltage Vcp exceeds the power supply voltage VDD, a forward bias may be applied to the clamp diode RD4 so that the overlap voltage Vcp is clamped to the power supply voltage VDD. As a result, the voltage Vcp supplied to the level converting circuit 21 is limited to the power supply voltage VDD or less, so that the overvoltage in which the voltage capability of the level converting circuit 21 exceeds the voltage capability exceeds the level converting circuit ( 21) to prevent application. 14 shows the configuration of a power supply circuit 3LEa which is a modification of the power supply circuit 31E. The power supply circuit 31Ea has the configuration of the power supply circuit 31E (Fig. 13) without only the diode ZD2 and the resistor element RS1.

또한, 도 15 는 전원 회로 (31E) 의 변형예인 전원 회로 (31Eb) 의 구성을 나타낸다. 이 전원 회로 (31Eb) 는, 전원 회로 (31E) (도 13) 의 구성을 가지면서, 전원전압 (VDD) 을 인가하는 전원과 클램프 다이오드 (RD4) 사이에 직렬접속된 정전압 다이오드 (ZD4) 를 갖는다. 예를 들어, 제너 다이오드로 구성된 정전압 다이오드 (ZD4) 의 애노드는 전원전압 (VDD) 을 공급하는 직류 전원에 접속되고, 그 캐소드는 클램프 다이오드 (RD4) 의 캐소드에 접속된다. 정전압 다이오드 (ZD4) 는 레벨 변환 회로 (21) 에 공급되는 전압 (Vcp) 의 범위를 미세조정할 수 있다.15 shows the structure of the power supply circuit 31Eb which is a modification of the power supply circuit 31E. This power supply circuit 31Eb has a configuration of a power supply circuit 31E (Fig. 13), and has a constant voltage diode ZD4 connected in series between a power supply to which the power supply voltage VDD is applied and the clamp diode RD4. . For example, the anode of the constant voltage diode ZD4 composed of a zener diode is connected to a DC power supply for supplying a power supply voltage VDD, and the cathode thereof is connected to the cathode of the clamp diode RD4. The constant voltage diode ZD4 can fine tune the range of the voltage Vcp supplied to the level converting circuit 21.

6. 제 6 실시형태6. Sixth Embodiment

전술한 제 5 실시형태에서는, 동일 종류의 전력 회수 회로 (19) 가 사용되지만, 이것에 한정되는 것은 아니다. 도 16, 도 17 및 도 18 은, 본 발명의 제 6 실시형태에 따른 다른 전력 회수 회로 (19A, 19B, 19C) 를 사용하는 구동 회로의 예를 나타낸다. 제 6 실시형태에서, 레벨 변환 회로 (21) 에 전원전압을 공급하는 전원 회로로서 제 5 실시형태의 전원 회로 (31E) (도 13 참조) 가 사용되지만, 이것에 한정되지는 않는다. 제 5 실시형태의 전원 회로 (31E) 대신에 본 명세서에서는 다른 예의 전원 회로가 사용될 수도 있다.In the above-described fifth embodiment, the same type of power recovery circuit 19 is used, but is not limited thereto. 16, 17 and 18 show examples of drive circuits using other power recovery circuits 19A, 19B and 19C according to the sixth embodiment of the present invention. In the sixth embodiment, the power supply circuit 31E (see FIG. 13) of the fifth embodiment is used as the power supply circuit for supplying the power supply voltage to the level conversion circuit 21, but is not limited thereto. Instead of the power supply circuit 31E of the fifth embodiment, another example power supply circuit may be used.

도 16 을 참조하면, 전력 회수 회로 (19A) 는, n-채널형 MOS 트랜지스터 (NR2) 가 없는 전력 회수 회로 (19) (도 5) 를 갖는다. 전력 회수 회로 (19A) 의 동작은, n-채널형 MOS 트랜지스터 (NR2) 가 상시 턴오프되는 경우의 제 1 실시형태의 전력 회수 회로 (19) 의 동작과 동일하다.Referring to Fig. 16, power recovery circuit 19A has power recovery circuit 19 (Fig. 5) without n-channel type MOS transistor NR2. The operation of the power recovery circuit 19A is the same as that of the power recovery circuit 19 of the first embodiment when the n-channel MOS transistor NR2 is always turned off.

도 17 을 참조하면, 전력 회수 회로 (19B) 는, 직렬접속된 p-채널형 MOS 트랜지스터 (PR2), 인덕터 (Li) 및 중점 커패시터 (Ci) 를 구비한다. 중점 커패시터 (Ci) 의 일 단자는, 다이오드 (R3) 를 통해 p-채널형 MOS 트랜지스터 (PR3) 에 접속되고, 다이오드 (R4) 를 통해 n-채널형 MOS 트랜지스터 (NR3) 에 접속된다. 용량성 부하 (Cp) 에 구동 펄스가 인가되지 않을때, 전력 회수 회로 (19B) 에서의 모든 MOS 트랜지스터 (PR3，NR3，PR2) 를 턴오프하기 위해 게이트 전압이 인가된다.Referring to Fig. 17, the power recovery circuit 19B includes a p-channel type MOS transistor PR2, an inductor Li and a midpoint capacitor Ci connected in series. One terminal of the midpoint capacitor Ci is connected to the p-channel MOS transistor PR3 through the diode R3 and is connected to the n-channel MOS transistor NR3 through the diode R4. When no driving pulse is applied to the capacitive load Cp, a gate voltage is applied to turn off all the MOS transistors PR3, NR3, and PR2 in the power recovery circuit 19B.

용량성 부하 (Cp) 에 인가되는 출력 전압이 상승되는 때, 전력 회수 회로 (19B)에서의 p-채널형 MOS 트랜지스터 (PR3) 를 턴온하도록 게이트 전압이 인가된다. 한편, 토템-폴 회로 (22) 의 고압측의 n-채널형 MOS 트랜지스터 (NT1) 가 턴온된다. 전력 회수 회로 (19B) 의 인덕터 (Li) 와 용량성 부하 (Cp) 에 형성되는 LC 공진회로의 동작을 통해, 중점 커패시터 (Ci) 로부터 구동 전류가 인덕터 (Li), 단자 (T1，T2) 및 n-채널형 MOS 트랜지스터 (NT1) 를 통해 용량성 부하 (Cp) 로 공급되고, 이에 의해 출력 전압의 레벨은 기준 전위 (Vss) 로부터 상승하기 시작한다. 그 후, p-채널형 MOS 트랜지스터 (PR2) 를 턴온하기 위해 게이트 전압이 인가되어, 출력 전압은 전원전압 (VDD) 으로 클램핑된다.When the output voltage applied to the capacitive load Cp rises, a gate voltage is applied to turn on the p-channel type MOS transistor PR3 in the power recovery circuit 19B. On the other hand, the n-channel type MOS transistor NT1 on the high voltage side of the totem-pole circuit 22 is turned on. Through operation of the LC resonant circuit formed in the inductor Li and the capacitive load Cp of the power recovery circuit 19B, the driving current from the midpoint capacitor Ci is reduced to the inductor Li, the terminals T1, T2, and The n-channel type MOS transistor NT1 is supplied to the capacitive load Cp, whereby the level of the output voltage starts to rise from the reference potential Vss. Thereafter, a gate voltage is applied to turn on the p-channel type MOS transistor PR2, so that the output voltage is clamped to the power supply voltage VDD.

용량성 부하 (Cp) 에 인가되는 출력 전압이 하강하는 때, 전력 회수 회로 (19B) 에서의 p-채널형 MOS 트랜지스터 (PR2，PR3) 를 온상태에서 오프상태로 전환하기위해 게이트 전압이 인가된다. 또한, n-채널형 MOS 트랜지스터 (NR3) 를 턴온하기 위해 게이트 전압이 인가된다. 그 결과, 충전된 용량성 부하 (Cp) 에 축적되어 있는 전하가 n-채널형 MOS 트랜지스터 (NT1), 단자 (T2，T1) 및 인덕터 (Li) 를 통해 중점 커패시터 (Ci) 로 회수된다. 이러한 회수는 용량성 부하 (Cp) 가 방전되도록 하며, 따라서 출력 전압의 레벨이 전원전압 (VDD) 로부터 하강하기 시작한다.When the output voltage applied to the capacitive load Cp falls, a gate voltage is applied to switch the p-channel type MOS transistors PR2 and PR3 in the power recovery circuit 19B from on to off. . In addition, a gate voltage is applied to turn on the n-channel MOS transistor NR3. As a result, the charge accumulated in the charged capacitive load Cp is recovered to the middle capacitor Ci through the n-channel type MOS transistor NT1, the terminals T2 and T1 and the inductor Li. This number of times causes the capacitive load Cp to discharge, so that the level of the output voltage starts to fall from the power supply voltage VDD.

도 18 에 나타내진 전력 회수 회로 (19C) 는 p-채널형 MOS 트랜지스터 (PR3) 가 없는 전력 회수 회로 (도 17 에 도시됨) 와 동일 구성을 실질적으로 갖는다. 전력 회수 회로 (19C) 의 동작은, p-채널형 MOS 트랜지스터 (PR3) 가 상시 턴오프되는 경우의 전력 회수 회로 (19B) 의 동작과 같다.The power recovery circuit 19C shown in FIG. 18 has substantially the same configuration as the power recovery circuit (shown in FIG. 17) without the p-channel type MOS transistor PR3. The operation of the power recovery circuit 19C is the same as that of the power recovery circuit 19B when the p-channel type MOS transistor PR3 is always turned off.

7. 제 7 실시형태7. Seventh Embodiment

전술한 제 1 실시형태 내지 제 6 실시형태 모두에서는, 출력 회로 (16_k) 는 전력 회수 회로를 전원 회로로서 사용한다. 다른 방법으로, 출력 회로 (16_k) 는 전력 회수 회로를 사용하지 않을 수도 있다. 도 19 는 본 발명의 제 7 실시형태에 따른 구동 회로의 구성을 나타내는 도면이다. 도 19 에서, 출력 회로 (16_k) 는 직류 전원을 사용한다.In all of the first to sixth embodiments described above, the output circuit _16k uses a power recovery circuit as the power supply circuit. Alternatively, the output circuit 16 _k may not use a power recovery circuit. It is a figure which shows the structure of the drive circuit which concerns on 7th Embodiment of this invention. In Fig. 19, the output circuit _16k uses a DC power supply.

도 19 를 참조하면, 직류 전원으로부터 공급되는 전원전압 (VDD) 는, 단자 T1를 통해 토템-폴 회로 (22) 에 인가된다. 도 19 의 구동 회로는, 전원전압 (VDD) 보다 더높은 전압을 생성하는 전원 회로 (31) 를 구비한다. 전원 회로 (31) 는, 전원전압 (VDD) 을 승압하고 승압된 전압을 단자 (T3) 를 통해 레벨 변환 회로 (21) 의 p-채널형 MOS 트랜지스터 (P1，P2) 의 소오스에 공급하는 전원 (30) 을 구비한다. 전원 회로 (31) 대신에 전원 회로 (31B) (도 10) 가 사용될 수도 있다.Referring to Fig. 19, a power supply voltage VDD supplied from a direct current power source is applied to the totem-pole circuit 22 via the terminal T1. The drive circuit of FIG. 19 includes a power supply circuit 31 that generates a voltage higher than the power supply voltage VDD. The power supply circuit 31 boosts the power supply voltage VDD and supplies the boosted voltage to the sources of the p-channel type MOS transistors P1 and P2 of the level conversion circuit 21 via the terminal T3 ( 30). Instead of the power supply circuit 31, a power supply circuit 31B (Fig. 10) may be used.

전술한 설명에서는 제 1 실시형태 내지 제 7 실시형태를 설명하였다. 실시형태의 도 5 및 도 9 내지 도 19 에 나타내진 구동 회로의 몇몇 구성 요소들은 열전극 드라이버 (13) 내에 포함되지만, 이것에 한정되지는 않는다. 도 5 및 도 9 내지 도 19 의 구동 회로의 몇몇 구성 요소들은 주사 펄스 생성기 회로 또는 방전 유지 펄스 생성기 회로로서의 제 1 행전극 드라이버 (17A) 에 포함될 수도 있다.In the above description, the first to seventh embodiments have been described. Some components of the drive circuit shown in FIGS. 5 and 9 to 19 of the embodiment are included in, but not limited to, the column electrode driver 13. Some components of the drive circuit of FIGS. 5 and 9-19 may be included in the first row electrode driver 17A as a scan pulse generator circuit or a discharge sustain pulse generator circuit.

상기 실시형태들의 전원 회로 (31, 31B, 31C, 31D, 31E, 31Ea, 31Eb) 는 도 4에서 나타내지는 바와 같은 열전극 드라이버 (13) 으로부터 분리되어 있지만 이것에 한정되는 것은 아니다. 예를 들어, 다이오드, 저항 소자 및/또는 커패시터와 같은 구동 회로의 몇몇 소자들은 열전극 드라이버 (13) 내에 포함될 수도 있다.The power supply circuits 31, 31B, 31C, 31D, 31E, 31Ea, 31Eb of the above embodiments are separated from, but not limited to, the column electrode driver 13 as shown in FIG. For example, some elements of the drive circuit, such as diodes, resistor elements and / or capacitors may be included in the column electrode driver 13.

본 출원은, 본 명세서에서 참조로 포함되는 일본 특허출원 제2005-226275호에 기초한다.This application is based on Japanese Patent Application No. 2005-226275, which is incorporated herein by reference.

본 발명인 구동 회로 및 이를 포함하는 표시 장치에 의하면, 용량성 부하를 구동하는 출력 회로의 스위칭 디바이스의 구동 능력, 특히 저전압 영역에서의 스위 칭 디바이스의 구동 능력의 향상을 가능하게 하여 전력 회수 효율을 향상시킬 수 있는 이점이 있다.According to the driving circuit of the present invention and the display device including the same, the driving capability of the switching device of the output circuit driving the capacitive load, in particular the driving capability of the switching device in the low voltage region, can be improved, thereby improving the power recovery efficiency. There is an advantage to this.

Claims

A drive circuit for supplying an output voltage corresponding to a first power supply voltage supplied from an output terminal of a first power supply circuit to a plurality of capacitive loads in response to input logic signals,

A plurality of switching circuits, each of which comprises a first switching transistor and a second switching transistor disposed at its low voltage side, arranged on its high voltage side and connected to an output terminal of said first power supply circuit, Wherein the first switching transistor and the second switching transistor are connected in series, and a connection point between the first switching transistor and the second switching transistor is connected to a corresponding one of the capacitive loads. Switching circuits;

A second power supply circuit for supplying a second power supply voltage; And

Each in response to a corresponding one of the input logic signals, supplying a first switching control signal corresponding to the second power supply voltage to the first switching transistor, and supplying a second switching control signal to the first switching transistor. And a plurality of output control circuits for individually controlling switching operations of the first switching transistor and the second switching transistor by supplying them to the second switching transistor,

The second power supply circuit includes a boosting capacitor for generating the second power supply voltage by superimposing a DC voltage on the first power supply voltage, and one terminal of the boosting capacitor is connected to an output terminal of the first power supply circuit. The other terminal of the boost capacitor is connected to both of the plurality of output control circuits and a predetermined voltage source,

And the first switching transistor supplies an output voltage to the corresponding one of the capacitive loads through the connection point in response to the first switching control signal.

The method of claim 1,

The second power supply circuit generates a voltage for turning on the first switching transistor as the second power supply voltage.

The method of claim 2,

Each of the plurality of output control circuits includes a p-channel type switching transistor for selectively supplying the first switching control signal to the first switching transistor,

And the second power supply circuit supplies the second power supply voltage that is greater than or equal to the threshold voltage of the p-channel type switching transistor.

The method of claim 2,

Each of the plurality of output control circuits includes a third switching transistor disposed on its high voltage side and a fourth switching transistor disposed on its low voltage side, wherein the third switching transistor and the fourth switching transistor are in series. Connected, and the first switching control signal is applied from the connection point between the third switching transistor and the fourth switching transistor to the first switching transistor,

And the second power supply circuit supplies the second power supply voltage that is greater than or equal to the threshold voltage of the third switching transistor.

delete

The method of claim 1,

The second power supply circuit further includes a constant voltage diode connected in parallel to the boost capacitor, an anode of the constant voltage diode is connected to the one terminal of the boost capacitor, and a cathode of the constant voltage diode is connected to the other terminal of the boost capacitor. Connected to the drive circuit.

The method of claim 1,

The first power supply circuit includes a power recovery circuit,

The power recovery circuit,

An inductor coupled with the capacitive loads to form a resonant circuit;

At least one switching device for supplying said switching circuit with said first power supply voltage, which is a direct current voltage supplied from a direct current power source; And

Has a midpoint capacitor that accumulates charge to be supplied to the capacitive loads or charges recovered from the capacitive loads when the capacitive loads are charged or discharged,

And the predetermined voltage source comprises the midpoint capacitor.

The method of claim 1,

The first power supply circuit includes a power recovery circuit,

The power recovery circuit,

An inductor coupled with the capacitive loads to form a resonant circuit;

At least one switching device for supplying to said switching circuit said first power supply voltage, which is a direct current voltage supplied from a direct current power source; And

And said predetermined voltage source comprises said direct current power source.

The method of claim 8,

The second power supply circuit further includes a clamp diode connected between the DC power supply and the other terminal of the boost capacitor, an anode of the clamp diode is connected to the other terminal of the boost capacitor, A cathode is connected to said direct current power source.

The method of claim 9,

The second power supply circuit further includes a constant voltage diode connected between the clamp diode and the direct current power source, an anode of the constant voltage diode is connected to the direct current power source, and a cathode of the constant voltage diode is connected to the clamp diode. A drive circuit connected to the cathode.

The method of claim 1,

The first power supply circuit includes a power recovery circuit,

The power recovery circuit,

An inductor coupled with the capacitive loads to form a resonant circuit;

And the predetermined voltage source includes both the direct current power source and the midpoint capacitor.

The method of claim 11,

The method of claim 12,

The second power supply circuit further includes a constant voltage diode connected between the clamp diode and the direct current power source, an anode of the constant voltage diode is connected to the direct current power source, and a cathode of the constant voltage diode is connected to the cathode of the clamp diode. Connected to the drive circuit.

The method of claim 1,

Each of the switching circuits has a totem-pole structure in which two n-channel type switching transistors are connected in series as the first switching transistor and the second switching transistor.

The method of claim 14,

And the first switching transistor and the second switching transistor are composed of MOS field effect transistors.

The method of claim 1,

Each of the switching circuits includes two switching transistors of different conductivity types connected in series as the first switching transistor and the second switching transistor.

The method of claim 16,

Wherein the first switching transistor is composed of a p-channel type MOS field effect transistor, and the second switching transistor is composed of an n-channel type MOS field effect transistor.

The method of claim 1,

And the first power supply circuit supplies the first power supply voltage, which is a DC voltage, to the switching circuit.

The method of claim 1,

And said capacitive loads are a plurality of display cells arranged in a two-dimensional array.

A plurality of display cells arranged in a two-dimensional array; A plurality of electrodes connected to the plurality of display cells; And a driving circuit for supplying an output voltage according to the first power supply voltage from the output terminal of the first power supply circuit to the plurality of capacitive loads through the plurality of electrodes in response to input logic signals. as,

The drive circuit,

A plurality of switching circuits, each comprising a first switching transistor disposed on its high voltage side and a second switching transistor disposed on its low voltage side, wherein the first switching transistor and the second switching transistor are connected in series. The plurality of switching circuits, wherein a connection point between the first switching transistor and the second switching transistor is connected to a corresponding one of the capacitive loads;

A second power supply circuit for supplying a second power supply voltage; And

Each of which supplies a first switching control signal according to the second power supply voltage to the first switching transistor and a second switching control signal in response to a corresponding one of the input logic signals; A plurality of output control circuits for individually controlling switching operations of the first switching transistor and the second switching transistor by supplying the switching transistors,

The second power supply circuit generates the second power supply voltage by superimposing a DC voltage on the first power supply voltage;

And the first switching transistor selectively supplies an output voltage to the corresponding one of the capacitive loads through the connection point in response to the first switching control signal.