KR100831974B1 - Dual work-function metal gate using tungsten films and method for fabricating the same - Google Patents
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Abstract
공정 마진 확보를 위해 동종의 물질로 nMOSFET용과 pMOSFET용 게이트를 형성하되, 서로 다른 제3의 원소를 첨가해서 일 함수를 변경(modify)하여 이중 일 함수의 금속 게이트 전극 및 그 제조 방법이 개시되어 있다. 본 발명은 중간 밴드 갭(mid-band gap) 물질인 텅스텐(W) 또는/및 전도성 텅스텐질화막(WNx)을 게이트 물질로 적용하되, nMOSFET용으로 일 함수가 낮은 Ta을 첨가하고 pMOSFET용으로 일 함수가 높은 Mo을 첨가한다.
Disclosed are a double work function metal gate electrode and a method of fabricating the same, forming a gate for an nMOSFET and a pMOSFET using a homogeneous material to modify the work function, and modifying the work function by adding different third elements. . The present invention applies a tungsten (W) or / and a conductive tungsten nitride film (WN x ), which is a mid-band gap material, as a gate material, but adds low work function Ta for nMOSFET and works for pMOSFET. Add Mo, which has a high water content.
금속 게이트, 이중 일 함수, 이온주입, Ta, MoMetal Gate, Dual Work Function, Ion Implantation, Ta, Mo
Description
도 1a 및 도 1b는 Ta-W 및 Mo-W의 이원계 상태도.1A and 1B are binary diagrams of Ta-W and Mo-W.
도 2는 본 발명에 따른 이중 일함수 게이트의 반도체 소자를 나타낸 단면도.2 is a cross-sectional view showing a semiconductor device of a double work function gate according to the present invention.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 이중 일 함수 게이트 제조 방법을 나타낸 공정별 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a double work function gate according to an embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 이중 일 함수 게이트 제조 방법을 나타낸 공정별 단면도.
4A through 4C are cross-sectional views illustrating a method of manufacturing a double work function gate according to another exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20a : nMOSFET 지역의 실리콘기판20a: Silicon substrate in nMOSFET region
20b : pMOSFET 지역의 실리콘기판20b: Silicon substrate in pMOSFET
21 : 게이트절연막21: gate insulating film
22 : WTax(또는 WTaxNy)층 22: WTa x (or WTa x N y ) layer
23 : WMox(또는 WMoxNy)층23: WMo x (or WMo x N y ) layer
24 : 전도성 금속 질화막24: conductive metal nitride film
25 : W층25: W floor
26 : 게이트 측벽 스페이서
26: gate sidewall spacer
본 발명은 고집적 및 고속의 메모리 소자와 같은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 1G DRAM 또는 4G DRAM 이상의 초고집적 메모리소자 제조 공정 중에서 게이트 전극 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, such as a high density and high speed memory device, and more particularly, to a method of manufacturing a gate electrode in a manufacturing process of an ultra high density memory device of 1G DRAM or 4G DRAM or more.
반도체 소자에서 현재 양산중인 DRAM 및 로직(Logic)의 게이트 유전체(gate dielectric)으로는 실리콘산화막(SiO2)이 사용되고 있다. 디자인 룰(Design rule)이 축소(scale down)됨에 따라 게이트 산화막의 두께는 터널링(tunneling) 한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 서브 0.10㎛ 테크롤러지(technology)의 게이트 유전체로서 DRAM의 경우 30∼35Å의 두께가, 로직 소자의 경우 13∼15Å정도의 두께가 예상된다. In the semiconductor device, a silicon oxide film (SiO 2 ) is used as a gate dielectric of DRAM and logic in mass production. As the design rule is scaled down, the thickness of the gate oxide film is decreasing to 25-30 kW or less, which is a tunneling limit, and the DRAM as a gate dielectric of a sub-0.10 μm technology. In the case of a logic element, a thickness of 30 to 35 ms is expected, and a logic element of about 13 to 15 ms is expected.
그러나, 현재까지 사용하고 있는 폴리실리콘 게이트 전극을 계속 사용하게 될 때 폴리실리콘의 공핍현상(gate poly depletion)에 의하여 전기적으로 증가되는 게이트 유전막 두께 성분이 3∼8Å 정도까지 되어, 15∼30Å 정도까지로 유효 게이트 산화막 두께를 감소시키는데 큰 걸림돌이 되고 있다. However, when the polysilicon gate electrode used up to now is continuously used, the gate dielectric film thickness component that is electrically increased by the depletion of polysilicon (gate poly depletion) is about 3 to 8 kV, and thus, to about 15 to 30 kPa. As a result, it is a major obstacle to reducing the effective gate oxide thickness.
따라서 종래에는 이를 극복하기 위한 노력의 일환으로 고 유전율의 유전 물질(high-k dielectric material)을 게이트 유전체로 채용하는 연구가 진행되고 있으며, 한편으로는 지금까지 연구되어오던 폴리실리콘 게이트 대신에 금속 게이트(metal gate)를 적용함으로서 폴리실리콘 공핍을 최소화하는 방향으로 연구가 진행중에 있다. 뿐만 아니라, p 타입 도펀트가 도핑된 p+ 폴리실리콘 게이트의 경우 보론(Boron) 투과(penetration)와 같은 문제 또한 금속 게이트를 사용함으로서 막을 수 있어 최근 많은 연구가 집중되고 있는 분야이기도 하다.Therefore, in an effort to overcome this problem, a study of employing a high-k dielectric material as a gate dielectric has been conducted in the past, and on the other hand, instead of the polysilicon gate, which has been studied so far, a metal gate has been studied. Research is underway to minimize polysilicon depletion by applying a metal gate. In addition, in the case of p + polysilicon gate doped with p-type dopant, problems such as boron penetration may also be prevented by using metal gates.
금속 게이트 전극의 경우, 많은 연구가 TiN 또는 WN 를 중심으로 진행되어 왔으나, 일 함수(work function) 값이 4.75∼4.85 eV 정도인 관계로 중간-밴드 갭(mid-band gap) 일 함수에서 밸런스 밴드(valence band) 쪽으로 가깝게 일 함수를 형성 하게된다. 표면 채널(Surface channel) pMOSFET을 위한 경우 상기의 일함수는 어느 정도 적합한 수준이라고 할 수 있으나, nMOSFET의 경우 채널 도핑(doping)을 2∼5×1017/cm3 정도로 가져갈 때 문턱전압(threshold voltage: Vth)값이 거의 0.8∼1.2 V 정도가 됨을 의미한다. 즉, 이러한 경우 저 전압 또는 저 전력의 특성을 갖는 고성능 소자에서 요구되는 문턱전압(Vth : 0.3∼0.6V) 타겟을 만족시킬 수 없게 된다. In the case of metal gate electrodes, many studies have been conducted around TiN or WN, but the balance band at mid-band gap work function with a work function value of about 4.75 to 4.85 eV. It forms a work function close to the valence band. In case of surface channel pMOSFET, the above work function is somewhat suitable, but for nMOSFET, threshold voltage when channel doping is about 2 ~ 5 × 10 17 / cm 3 : Vth) value is about 0.8 ~ 1.2V. That is, in such a case, the threshold voltage (Vth: 0.3 to 0.6V) target required by a high performance device having low voltage or low power characteristics cannot be satisfied.
따라서, nMOSFET와 pMOSFET에서 동시에 0.3∼0.6V 정도의 낮은 문턱전압 값 을 얻기 위해서는, nMOSFET의 경우 일함수값이 약 4.2∼4.4 eV, pMOSFET의 경우 일함수 값이 약 4.8∼5.1 eV 정도의 값을 가지는 이중 금속전극을 사용하는 것이 바람직하다.Therefore, in order to obtain a low threshold voltage of 0.3 to 0.6V at the same time in the nMOSFET and the pMOSFET, the work function value is about 4.2 to 4.4 eV for the nMOSFET and the work function value is about 4.8 to 5.1 eV for the pMOSFET. It is preferable to use a double metal electrode having a branch.
한편, 이중 금속전극의 요구되는 특성으로서 일 함수가 nMOSFET용과 pMOSFET용으로 가능한 동종의 물질을 적용하는 것이 에칭단계나 공정단순화 측면에서 유리하다고 볼 수 있으나, 동종의 물질로서 구성성분이나 박막의 배향성의 조절로 일 함수가 0.7∼1.0eV 이상으로 차이가 나는 경우는 현재까지는 극히 드문 실정이다.On the other hand, the application of the same kind of material whose work function is possible for the nMOSFET and the pMOSFET as a required property of the double metal electrode may be advantageous in terms of the etching step or the process simplification. It is extremely rare to date that the work function differs by more than 0.7 to 1.0 eV.
따라서, 일 함수가 다른 이종의 물질을 이중 금속 전극에 적용하고자 하는 방법을 고려해 볼 수 있는데, 이종의 금속 전극을 게이트의 적층 구조에 도입할 경우, 무엇보다도 게이트 스택(Gate Stack)의 높이가 달라지고 전극을 구성하는 물질이 달라져서 전극을 에칭 하는 등의 공정 측면에서 많은 어려움이 산재하고 있다.
Therefore, a method of applying heterogeneous materials having different work functions to the double metal electrode may be considered. When the heterogeneous metal electrode is introduced into the gate stack structure, the height of the gate stack is different. In the process, such as etching the electrode due to the different materials constituting the electrode, there are many difficulties.
본 발명의 목적은 공정 마진 확보를 위해 동종의 물질로 nMOSFET용과 pMOSFET용 게이트를 형성하되, 서로 다른 제3의 원소를 첨가해서 일 함수를 변경(modify)하여 이중 일 함수의 금속 게이트 전극을 형성하는 방법을 제공함을 그 목적으로 한다.An object of the present invention is to form a gate for the nMOSFET and pMOSFET with the same material to ensure the process margin, but to modify the work function by adding a third element different from each other to form a double work function metal gate electrode Its purpose is to provide a method.
또한 본 발명은 상기한 이중 일 함수의 금속 게이트 전극을 갖는 반도체 소자를 제공하는데 다른 목적이 있다.
Another object of the present invention is to provide a semiconductor device having the above-mentioned double work function metal gate electrode.
상기 목적을 달성하기 위한 본 발명의 일특징적인 이중 일 함수 금속 게이트 전극을 갖는 반도체소자는, 기판 상에 적층된 WAx층 - 상기 WAx층은 4.2∼4.4eV의 일 함수 값을 가지며 상기 A는 Ta, Nb, 또는 Ti중 어느하나 임 - 및 W층을 포함하는 nMOSFET의 게이트; 및 상기 기판 상에 적층된 WBx층 - 상기 WBx층은 4.7∼5.2eV의 일 함수 값을 가지며 상기 B는 Mo, Ni 또는 Pt중 어느하나임 - 및 W층을 포함하는 pMOSFET의 게이트를 포함하는 것을 특징으로 한다.A semiconductor device having a dual work function metal gate electrode of the present invention for achieving the above object is a WA x layer laminated on a substrate-the WA x layer has a work function value of 4.2 ~ 4.4eV and A Is any one of Ta, Nb, or Ti-a gate of an nMOSFET comprising a W layer; And a WB x layer stacked on the substrate, wherein the WB x layer has a work function value of 4.7 to 5.2 eV and B is either Mo, Ni or Pt, and a gate of a pMOSFET comprising a W layer. It is characterized by.
또한 본 발명의 다른 특징적인 이중 일 함수 금속 게이트 전극을 갖는 반도체소자는, 기판 상에 적층된 WAxNy층N - 상기 WAxNy층은 4.2∼4.4eV의 일 함수 값을 가지며 상기 A는 Ta, Nb, 또는 Ti중 어느하나 임 - 및 W층을 포함하는 nMOSFET의 게이트; 및 상기 기판 상에 적층된 WBxNy층 - 상기 WBxNy층은 4.7∼5.2eV의 일 함수 값을 가지며 상기 B는 Mo, Ni 또는 Pt중 어느하나임 - 및 W층을 포함하는 pMOSFET의 게이트를 포함하는 것을 특징으로 한다.In addition, in another semiconductor device having a dual work function metal gate electrode of the present invention, the WA x N y layer N-the WA x N y layer stacked on the substrate has a work function value of 4.2 to 4.4 eV and A Is any one of Ta, Nb, or Ti-a gate of an nMOSFET comprising a W layer; And a WB x N y layer deposited on the substrate, wherein the WB x N y layer has a work function value of 4.7 to 5.2 eV and B is any one of Mo, Ni or Pt, and a W layer. And a gate.
또한 본 발명의 이중 일 함수 금속 게이트 제조 방법은 기판상에 제1 W층을 형성하는 단계; nMOSFET의 영역에는 Ta, Nb, 또는 Ti중 어느하나를 첨가하고 pMOSFET의 영역에는 Mo, Ni 또는 Pt중 어느하나를 첨가하기 위하여 상기 제1 W층의 각 영역에 선택적 이온주입을 실시하는 단계; 및 제2 W층을 증착하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a double work function metal gate of the present invention comprises the steps of forming a first W layer on a substrate; performing selective ion implantation into each region of the first W layer to add any one of Ta, Nb, or Ti to the region of the nMOSFET and one of Mo, Ni, or Pt to the region of the pMOSFET; And depositing a second W layer.
본 발명은 중간 밴드 갭(mid-band gap) 물질인 텅스텐(W) 또는/및 전도성 텅 스텐질화막(WNx)을 게이트 물질로 적용하되, nMOSFET용으로 일 함수가 낮은 Ta을 첨가하고 pMOSFET용으로 일 함수가 높은 Mo을 첨가한다.The present invention applies a tungsten (W) or / and a conductive tungsten nitride film (WN x ), which is a mid-band gap material, as a gate material, but adds a low work function Ta for an nMOSFET and a pMOSFET. Add Mo with high work function.
구체적으로 설명하면, WTax/WMox 또는 WTaxNy/WMoxN y을 nMOSFET/pMOSFET 용 커플(couple)로 쓰고자 하는 것이다. 여기에서 Ta 및 Mo을 특별히 사용하는 이유는 이온주입을 통해 제3원소를 W(또는 WNx) 에 주입 또는 첨가 할 때에 박막 내 첨가원소의 높은 고용도 (solubility)를 확보하고자 하기 위함이다. Specifically, WTa x / WMo x or WTa x N y / WMo x N y is intended to be used as a coupler for nMOSFET / pMOSFET. The reason why Ta and Mo are specifically used is to ensure high solubility of the additive elements in the thin film when the third element is injected or added to W (or WN x ) through ion implantation.
도 1a 및 도 1b는 각각 Ta-W 및 Mo-W의 이원계 상태도(binary phase diagram)로서, W에 Ta 또는 Mo이 첨가될 때에 첨가되는 물질의 모든 위치(%)에서 전율 고용체 (Complete Solid Solution)을 이룬다는 점이 매우 특이할 만한 사실이며 완전 고용된 Ta 및 Mo은 박막 전체의 균일한(uniform)한 물리적 및 전기적 성질에 기여할 것이다.1A and 1B are binary phase diagrams of Ta-W and Mo-W, respectively, showing the complete solid solution at all positions (%) of the material added when Ta or Mo is added to W; It is very unusual that Ta and Mo will contribute to the uniform physical and electrical properties of the entire thin film.
탕스텐(W)은 게이트 전극 물질 중에서도 비 저항이 낮아 폴리실리콘을 대체할 금속 전극 물질로써 가장 유력한 후보이며, 일 함수가 4.5∼4.6eV 정도여서 중간 밴드 갭 금속 게이트로의 적용 가능성이 높다. 텅스텐에 첨가될 물질로써 유리할 것이라고 생각되는 것으로는 nMOSFET용 물질로 Ta 이외에도, 일함수가 4.1∼4.3eV정도로 낮은 니오븀(Nb), 타이타늄(Ti) 등을 들 수 있으며, pMOSFET용 물질로는 Mo 이외에도 일함수가 5.0eV 내외로 높은 니켈(Ni), 백금(Pt) 등을 들 수 있다. 하지만, 고용도 측면에서 Ta이나, Mo이 보다 유리하다.
Tangsten (W) is the most promising candidate as a metal electrode material to replace polysilicon because of low resistivity among gate electrode materials, and its work function is about 4.5 to 4.6 eV, so it is highly applicable to the middle band gap metal gate. The material to be added to tungsten is considered to be advantageous as an nMOSFET material, in addition to Ta, niobium (Nb), titanium (Ti), etc. having a work function of about 4.1 to 4.3 eV, and the like. Nickel (Ni), platinum (Pt), etc., whose work function is about 5.0 eV and higher are mentioned. However, in terms of employment, Ta and Mo are more advantageous.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .
도 2는 본 발명에 따른 이중 일함수 게이트의 반도체 소자를 나타낸 단면도이다.2 is a cross-sectional view illustrating a semiconductor device of a double work function gate according to the present invention.
도 2를 참조하면, nMOSFET 지역의 실리콘기판(20a)와 pMOSFET 지역의 실리콘기판(20b) 상에 게이트절연막(21)이 형성되어 있다. nMOSFET가 형성될 실리콘기판(20a)은 p-웰(또는 substrate)이고, pMOSFET가 형성될 실리콘기판(20b)은 n-웰(또는 substrate)이 된다. 도면에서 "FOX"는 소자분리를 위한 필드절연막을 일컷는다. nMOSFET 영역의 게이트절연막(21) 상에는 일 함수 값이 4.2∼4.4eV를 갖도록 W(또는 WNx)에 Ta가 도핑된 WTax(또는 WTaxNy)층(22)을 형성되어 있으며, pMOSFET 영역의 게이트절연막(21) 상에는 일 함수 값이 4.7∼4.9 eV가 되도록 W(또는 WNx)에 Mo가 도핑된 WMox(또는 WMoxNy)층(23)을 형성되어 있다. WTax(또는 WTaxNy)층(22) 및 WMox(또는 WMoxNy)층(23)은 각각 5∼500Å 두께로 형성된다. WTax(또는 WTaxNy)층(22) 및 WMox(또는 WMoxNy)층(23) 상부에는 게이트전극의 저항 감소를 위해 W층(25)이 형성되어 있고, WTax(또는 WTaxNy)층(22)과 W층(25) 사이 및 WMox(또는 WMoxNy)층(23)과 W층(25) 사이에는 상호 반응 억제를 위한 확산방지층(24)이 형성되어 있다. 확산방지층(24)은 이원계 이상의 전도성 금속질화막이 사용되는 바, TiN, TaN, TiAlN 또는 TaSiN의 그룹으로부터 선택된 어느하나 또는 이들의 적층막으로 구성될 수 있다. 확산방지층(24)은 그 생략이 가능하다.Referring to FIG. 2, a
결국, nMOSFET의 게이트 스택은 WTax(또는 WTaxNy)층(22), 확산방지층(24) 및 W층(25)으로 구성되고, pMOSFET의 게이트 스택은 WMox(또는 WMoxNy)층(23), 확산방지층(24) 및 W층(25)으로 구성된다. WTax(또는 WTaxNy)층(22)과 WMox
(또는 WMoxNy)층(23)이 전도성을 유지하기 위해서는 x 및 y가 0.01∼0.99의 범위를 가지는 것이 바람직하다.Eventually, the gate stack of the nMOSFET consists of a WTa x (or WTa x N y )
게이트 스택의 측벽에는 스페이서(26)가 형성되어 있고 게이트 스택의 측벽과 인접하여 nMOSFET의 실리콘기판(20a) 표면하에는 n- 및 n+ 소스/드레인 영역이 형성되어 있으며 pMOSFET의 실리콘기판(20b) 표면하에는 p- 및 p+의 소스/드레인 영역이 형성되어 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 이중 일 함수 게이트 제조 방법을 나타낸 공정별 단면도이다.3A to 3D are cross-sectional views of processes illustrating a method of manufacturing a dual work function gate according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 게이트절연막(32)가 형성된 실리콘 기판(31) 상에 텅스텐층(33)을 5∼500Å 두께로 증착한다. Referring to FIG. 3A, a
이어서 nMOSFET 영역의 상기 텅스텐층(33)에 선택적으로 Ta 이온주입을 실시한다. 즉, pMOSFET 영역의 상기 텅스텐층(33)상에 이온주입마스크(34)를 형성한 다음 Ta 이온주입을 실시한다.Subsequently, Ta ion implantation is selectively performed on the
이어서, 도 3b를 참조하면 이온주입마스크(34)를 제거한 다음, nMOSFET 영역 의 상기 텅스텐층(33)상에 이온주입마스크(35)를 형성한 다음 Mo 이온주입을 실시한다.3B, after removing the
도 3c를 참조하면, 이온주입마스크(35)를 제거한 다음, 어닐링하여 각 이온주입된 Ta 및 Mo를 텅스텐층(33)에 골고루 확산시킨다. 이에 의해 nMOSFET 영역의 상기 텅스텐층(33)은 WTax층(33a)이 되며 pMOSFET 영역의 상기 텅스텐층(33)은 WMOx층(33b)이 된다.Referring to FIG. 3C, the
이어서, 도 3d를 참조하면 WTax층(33a) 및 WMOx층(33b)을 포함하는 전체구조 상에 텅스텐층(34)을 증착하고 그 상부에 하드마스크층(35)을 증착한 다음, 게이트 마스크를 사용하여 기판(31) 상에 적층된 층들을 식각하여 게이트 패턴을 형성한다. Subsequently, referring to FIG. 3D, a
이에 의해 WTax층(33a) 및 텅스텐층(34)이 nMOSFET의 게이트 전극을 이루게 되고, WMox층(33b) 및 텅스텐층(34)이 pMOSFET의 게이트 전극을 이루게 된다. 이어서, 게이트 측벽에 스페이서(26)가 형성된다.As a result, the WTa x layer 33a and the
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 이중 일 함수 게이트 제조 방법을 나타낸 공정별 단면도로서, 다마신(damascene) 방법을 이용한 방법을 보여준다.4A to 4C are cross-sectional views illustrating a method of manufacturing a double work function gate according to another exemplary embodiment of the present invention, and illustrate a method using a damascene method.
먼저, 도 4a와 같이 게이트절연막(42)가 형성된 실리콘 기판(31) 상에 게이트 형상으로 희생폴리실리콘층(43) 및 스페이서(44)를 형성하고 절연막(45)을 증착 한 다음, 희생폴리실리콘층(43)이 드러나도록 평탄화 식각을 실시한 상태이다.First, as shown in FIG. 4A, a
이어서, 도 4b와 같이 pMOSFET 영역 및 nMOSFET 영역의 상기 희생폴리실리콘층(43)을 제거한 다음, 텅스텐층(46)을 증착한다. 이어서 nMOSFET 영역의 상기 텅스텐층(46)에 선택적으로 Ta 이온주입을 실시하고, pMOSFET 영역의 상기 텅스텐층(46)상에 선택적으로 Mo 이온주입을 실시한다.Subsequently, the
이후, 어닐링하여 각 이온주입된 Ta 및 Mo를 텅스텐층(46)에 골고루 확산시킨 다음, 식각 공정에 의해 희생폴리실리콘층(43)이 제거된 음각 패턴 영역중에서 nMOSFET 영역에는 WTax층(46a)을 형성하고 pMOSFET 영역에는 WMOx층(46b)을 형성한다.After annealing, each ion-implanted Ta and Mo are evenly dispersed in the tungsten layer 46, and then, in the nMOSFET region, the WTa x layer 46a is formed in the intaglio pattern region from which the
이어서, 도 4c와 같이 텅스텐층(47)으로 희생폴리실리콘층(43)이 제거된 음각 패턴 내부를 채움으로써 게이트 패턴을 완성한다.Subsequently, as shown in FIG. 4C, the gate pattern is completed by filling the inside of the intaglio pattern from which the
다마신 공정을 사용하는 본 발명의 다른 실시예는 후속 게이트 어닐 공정의 열처리 온도가 낮기 때문에 WTax 또는 WMox과 게이트 산화막(SiO2)의 직접적 접촉에 의한 계면 반응을 억제한다는 장점이 있다.Another embodiment of the present invention using the damascene process has an advantage of suppressing the interfacial reaction due to the direct contact between the WTa x or WMo x and the gate oxide film (SiO 2 ) because the heat treatment temperature of the subsequent gate annealing process is low.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
반도체 소자의 게이트전극 형성 시 nMOSFET 영역에는 WTax 또는 WTaxNy를 이용하여 일 함수 값을 4.2∼4.4eV로 하고, pMOSFET 영역에는 WMox 또는 WMoxNy 를 이용하여 일 함수 값을 4.7∼5.2eV로 조절함으로써, nMOSFET와 pMOSFET 모두에서 표면 채널(surface channel) CMOS 소자를 구현해서 문턱전압(Vth)을 낮출 수 있다.When forming the gate electrode of the semiconductor element nMOSFET region and the work function value by using the x WTa or WTa x N y with 4.2~4.4eV, pMOSFET region 4.7~ the work function value using the WMo x x N y or WMo By adjusting to 5.2eV, the surface channel CMOS device can be implemented in both nMOSFET and pMOSFET to lower the threshold voltage (Vth).
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