KR100823178B1

KR100823178B1 - Flash memory device and smart card including the same

Info

Publication number: KR100823178B1
Application number: KR1020080010649A
Authority: KR
Inventors: 이병훈
Original assignee: 삼성전자주식회사
Priority date: 2008-02-01
Filing date: 2008-02-01
Publication date: 2008-04-21

Abstract

A flash memory device and a smart card including the same are provided to maintain constant current consumption regardless of the number of program data bits. A main cell array(3100) has main cells arranged in rows and columns. A dummy cell array(3700) has dummy cells arranged in the rows and columns. A first write buffer circuit(3400) drives selected memory cells of the main cell array in response to input data. A second write buffer circuit(3900) drives selected dummy cells of the dummy cell array in response to inverted data of the input data.

Description

FLASH MEMORY DEVICE AND SMART CARD INCLUDING THE SAME}

도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.1 is a block diagram schematically illustrating a flash memory device according to a first embodiment of the present invention.

도 2는 도 1에 도시된 쓰기 버퍼 회로, 감지 회로, 그리고 고전압 전류 싱크 회로를 보여주는 회로도이다.FIG. 2 is a circuit diagram illustrating the write buffer circuit, the sense circuit, and the high voltage current sink circuit shown in FIG. 1.

도 3은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.3 is a block diagram illustrating a flash memory device according to a second embodiment of the present invention.

도 4는 도 3에 도시된 고전압 전류 싱크 회로를 보여주는 회로도이다.FIG. 4 is a circuit diagram illustrating the high voltage current sink circuit of FIG. 3.

도 5는 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.5 is a block diagram illustrating a flash memory device according to a third embodiment of the present invention.

도 6은 도 5에 도시된 메인 셀 어레이 및 더미 셀 어레이를 보여주는 블록도이다.FIG. 6 is a block diagram illustrating a main cell array and a dummy cell array shown in FIG. 5.

도 7은 도 5에 도시된 더미 셀 어레이의 다른 실시예를 보여주는 블록도이다.FIG. 7 is a block diagram illustrating another embodiment of the dummy cell array shown in FIG. 5.

도 8은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 포함한 스마트 카드를 개략적으로 보여주는 블록도이다.8 is a block diagram schematically illustrating a smart card including a flash memory device according to exemplary embodiments of the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

1100 : 메모리 셀 어레이 1200 : 행 선택기 회로1100: memory cell array 1200: row selector circuit

1300 : 열 선택기 회로 1400 : 쓰기 버퍼 회로1300: column selector circuit 1400: write buffer circuit

1500 : 펌프 회로 1600 : 레귤레이터1500: pump circuit 1600: regulator

1700 : 감지 회로 1800 : 고전압 전류 싱크 회로1700: detection circuit 1800: high voltage current sink circuit

본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 포함한 스마트 카드에 관한 것이다.The present invention relates to a semiconductor integrated circuit device, and more particularly to a flash memory device and a smart card including the same.

반도체 메모리 장치들은 메모리 장치가 전원 제거시 메모리 내용을 유지할 수 있는 지의 여부에 따라 휘발성 또는 비휘발성으로 여겨질 것이다. 일반적이고 잘 알려진 휘발성 메모리 장치들은 SRAM 및 DRAM과 같은 랜덤 액세스 메모리들을 포함하고, 불 휘발성 메모리 장치들은 읽기 전용 메모리들(ROM)을 포함할 것이다. 소거 및 프로그램 가능한 읽기 전용 메모리(erasable and programmable read only memory) (EEPROM), 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM), 그리고 플래시 메모리를 포함한 많은 형태의 ROM 장치들이 존재한다.Semiconductor memory devices will be considered either volatile or nonvolatile depending on whether the memory device can retain memory contents upon power removal. Common and well known volatile memory devices include random access memories such as SRAM and DRAM, and nonvolatile memory devices will include read only memories (ROM). There are many types of ROM devices, including erasable and programmable read only memory (EEPROM), electrically erasable and programmable read only memory (EEPROM), and flash memory.

최근, 플래시 메모리 장치들은 보다 작은 크기, 저전력 소모, 향상된 읽기/쓰기 성능으로 인해 상당한 인기를 얻고 있다. 예를 들면, 플래시 메모리 장치들은 셀룰러 폰들, 디지털 카메라들, 오디오/비디오 리코더들, 모뎀들, 스마트 카드들, 등과 같은 포터블 장치들을 위한 온-칩 메모리를 제공하는 데 종종 사용되며, 그러한 포터블 장치들에는 빠른 업데이트를 필요로 하는 정보를 저장하는 것이 요구된다. 보안이 요구되는 스마트 카드에 있어서, 카드 내부에서의 동작이 어떤 경로를 통해서든 스마트 카드 외부에 알려지는 것은 바람직하지 않다. 특히, 최근의 해킹 기술은 스마트 카드의 내부 동작 중 발생하는 전류 소모나 전자기장의 변화를 감지하여 스마트 카드의 내부 동작을 유추하는 것이 일반적이다. 그러한 까닭에, 보안 기능이 요구되는 스마트 카드의 내부 동작이 전류 소모나 전자기장 변화와 같은 현상으로 인해 외부로 누설되지 않도록 해야 한다.Recently, flash memory devices have gained considerable popularity due to their smaller size, lower power consumption and improved read / write performance. For example, flash memory devices are often used to provide on-chip memory for portable devices such as cellular phones, digital cameras, audio / video recorders, modems, smart cards, and the like. It is required to store information that needs a quick update. For smart cards that require security, it is not desirable for the operation inside the card to be known outside the smart card through any path. In particular, recent hacking techniques generally infer the internal operation of the smart card by detecting a change in the current consumption or electromagnetic field generated during the internal operation of the smart card. For this reason, it is important to ensure that the internal operation of smart cards that require security functions does not leak out due to phenomena such as current consumption or electromagnetic field changes.

플래시 메모리 셀 예를 들면, 분리-게이트 플래시 메모리 셀은 소거를 위해서 F-N 터널링을 그리고 프로그램을 위해서 소오스 사이드 채널 핫 일렉트론 주입(source side channel hot electron injection)을 이용한다. 프로그램될 메모리 셀의 소오스 사이드 채널 핫 일렉트론 주입을 위해서, 예를 들면, 선택된 메모리 셀의 워드 라인은 약 1.2V의 전압으로 구동되고, 선택된 메모리 셀의 소오스 라인은 약 9V의 전압으로 구동된다. 프로그램 데이터의 경우, 선택된 메모리 셀의 비트 라인은 약 0.3V의 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 선택된 메모리 셀을 통해 소오스 라인에서 비트 라인으로 전류가 흐르게 된다. 이는 전류가 소모됨을 의미한다. 이에 반해서, 프로그램 금지 데이터의 경우, 선택된 메모리 셀의 비트 라인은 전원 전압으로 구동될 것이다. 이는 메모리 셀이 턴 오프되게 하며, 그 결과 소오스 라인에서 비트 라인으로 전류가 흐르지 않는다.Flash memory cells For example, split-gate flash memory cells use F-N tunneling for erase and source side channel hot electron injection for programming. For source side channel hot electron injection of the memory cell to be programmed, for example, the word line of the selected memory cell is driven at a voltage of about 1.2V and the source line of the selected memory cell is driven at a voltage of about 9V. For program data, the bit lines of the selected memory cell will be driven at a voltage of about 0.3V. According to this bias condition, current flows from the source line to the bit line through the selected memory cell. This means that the current is consumed. In contrast, in the case of program inhibited data, the bit line of the selected memory cell will be driven with a power supply voltage. This causes the memory cell to turn off, so that no current flows from the source line to the bit line.

상술한 바와 같은 플래시 메모리 셀들을 갖는 플래시 메모리 장치를 탑재한 보안 집적 회로 카드에 있어서, 전기적으로 특정 정보를 쓰거나 지우기 위해서 전원 전압보다 높은 고전압이 주로 사용되고 있다. 그러한 고전압을 생성하기 위한 고전압 발생 장치는, 일반적으로, 낮은 전류 효율을 가지며, 프로그램 동작 동안 소모되는 전류량은 프로그램 데이터 비트들의 수에 따라 가변될 것이다. 예를 들면, 32개의 메모리 셀들을 동시에 프로그램할 때 소모되는 전류량은 16개의 메모리 셀들을 동시에 프로그램할 때 소모되는 전류량과 다를 것이다. 그러한 까닭에, 고전압에서의 작은 전류 소모의 차이는 전원 전압에서는 큰 전류로 감지될 수 있으며, 이는 보안상 취약점이 될 수 있다. In a secure integrated circuit card equipped with a flash memory device having flash memory cells as described above, a high voltage higher than the power supply voltage is mainly used to electrically write or erase specific information. High voltage generators for generating such high voltages generally have low current efficiency and the amount of current consumed during program operation will vary depending on the number of program data bits. For example, the amount of current consumed when programming 32 memory cells simultaneously is different from the amount of current consumed when programming 16 memory cells simultaneously. Therefore, the difference in small current consumption at high voltage can be detected as a large current at the supply voltage, which can be a security vulnerability.

따라서, 프로그램 데이터 비트 수에 관계없이 전류 소모를 일정하게 유지할 수 있는 새로운 기술이 요구되고 있다.Therefore, there is a need for a new technology capable of keeping current consumption constant regardless of the number of program data bits.

본 발명의 목적은 프로그램 데이터 비트 수에 관계없이 전류 소모를 일정하게 유지할 수 있는 플래시 메모리 장치 및 그것을 포함한 스마트 카드를 제공하는 것이다.It is an object of the present invention to provide a flash memory device capable of maintaining a constant current consumption regardless of the number of program data bits and a smart card including the same.

본 발명의 예시적인 실시예들은 행들과 열들로 배열된 메인 셀들을 갖는 메인 셀 어레이와; 상기 행들과 더미 열들로 배열된 더미 셀들을 갖는 더미 셀 어레이와; 입력 데이터에 응답하여 상기 메인 셀 어레이의 선택된 메모리 셀들을 구동하도록 구성되는 제 1 쓰기 버퍼 회로와; 그리고 상기 입력 데이터의 반전된 데이터에 응답하여 상기 더미 셀 어레이의 선택된 더미 셀들을 구동하도록 구성된 제 2 쓰기 버퍼 회로를 포함하는 플래시 메모리 장치를 제공한다.Exemplary embodiments of the invention include a main cell array having main cells arranged in rows and columns; A dummy cell array having dummy cells arranged in said rows and dummy columns; A first write buffer circuit configured to drive selected memory cells of the main cell array in response to input data; And a second write buffer circuit configured to drive selected dummy cells of the dummy cell array in response to inverted data of the input data.

본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메인 셀들을 갖는 메인 셀 어레이와; 더미 행과 더미 열들로 배열된 더미 셀들을 갖는 더미 셀 어레이와; 입력 데이터에 응답하여 상기 메인 셀 어레이의 선택된 메모리 셀들을 구동하도록 구성되는 제 1 쓰기 버퍼 회로와; 그리고 상기 입력 데이터의 반전된 데이터에 응답하여 상기 더미 셀 어레이의 선택된 더미 셀들을 구동하도록 구성된 제 2 쓰기 버퍼 회로를 포함하는 플래시 메모리 장치를 제공한다.Other exemplary embodiments of the present invention include a main cell array having main cells arranged in rows and columns; A dummy cell array having dummy cells arranged in dummy rows and dummy columns; A first write buffer circuit configured to drive selected memory cells of the main cell array in response to input data; And a second write buffer circuit configured to drive selected dummy cells of the dummy cell array in response to inverted data of the input data.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.It is to be understood that both the foregoing general description and the following detailed description are exemplary, and that additional explanations of the claimed invention are provided.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.Reference numerals are shown in detail in preferred embodiments of the invention, examples of which are shown in the reference figures. In any case, like reference numerals are used in the description and the drawings to refer to the same or like parts.

아래에서, 분리-게이트 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.In the following, a split-gate flash memory device is used as an example to explain the features and functions of the present invention. However, one of ordinary skill in the art will readily appreciate the other advantages and performances of the present invention in accordance with the teachings herein. The present invention may be implemented or applied through other embodiments as well. In addition, the detailed description may be modified or changed according to aspects and applications without departing from the scope, technical spirit and other objects of the present invention.

도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이(1100)를 포함한다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(1100)는 행들(또는 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들로 구성될 것이다. 메모리 셀들은, 예를 들면, F-N 터널링 방식으로 소거되고 소오스 사이드 채널 핫 일렉트론 주입 방식으로 프로그램되는 분리-게이트 플래시 메모리 셀 트랜지스터로 구성될 것이다. 하지만, 본 발명에 따른 메모리 셀들이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 셀 어레이(1100)의 행들 즉, 워드 라인들은 행 선택기 회로(1200)에 의해서 선택 및 구동될 것이다. 열 선택기 회로(1300)는 메모리 셀 어레이(1100)의 열들 즉, 비트 라인들을 미리 결정된 단위(예를 들면, x32)로 선택할 것이다. 선택된 비트 라인들은 쓰기 버퍼 회로(1400)에 연결될 것이다. 열 선택기 회로(1300)는 프로그램 동작시 전원 전압으로 그리고 소거/프로그램 동작시 접지 전압으로 비선택된 비트 라인들을 구동하도록 구성될 것이다.Referring to FIG. 1, the flash memory device 1000 according to the present invention includes a memory cell array 1100 that stores N-bit data information (N is an integer of 1 or greater). Although not shown in the drawings, the memory cell array 1100 may be composed of memory cells arranged in rows (or word lines) and columns (or bit lines). The memory cells will be composed of, for example, a split-gate flash memory cell transistor that is erased in an F-N tunneling scheme and programmed in a source side channel hot electron injection scheme. However, it is apparent to those who have acquired common knowledge in this field that the memory cells according to the present invention are not limited to those disclosed herein. Rows, that is, word lines, of the memory cell array 1100 may be selected and driven by the row selector circuit 1200. The column selector circuit 1300 will select the columns of the memory cell array 1100, that is, the bit lines, in a predetermined unit (eg, x32). The selected bit lines will be connected to the write buffer circuit 1400. The column selector circuit 1300 may be configured to drive unselected bit lines with a supply voltage during a program operation and with a ground voltage during an erase / program operation.

쓰기 버퍼 회로(1400)는, 프로그램 동작 동안, 입력 데이터에 따라 선택된 비트 라인들을 프로그램 전압 또는 프로그램 금지 전압으로 구동할 것이다. 예를 들면, 입력 데이터가 프로그램 데이터인 경우, 쓰기 버퍼 회로(1400)는 선택된 비트 라인을 프로그램 전압(예를 들면, 0.3V)으로 구동할 것이다. 입력 데이터가 프로그램 금지 데이터인 경우, 쓰기 버퍼 회로(1400)는 선택된 비트 라인을 프로그램 금지 전압(예를 들면, Vdd)으로 구동할 것이다. 쓰기 버퍼 회로(1400)는 입출력 비 트 구조에 따라 복수의 쓰기 버퍼들로 구성될 것이다. 예를 들면, 입출력 비트 구조가 x32인 경우, 쓰기 버퍼 회로(1400)는 32개의 쓰기 버퍼들로 구성될 것이다. 쓰기 버퍼들은 공통 감지 라인(1001)에 공통으로 연결되어 있다. 쓰기 버퍼들 각각은 입력 데이터 비트가 프로그램 금지 비트일 때 더미 셀 전류를 소모하도록 구성될 것이다. 선택된 메모리 셀들(예를 들면, 32개의 메모리 셀들)이 모두 프로그램될 때, 쓰기 버퍼 회로(1400)에서 소모되는 더미 셀 전류는 없다. 32개의 메모리 셀들 중 16개의 메모리 셀들이 프로그램될 때, 쓰기 버퍼 회로(1400)는 프로그램 금지된 메모리 셀들인 16개의 메모리 셀들에 의해서 소모되어야 할 양만큼 더미 셀 전류를 소모할 것이다.The write buffer circuit 1400 will drive the bit lines selected according to the input data to the program voltage or the program inhibit voltage during the program operation. For example, if the input data is program data, the write buffer circuit 1400 will drive the selected bit line to a program voltage (eg, 0.3V). If the input data is program inhibited data, the write buffer circuit 1400 will drive the selected bit line to the program inhibit voltage (eg, Vdd). The write buffer circuit 1400 may be composed of a plurality of write buffers according to the input / output bit structure. For example, if the input / output bit structure is x32, the write buffer circuit 1400 may be composed of 32 write buffers. The write buffers are commonly connected to the common sense line 1001. Each of the write buffers will be configured to consume dummy cell current when the input data bit is a program inhibit bit. When all of the selected memory cells (eg, 32 memory cells) are programmed, there is no dummy cell current consumed in the write buffer circuit 1400. When 16 of the 32 memory cells are programmed, the write buffer circuit 1400 will consume the dummy cell current by the amount that must be consumed by the 16 memory cells that are program inhibited memory cells.

계속해서 도 1을 참조하면, 플래시 메모리 장치(1000)는 펌프 회로(1500), 레귤레이터(1600), 감지 회로(1700), 그리고 고전압 전류 싱크 회로(1800)를 더 포함할 것이다. 펌프 회로(1500)는 잘 알려진 방식에 따라 펌프 전압(Vpump)을 발생하고, 레귤레이터(1600)는 펌프 전압(Vpump)을 조정하여 고전압(Vpp)을 발생한다. 고전압(Vpp)은, 비록 도면에는 도시되지 않았지만, 프로그램 동작시 메모리 셀 어레이(1100)의 선택된 메모리 셀의 소오스 라인으로 공급될 것이다. 감지 회로(1700)는 공통 감지 라인(1001)으로 전류를 공급하도록 구성되며, 공통 감지 라인(1001)을 통해 쓰기 버퍼 회로(1400)에 의해서 소모되는 전류량을 감지할 것이다. 다시 말해서, 공톨 감지 라인(1001)의 전압은 프로그램 금지 데이터 비트들의 수에 따라 쓰기 버퍼 회로(1400)를 통해 흐르는 더미 셀 전류의 양과 공통 감지 라인(1001)을 통해 공급되는 감지 전류의 양의 차에 의해서 결정될 것이다. 감지 회 로(1700)는 감지된 전류량(또는 감지된 전류차)에 대응하는 검출 전압(Vdet1)을 발생할 것이다. 예를 들면, 감지된 전류량이 상대적으로 많을 때 검출 전압(Vdet1)은 감지된 전류량이 상대적으로 적을 때 검출 전압보다 높다. 상술한 바에 의하면, 감지 회로(1700)는 소모되는 전류량을 전압으로 변환하는 전류-전압 변환 회로로서 동작할 것이다. 고전압 전류 싱크 회로(1800)는 레귤레이터(1600)의 출력단에 연결되며, 검출 전압(Vdet1)에 응답하여 레귤레이터(1600)에서 공급되는 전류를 소모할 것이다.With continued reference to FIG. 1, the flash memory device 1000 may further include a pump circuit 1500, a regulator 1600, a sense circuit 1700, and a high voltage current sink circuit 1800. The pump circuit 1500 generates a pump voltage Vpump in a well known manner, and the regulator 1600 generates a high voltage Vpp by adjusting the pump voltage Vpump. Although not shown in the drawings, the high voltage Vpp will be supplied to the source lines of selected memory cells of the memory cell array 1100 during the program operation. The sense circuit 1700 is configured to supply current to the common sense line 1001 and will sense the amount of current consumed by the write buffer circuit 1400 through the common sense line 1001. In other words, the voltage of the vacant sense line 1001 is a difference between the amount of dummy cell current flowing through the write buffer circuit 1400 and the amount of sense current supplied through the common sense line 1001 depending on the number of program inhibited data bits. Will be determined by The sensing circuit 1700 may generate a detection voltage Vdet1 corresponding to the sensed current amount (or sensed current difference). For example, the detection voltage Vdet1 is higher than the detection voltage when the amount of detected current is relatively small. As described above, the sensing circuit 1700 will operate as a current-voltage conversion circuit that converts the amount of current consumed into voltage. The high voltage current sink circuit 1800 is connected to the output terminal of the regulator 1600, and consumes the current supplied from the regulator 1600 in response to the detection voltage Vdet1.

이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치(1000)는 프로그램 동작 동안 선택된 메모리 셀들을 통해 소모되는 전류량이 다르더다도 전체 소모 전류량을 일정하게 유지할 수 있다. 다시 말해서, 본 발명에 따른 플래시 메모리 장치(1000)는 프로그램 데이터 비트 수에 관계없이 선택된 메모리 셀들이 모두 프로그램될 때와 동일하게 전류를 소모할 것이다.As can be seen from the above description, the flash memory device 1000 according to the present invention may maintain the total amount of current consumption even though the amount of current consumed through the selected memory cells during a program operation is different. In other words, the flash memory device 1000 according to the present invention will consume the same current as when all selected memory cells are programmed regardless of the number of program data bits.

도 2를 참조하면, 쓰기 버퍼 회로(1400)는 복수 개의, 예를 들면, 32개의 쓰기 버퍼들(WB0∼WB31)을 포함한다. 쓰기 버퍼들(WB0∼WB31)은 대응하는 데이터 라인들(DL0∼DL31)에 각각 연결되며, 서로 동일하게 구성될 것이다. 편의상, 쓰기 버퍼(WB0)를 기준으로 회로 구성 및 동작이 설명될 것이다. 쓰기 버퍼(WB0)는 구동기(410)와 전류 싱크부(420)로 구성될 것이다. 구동기(410)는 도면에 도시된 바와 같이 연결된 인버터(411), PMOS 트랜지스터(412), 그리고 NMOS 트랜지스터들(413, 414)로 구성될 것이다. 구동기(410)는 프로그램 동작시 입력 데이터(D0)와 바이어스 전압(Vpgmbl)에 응답하여 대응하는 데이터 라인(DL0)을 구동할 것이다. 예를 들면, 프로그램 동작시, 구동기(410)는 입력 데이터(D0)가 '0'일 때 데이터 라인(DL0)을 접지 전압으로 구동할 것이다. 이때, 데이터 라인(DL0)은 NMOS 트랜지스터들(413, 414)의 문턱 전압들에 의해서 접지 전압보다 높은 전압(예를 들면, 0.3V)으로 설정될 것이다. 데이터 라인(DL0)이 접지 전압보다 높은 전압으로 구동됨에 따라, 비트 라인을 통해 데이터 라인(DL0)에 연결된 메모리 셀은 프로그램될 것이다. 이에 반해서, 구동기(410)는 입력 데이터(D0)가 '1'일 때 데이터 라인(DL0)을 전원 전압으로 구동할 것이다. 데이터 라인(DL0)이 전원 전압으로 구동됨에 따라, 잘 알려진 바와 같이, 비트 라인을 통해 데이터 라인(DL0)에 연결된 메모리 셀은 프로그램 금지될 것이다.Referring to FIG. 2, the write buffer circuit 1400 includes a plurality of, for example, 32 write buffers WB0 to WB31. The write buffers WB0 to WB31 are connected to the corresponding data lines DL0 to DL31, respectively, and may be configured identically to each other. For convenience, the circuit configuration and operation will be described with reference to the write buffer WB0. The write buffer WB0 may include the driver 410 and the current sink 420. The driver 410 will be composed of an inverter 411, a PMOS transistor 412, and NMOS transistors 413 and 414 connected as shown in the figure. The driver 410 may drive the corresponding data line DL0 in response to the input data D0 and the bias voltage Vpgmbl during the program operation. For example, during a program operation, the driver 410 may drive the data line DL0 to the ground voltage when the input data D0 is '0'. In this case, the data line DL0 may be set to a voltage higher than the ground voltage (eg, 0.3V) by threshold voltages of the NMOS transistors 413 and 414. As the data line DL0 is driven to a voltage higher than the ground voltage, the memory cell connected to the data line DL0 through the bit line will be programmed. In contrast, the driver 410 will drive the data line DL0 to the power supply voltage when the input data D0 is '1'. As data line DL0 is driven with a power supply voltage, as is well known, memory cells connected to data line DL0 via bit lines will be program inhibited.

전류 싱크부(420)는 도면에 도시된 바와 같이 연결된 NMOS 트랜지스터들(421, 422)로 구성되며, 공통 감지 라인(1001)과 접지 전압 사이에 연결되어 있다. 프로그램 동작시, 전류 싱크부(420)는 입력 데이터(D0)에 따라 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공할 것이다. 예를 들면, 입력 데이터(D0)가 프로그램 데이터(데이터 '0')인 경우, 전류 싱크부(420)는 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공하지 않는다. 입력 데이터(D0)가 프로그램 금지 데이터(데이터 '1')인 경우, 전류 싱크부(420)는 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공할 것이다. 이때, 형성된 전류 패스를 통해 하나의 메모리 셀이 프로그램될 때 소모되는 전류가 흐를 것이다. 이후, 이 전류는 더미 셀 전류라 칭한다.The current sink 420 is composed of NMOS transistors 421 and 422 connected as shown in the figure, and is connected between the common sense line 1001 and the ground voltage. In the program operation, the current sink 420 may provide a current path between the common sense line 1001 and the ground voltage according to the input data D0. For example, when the input data D0 is the program data (data '0'), the current sink 420 does not provide a current path between the common sense line 1001 and the ground voltage. When the input data D0 is the program inhibit data (data '1'), the current sink 420 will provide a current path between the common sense line 1001 and the ground voltage. At this time, a current consumed when one memory cell is programmed through the formed current path will flow. This current is hereinafter referred to as dummy cell current.

이상의 설명으로부 알 수 있듯이, 쓰기 버퍼들(WB0∼WB31) 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모하도록 구성된다.As can be seen from the above description, each of the write buffers WB0 to WB31 is configured to consume a dummy cell current when the corresponding input data is program inhibited data.

계속해서 도 2를 참조하면, 감지 회로(1700)는 도면에 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들(701, 702)과 하나의 NMOS 트랜지스터(703)로 구성될 것이다. 감지 회로(1700)는 공통 감지 라인(1001)을 통해 소모되는 전류의 양을 감지하고, 감지된 전류양에 대응하는 검출 전압(Vdet1)을 발생할 것이다. 예를 들면, PMOS 트랜지스터(701)의 구동 능력은 32개의 메모리 셀들이 동시에 프로그램될 때 소모되는 전류의 양을 구동하기에 충분하게 결정될 것이다. 이러한 조건에서, 입력 데이터에 따라 쓰기 버퍼를 통해 흐르는 더미 셀 전류의 양과 PMOS 트랜지스터(701)에 의해서 공급된 전류의 양의 차만큼 PMOS 트랜지스터(702)를 통해 전류가 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 만약 입력 데이터 비트들이 모두 프로그램 데이터 비트이면, 각 쓰기 버퍼에 의해서 소모되는 더미 셀 전류는 존재하지 않는다. 이는 검출 전압(Vdet1)이 접지 전압이 됨을 의미한다. 만약 입력 데이터 비트들 중 하나가 프로그램 금지 데이터 비트이면, 프로그램 금지 데이터 비트에 대응하는 쓰기 버퍼에 의해서 더미 셀 전류가 소모될 것이다. 그렇게 소모되는 전류 즉, 하나의 메모리 셀을 통해 흐르는 전류가 PMOS 트랜지스터(702)를 통해 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 따라서, 검출 전압(Vdet1)은 프로그램 금지 데이터 비트들의 수의 증가에 비례하여 증가될 것이다.With continued reference to FIG. 2, the sense circuit 1700 will be comprised of two PMOS transistors 701, 702 and one NMOS transistor 703 as shown in the figure. The sensing circuit 1700 may sense the amount of current consumed through the common sense line 1001 and generate a detection voltage Vdet1 corresponding to the sensed amount of current. For example, the driving capability of the PMOS transistor 701 will be determined enough to drive the amount of current consumed when 32 memory cells are programmed simultaneously. Under these conditions, current will flow through the PMOS transistor 702 by the difference between the amount of dummy cell current flowing through the write buffer and the amount of current supplied by the PMOS transistor 701 in accordance with the input data. A voltage across the NMOS transistor 703 is determined in proportion to the current flowing through the PMOS transistor 702, and the voltage thus determined will be output as the detection voltage Vdet1. If the input data bits are all program data bits, there is no dummy cell current consumed by each write buffer. This means that the detection voltage Vdet1 becomes the ground voltage. If one of the input data bits is a program inhibit data bit, the dummy cell current will be consumed by the write buffer corresponding to the program inhibit data bit. The current so consumed, that is, the current flowing through one memory cell will flow through the PMOS transistor 702. A voltage across the NMOS transistor 703 is determined in proportion to the current flowing through the PMOS transistor 702, and the voltage thus determined will be output as the detection voltage Vdet1. Thus, the detection voltage Vdet1 will increase in proportion to the increase in the number of program inhibited data bits.

고전압 전류 싱크 회로(1800)는 도면에 도시된 바와 같이 연결된 PMOS 트랜지스터(801)와 NMOS 트랜지스터(802)로 구성된다. 고전압 전류 싱크 회로(1800)는 도 1에 도시된 레귤레이터(1600)의 출력에 연결되며, 검출 전압(Vdet1)에 비례하는 전류를 레귤레이터(1600)의 출력으로부터 빼도록 구성된다. 검출 전압(Vdet1)이 높을수록, 고전압 전류 싱크 회로(1800)를 통해 더 많은 양의 전류가 빠져나갈 것이다.The high voltage current sink circuit 1800 is composed of a PMOS transistor 801 and an NMOS transistor 802 connected as shown in the figure. The high voltage current sink circuit 1800 is connected to the output of the regulator 1600 shown in FIG. 1 and is configured to subtract a current proportional to the detection voltage Vdet1 from the output of the regulator 1600. The higher the detection voltage Vdet1, the greater the amount of current will be drawn through the high voltage current sink circuit 1800.

이하, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.Hereinafter, the program operation of the flash memory device according to the first embodiment of the present invention will be described in detail with reference to the accompanying drawings.

프로그램 동작이 개시되면, 메모리 셀 어레이(1100)에 프로그램될 데이터가 쓰기 버퍼 회로(1400)로 전달될 것이다. 행 선택기 회로(1200)는 행 어드레스에 응답하여 메모리 셀 어레이(1100)의 행들 중 하나를 선택하고, 선택된 행을 워드 라인 전압(예를 들면, 1.2V)으로 구동할 것이다. 열 선택기 회로(1300)는 열 어드레스에 응답하여 메모리 셀 어레이(1100)의 열들을 선택할 것이다. 레귤레이터(1600)에 의해서 생성된 고전압은 선택된 메모리 셀들의 소오스 라인으로 공급될 것이다. 앞서 언급된 바와 같이, 프로그램 동작시, 비선택된 열들은 열 선택기 회로(1300)를 통해 전원 전압으로 바이어스될 것이다. 열 선택기 회로(1300)에 의해서 선택된 열들은 쓰기 버퍼 회로(1400)에 제공된 데이터에 따라 프로그램 전압(예를 들면, 0V 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건에 의하면, 소오스 사이드 채널 핫 일렉트론 주입 방식에 따라 선택된 메모리 셀들이 프로그램될 것이다.When the program operation is started, data to be programmed in the memory cell array 1100 may be transferred to the write buffer circuit 1400. The row selector circuit 1200 may select one of the rows of the memory cell array 1100 in response to the row address and drive the selected row to a word line voltage (eg, 1.2V). The column selector circuit 1300 will select the columns of the memory cell array 1100 in response to the column address. The high voltage generated by the regulator 1600 will be supplied to the source lines of the selected memory cells. As mentioned above, during the program operation, the unselected columns will be biased to the supply voltage through the column selector circuit 1300. The columns selected by the column selector circuit 1300 are driven with a program voltage (eg, 0V or higher) or a program inhibit voltage (eg, power supply voltage) in accordance with the data provided to the write buffer circuit 1400. Will be. Under this bias condition, memory cells selected according to the source side channel hot electron injection scheme will be programmed.

이와 동시에, 감지 회로(1700)는 쓰기 버퍼들(WD0∼WD31)에 공통으로 연결된 공통 감지 라인(1001)을 통해 더미 셀 전류의 양을 감지할 것이다. 앞서 언급된 바와 같이, 쓰기 버퍼들(WD0∼WD31) 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모할 것이다. 만약 입력 데이터 비트들이 모두 프로그램 데이터 비트이면, 쓰기 버퍼들(WD0∼WD31) 각각에 의해서 소모되는 더미 셀 전류는 존재하지 않는다. 이는 검출 전압(Vdet1)이 접지 전압이 됨을 의미한다. 만약 입력 데이터 비트들 중 하나가 프로그램 금지 데이터 비트이면, 프로그램 금지 데이터 비트에 대응하는 쓰기 버퍼에 의해서 더미 셀 전류가 소모될 것이다. 그렇게 소모되는 전류 즉, 하나의 메모리 셀을 통해 흐르는 전류가 감지 회로(1700)의 PMOS 트랜지스터(702)를 통해 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 고전압 전류 싱크 회로(1800)는 검출 전압(Vdet1)에 비례하는 전류를 레귤레이터(1600)의 출력으로부터 방전할 것이다.At the same time, the sensing circuit 1700 will sense the amount of dummy cell current through the common sense line 1001 commonly connected to the write buffers WD0 to WD31. As mentioned above, each of the write buffers WD0 to WD31 will consume a dummy cell current when the corresponding input data is program inhibited data. If the input data bits are all program data bits, there is no dummy cell current consumed by each of the write buffers WD0 to WD31. This means that the detection voltage Vdet1 becomes the ground voltage. If one of the input data bits is a program inhibit data bit, the dummy cell current will be consumed by the write buffer corresponding to the program inhibit data bit. The current so consumed, that is, the current flowing through one memory cell, will flow through the PMOS transistor 702 of the sense circuit 1700. A voltage across the NMOS transistor 703 is determined in proportion to the current flowing through the PMOS transistor 702, and the voltage thus determined will be output as the detection voltage Vdet1. The high voltage current sink circuit 1800 will discharge a current proportional to the detection voltage Vdet1 from the output of the regulator 1600.

이상의 설명으로부터 알 수 있듯이, 프로그램 금지된 메모리 셀들에 의해서 소모되어야 할 전류를 감지 회로(1700) 및 고전압 전류 싱크 회로(1800)를 통해 소모함으로써 프로그램 데이터 비트들의 수에 관계없이 일정한 전류를 소모하는 것이 가능하다. 따라서, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.As can be seen from the above description, by consuming the current to be consumed by the program inhibited memory cells through the sensing circuit 1700 and the high voltage current sink circuit 1800, it is desirable to consume a constant current regardless of the number of program data bits. It is possible. Therefore, it is impossible to externally infer which data is being programmed in the flash memory device as a constant current is consumed regardless of the number of program data bits. Smart card having a flash memory device according to the present invention can ensure more improved stability / security.

도 3를 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치(2000)는 메모리 셀 어레이(2100), 행 선택기 회로(2200), 열 선택기 회로(2300), 쓰기 버퍼 회로(2400), 펌프 회로(2500), 레귤레이터(2600), 그리고 고전압 전류 싱크 회로(2700)를 포함할 것이다. 도 3에 있어서, 메모리 셀 어레이(2100), 행 선택기 회로(2200), 열 선택기 회로(2300), 쓰기 버퍼 회로(2400), 펌프 회로(2500), 그리고 레귤레이터(2600)는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다. 단, 도 3에 도시된 쓰기 버퍼 회로(2400)는 도 1에 도시된 쓰기 버퍼 회로(400)의 전류 싱크부(420)를 포함하지 않을 것이다.Referring to FIG. 3, a flash memory device 2000 according to a second embodiment of the present invention may include a memory cell array 2100, a row selector circuit 2200, a column selector circuit 2300, a write buffer circuit 2400, It will include a pump circuit 2500, a regulator 2600, and a high voltage current sink circuit 2700. In FIG. 3, the memory cell array 2100, the row selector circuit 2200, the column selector circuit 2300, the write buffer circuit 2400, the pump circuit 2500, and the regulator 2600 are shown in FIG. 1. And operate substantially the same, and a description thereof will therefore be omitted. However, the write buffer circuit 2400 shown in FIG. 3 will not include the current sink 420 of the write buffer circuit 400 shown in FIG. 1.

본 발명의 제 2 실시예에 따른 고전압 전류 싱크 회로(2700)는 펌프 회로(2500)의 출력(2501)과 레귤레이터(2600)의 출력(2601)에 연결되며, 프로그램 동작시 실질적으로 소모되는 셀 전류의 양을 고전압(Vpp)을 이용하여 검출하고 검출된 결과에 따라 더미 셀 전류를 펌프 회로(2500)의 출력으로부터 방전한다. 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류를 이하 최대 셀 전류라 칭한다. 고전압 전류 싱크 회로(2700)는 고전압(Vpp)의 감소에 의거하여 소모되는 셀 전류 의 양을 검출하고, 최대 셀 전류와 검출된 셀 전류의 차만큼 펌프 회로(2500)의 출력으로부터 전류를 방전한다. 이는 이후 상세히 설명될 것이다.The high voltage current sink circuit 2700 according to the second embodiment of the present invention is connected to the output 2501 of the pump circuit 2500 and the output 2601 of the regulator 2600, and the cell current consumed substantially during the program operation. The amount of is detected using the high voltage Vpp and the dummy cell current is discharged from the output of the pump circuit 2500 according to the detected result. The current consumed when all the selected memory cells are programmed is referred to as the maximum cell current hereinafter. The high voltage current sink circuit 2700 detects the amount of cell current consumed based on the reduction of the high voltage Vpp, and discharges current from the output of the pump circuit 2500 by the difference between the maximum cell current and the detected cell current. . This will be explained in detail later.

도 4를 참조하면, 고전압 전류 싱크 회로(2700)는 소모 전류 검출부(2720), 전류 감산부(2740), 그리고 전류 싱크부(2760)를 포함한다. 소모 전류 검출부(2720)는 PMOS 트랜지스터(2701), 저항기들(2702, 2703), 그리고 비교기(2704)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 비교기(2704)는 저항기들(2702, 2703)에 의해서 분배된 전압(Vdiv)을 기준 전압(Vref)과 비교한다. PMOS 트랜지스터(2701)는 비교기(2704)의 비교 결과에 의해서 제어될 것이다. 만약 프로그램 동작이 개시되면, 프로그램 데이터 비트 수에 따라 셀 전류가 소모될 것이다. 이는 고전압(Vpp)의 감소를 의미한다. 고전압(Vpp)의 감소는 펌프 회로(2500)로부터 추가적인 전류의 공급을 필요로 할 것이다. 추가적인 전류의 공급은 비교기(2704)에 의해서 제어되는 PMOS 트랜지스터(2701)를 통해 행해질 것이다. 여기서, 추가적으로 공급되는 전류는 프로그램 동작시 실질적으로 프로그램되는 메모리 셀들을 통해 소모되는 셀 전류를 나타낼 것이다. 따라서, 소모 전류 검출부(2720)는 소모되는 전류의 양을 검출하고, 검출 결과에 따라 소모되는 전류의 양에 비례하는 검출 전압(Vdet2)을 발생한다.Referring to FIG. 4, the high voltage current sink circuit 2700 includes a current consumption detector 2720, a current subtractor 2740, and a current sink 2760. The current consumption detector 2720 includes a PMOS transistor 2701, resistors 2702 and 2703, and a comparator 2704, and is connected as shown in the drawing. Comparator 2704 compares the voltage Vdiv distributed by resistors 2702 and 2703 with a reference voltage Vref. The PMOS transistor 2701 will be controlled by the comparison result of the comparator 2704. If a program operation is started, the cell current will be consumed according to the number of program data bits. This means a reduction of the high voltage (Vpp). Reduction of the high voltage Vpp will require the supply of additional current from the pump circuit 2500. The supply of additional current will be through PMOS transistor 2701 controlled by comparator 2704. Here, the additionally supplied current will represent the cell current consumed through the memory cells that are substantially programmed during the program operation. Accordingly, the current consumption detector 2720 detects the amount of current consumed and generates a detection voltage Vdet2 proportional to the amount of current consumed according to the detection result.

계속해서 도 4를 참조하면, 전류 감산부(2740)는 PMOS 트랜지스터들(2705, 2707)와 NMOS 트랜지스터(2706)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. NMOS 트랜지스터(2706)는 바이어스 전압(Vbias)에 의해서 제어되며, NMOS 트랜 지스터(2706)의 구동 능력은 최대 셀 전류(i_MAX)를 흘리기에 충분하게 결정될 것이다. PMOS 트랜지스터(2705)는 비교기(2704)의 출력 즉, 검출 전압(Vdet2)에 의해서 제어되며, PMOS 트랜지스터(2701)를 통해 흐르는 전류와 동일한 양의 전류(i1)를 감산 노드(2741)로 공급할 것이다. NMOS 트랜지스터(2706)를 통해 최대 셀 전류(i_MAX)가 방전되기 때문에, PMOS 트랜지스터(2707)는 최대 셀 전류(i_MAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)만큼 감산 노드(2741)로 전류를 공급할 것이다. 따라서, 전류 감산부(2740)는 PMOS 트랜지스터(2707)를 통해 흐르는 전류(i2)에 대응하는 싱크 전압(V_SINK)을 발생할 것이다. 전류 싱크부(2760)는 PMOS 트랜지스터(2708)와 NMOS 트랜지스터(2709)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 전류 싱크부(2760)는 전류 감산부(2740)의 출력 즉, 싱크 전압(V_SINK)에 응답하여 펌프 회로(2500)의 출력(2501)으로부터 전류를 방전시킨다. 전류 싱크부(2760)에 의해서 방전되는 전류의 양은 최대 셀 전류(i_MAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)에 대응할 것이다.4, the current subtractor 2740 is composed of PMOS transistors 2705 and 2707 and an NMOS transistor 2706, and is connected as shown in the figure. The NMOS transistor 2706 is controlled by the bias voltage Vbias, and the driving capability of the NMOS transistor 2706 will be determined sufficiently to flow the maximum cell current i _MAX . PMOS transistor 2705 is controlled by the output of comparator 2704, i. . Since the maximum cell current i _MAX is discharged through the NMOS transistor 2706, the PMOS transistor 2707 is subtracted by the difference i2 between the maximum cell current i _MAX and the cell current i1 consumed substantially. Will supply current to (2741). Accordingly, the current subtractor 2740 may generate a sink voltage V _SINK corresponding to the current i2 flowing through the PMOS transistor 2707. The current sink 2760 is composed of a PMOS transistor 2708 and an NMOS transistor 2709 and is connected as shown in the figure. The current sink 2760 discharges current from the output 2501 of the pump circuit 2500 in response to the output of the current subtractor 2740, that is, the sink voltage V _SINK . The amount of current discharged by the current sink 2760 will correspond to the difference i2 between the maximum cell current i _MAX and the cell current i1 consumed substantially.

이하, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.Hereinafter, the program operation of the flash memory device according to the second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

프로그램 동작이 개시되면, 메모리 셀 어레이(2100)에 프로그램될 데이터가 쓰기 버퍼 회로(2400)로 전달될 것이다. 행 선택기 회로(2200)는 행 어드레스에 응답하여 메모리 셀 어레이(2100)의 행들 중 하나를 선택하고, 선택된 행을 워드 라 인 전압(예를 들면, 1.2V)으로 구동할 것이다. 열 선택기 회로(2300)는 열 어드레스에 응답하여 메모리 셀 어레이(2100)의 열들을 선택할 것이다. 레귤레이터(2600)에 의해서 생성된 고전압(Vpp)은 선택된 메모리 셀들의 소오스 라인으로 공급될 것이다. 앞서 언급된 바와 같이, 프로그램 동작시, 비선택된 열들은 열 선택기 회로(2300)를 통해 전원 전압으로 바이어스될 것이다. 열 선택기 회로(2300)에 의해서 선택된 열들은 쓰기 버퍼 회로(2400)에 제공된 데이터에 따라 프로그램 전압(예를 들면, 0V 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건에 의하면, 소오스 사이드 채널 핫 일렉트론 주입 방식에 따라 선택된 메모리 셀들이 프로그램될 것이다.When the program operation is started, data to be programmed in the memory cell array 2100 will be transferred to the write buffer circuit 2400. The row selector circuit 2200 selects one of the rows of the memory cell array 2100 in response to the row address, and drives the selected row with a word line voltage (eg, 1.2V). The column selector circuit 2300 will select the columns of the memory cell array 2100 in response to the column address. The high voltage Vpp generated by the regulator 2600 will be supplied to the source lines of the selected memory cells. As mentioned above, during program operation, unselected columns will be biased to the supply voltage through column selector circuit 2300. The columns selected by the column selector circuit 2300 are driven with a program voltage (e.g., 0V or higher) or a program inhibit voltage (e.g., power supply voltage) depending on the data provided to the write buffer circuit 2400. Will be. Under this bias condition, memory cells selected according to the source side channel hot electron injection scheme will be programmed.

이와 동시에, 고전압 전류 싱크 회로(2700)는 고전압(Vpp)의 감소에 의거하여 소모되는 셀 전류를 검출할 것이다. 검출 결과로서, 고전압 전류 싱크 회로(2700)는 검출된 셀 전류에 비례하는 검출 전압(Vdet2)을 발생할 것이다. 전류 감산부(2740)는 검출 전압(Vdet2)에 응답하여 동작하며, 최대 셀 전류(i_MAX)로부터 실질적으로 소모되는 셀 전류(i1)를 감산할 것이다. 감산 결과로서, 전류 감산부(2740)는 최대 셀 전류(i_MAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)에 대응하는 감산 전압(V_SINK)을 발생할 것이다. 전류 싱크부(2760)는 전류 감산부(2740)의 출력 즉, 싱크 전압(V_SINK)에 응답하여 펌프 회로(2500)의 출력(2501)으로부터 전류를 방전시킨다.At the same time, the high voltage current sink circuit 2700 will detect the cell current consumed based on the reduction of the high voltage Vpp. As a result of the detection, the high voltage current sink circuit 2700 will generate a detection voltage Vdet2 proportional to the detected cell current. The current subtractor 2740 operates in response to the detection voltage Vdet2 and subtracts the cell current i1 consumed substantially from the maximum cell current i _MAX . As a result of the subtraction, the current subtractor 2740 will generate a subtraction voltage V _SINK corresponding to the difference i2 between the maximum cell current i _MAX and the cell current i1 consumed substantially. The current sink 2760 discharges current from the output 2501 of the pump circuit 2500 in response to the output of the current subtractor 2740, that is, the sink voltage V _SINK .

이상의 설명으로부터 알 수 있듯이, 프로그램 금지된 메모리 셀들에 의해서 소모되어야 할 전류를 고전압 전류 싱크 회로(2700)를 통해 소모함으로써 프로그램 데이터 비트들의 수에 관계없이 일정한 전류를 소모하는 것이 가능하다. 따라서, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.As can be seen from the above description, it is possible to consume a constant current regardless of the number of program data bits by consuming the current to be consumed by the program inhibited memory cells through the high voltage current sink circuit 2700. Therefore, it is impossible to externally infer which data is being programmed in the flash memory device as a constant current is consumed regardless of the number of program data bits. Smart card having a flash memory device according to the present invention can ensure more improved stability / security.

도 5는 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이고, 도 6은 도 5에 도시된 메인 셀 어레이(3100) 및 더미 셀 어레이(3700)를 보여주는 블록도이다.5 is a block diagram illustrating a flash memory device according to a third embodiment of the present invention, and FIG. 6 is a block diagram illustrating the main cell array 3100 and the dummy cell array 3700 illustrated in FIG. 5.

먼저 도 5를 참조하면, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)는 메모리 셀 어레이(3100), 행 선택기 회로(3200), 열 선택기 회로(3300), 쓰기 버퍼 회로(3400), 펌프 회로(3500), 그리고 레귤레이터(3600)를 포함할 것이다. 도 5에 있어서, 메모리 셀 어레이(3100), 행 선택기 회로(3200), 열 선택기 회로(3300), 쓰기 버퍼 회로(3400), 펌프 회로(3500), 그리고 레귤레이터(3600)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.First, referring to FIG. 5, a flash memory device 3000 according to a third exemplary embodiment of the present invention may include a memory cell array 3100, a row selector circuit 3200, a column selector circuit 3300, and a write buffer circuit 3400. , Pump circuit 3500, and regulator 3600. In FIG. 5, the memory cell array 3100, the row selector circuit 3200, the column selector circuit 3300, the write buffer circuit 3400, the pump circuit 3500, and the regulator 3600 are shown in FIG. 3. Are substantially the same, and a description thereof will therefore be omitted.

도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)는 더미 셀 어레이(3700), 더미 열 선택기 회로(3800), 그리고 더미 쓰기 버퍼 회로(3900)를 더 포함할 것이다. 더미 셀 어레이(3700)는 메인 셀 어레이(3100)와 동일하게 구성될 것이다. 예를 들면, 도 6에 도시된 바와 같이, 더미 셀 어레이(3700)는 메인 셀 어레이(3100)의 행들(워드 라인 및 소오스 라인을 포함함)을 공유하도록 구성되며, 동시에 프로그램되는 메모리 셀들의 수(예를 들면, 32개)에 대응하는 더미 비트 라인들(DBL0∼DBL31)을 포함할 것이다. 더미 열 선택기 회로(3800)는 프로그램 동작시 더미 비트 라인들(DBL0∼DBL31)을 대응하는 더미 데이터 라인들(DDL0∼DDL31)에 각각 연결하도록 구성될 것이다. 더미 열 선택기 회로(3800)는 더미 비트 라인들(DBL0∼DBL31)과 더미 데이터 라인들(DDL0∼DDL31) 사이에 각각 연결된 스위치들로 구성될 수 있다. 또는, 더미 비트 라인들(DBL0∼DBL31)과 더미 데이터 라인들(DDL0∼DDL31)이 직접 연결되도록 더미 열 선택기 회로(3800)가 제거될 수 있음은 자명하다. 더미 쓰기 버퍼 회로(3900)는 입력 데이터(D0∼D31)의 반전 데이터에 응답하여 더미 비트 라인들(DBL0∼DBL31)을 프로그램 전압(예를 들면, 접지 전압 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동할 것이다. 버퍼 회로들(3400, 3900)의 각 쓰기 버퍼는 전류 싱크부(420)가 제거되었다는 점을 제외하면 도 2에 도시된 쓰기 버퍼와 실질적으로 동일하게 구성될 것이다.As shown in FIG. 5, the flash memory device 3000 according to the third embodiment of the present invention further includes a dummy cell array 3700, a dummy column selector circuit 3800, and a dummy write buffer circuit 3900. something to do. The dummy cell array 3700 may be configured in the same manner as the main cell array 3100. For example, as shown in FIG. 6, the dummy cell array 3700 is configured to share rows (including word lines and source lines) of the main cell array 3100, and the number of memory cells programmed simultaneously. Dummy bit lines DBL0 to DBL31 corresponding to (eg, 32). The dummy column selector circuit 3800 may be configured to connect the dummy bit lines DBL0 to DBL31 to the corresponding dummy data lines DDL0 to DDL31, respectively, during a program operation. The dummy column selector circuit 3800 may include switches connected between the dummy bit lines DBL0 to DBL31 and the dummy data lines DDL0 to DDL31, respectively. Alternatively, the dummy column selector circuit 3800 may be removed so that the dummy bit lines DBL0 to DBL31 and the dummy data lines DDL0 to DDL31 are directly connected. The dummy write buffer circuit 3900 may convert the dummy bit lines DBL0 to DBL31 into a program voltage (for example, a ground voltage or higher voltage) or a program prohibition voltage in response to the inverted data of the input data D0 to D31. (Eg power supply voltage). Each write buffer of the buffer circuits 3400 and 3900 will be configured substantially the same as the write buffer shown in FIG. 2 except that the current sink 420 is removed.

본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)의 경우, 더미 쓰기 버퍼 회로(3900)에는 입력 데이터(D0∼D31)의 반전된 데이터가 제공될 것이다. 예를 들면, 하나의 쓰기 버퍼에 프로그램 데이터 비트가 입력되는 경우, 메인 셀 어레이(3100)의 선택된 메인 셀은 프로그램될 것이다. 이러한 경우, 더미 쓰기 버퍼에는 프로그램 금지 데이터 비트가 제공될 것이다. 이는 더미 셀 어레이(3700)의 선택된 더미 셀이 프로그램 금지됨을 의미한다. 이에 반해서, 하나의 쓰기 버퍼에 프로그램 금지 데이터 비트가 입력되는 경우, 메인 셀 어레이(3100)의 선택된 메인 셀은 프로그램 금지될 것이다. 이러한 경우, 더미 쓰기 버퍼에는 프로그램 데이터 비트가 제공될 것이다. 이는 더미 셀 어레이(3700)의 선택된 더미 셀이 프로그램됨을 의미한다. 따라서, 프로그램 금지된 메인 셀들에 의해서 소모되어야 할 셀 전류는 더미 셀 어레이(3700)를 통해 소모될 것이다. 결과적으로, 입력된 프로그램 데이터 비트들의 수에 관계없이 항상 일정한 셀 전류가 소모될 것이다.In the case of the flash memory device 3000 according to the third exemplary embodiment, inverted data of the input data D0 to D31 may be provided to the dummy write buffer circuit 3900. For example, when program data bits are input to one write buffer, the selected main cell of the main cell array 3100 will be programmed. In this case, the program write data bit will be provided to the dummy write buffer. This means that the selected dummy cell of the dummy cell array 3700 is program inhibited. In contrast, when the program inhibit data bit is input to one write buffer, the selected main cell of the main cell array 3100 may be program inhibited. In such a case, the program write bits will be provided to the dummy write buffer. This means that the selected dummy cell of the dummy cell array 3700 is programmed. Thus, cell current to be consumed by the program inhibited main cells will be consumed through the dummy cell array 3700. As a result, a constant cell current will always be consumed regardless of the number of program data bits entered.

이상의 설명으로부터 알 수 있듯이, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.As can be seen from the above description, it is impossible to infer externally what data is being programmed in the flash memory device as a constant current is consumed regardless of the number of program data bits. Smart card having a flash memory device according to the present invention can ensure more improved stability / security.

더미 셀 어레이가 도 6에 도시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 7에 도시된 바와 같이, 더미 셀 어레이(3700')는 하나의 행(워드 라인 및 소오스 라인을 포함함)과 복수의, 예를 들면, 32개의 비트 라인들(DBL0∼DBL31)로 배열된 더미 셀들로 구성될 수 있다. 이러한 경우, 더미 셀 어레이(3700')의 워드 라인(DWL) 및 소오스 라인(DSL)은 프로그램 동작에서만 대응하는 전압들로 각각 구동될 것이다. 이러한 점을 제외하면, 더미 셀 어레이(3700'), 더미 열 선택기 회로(3800'), 그리고 더미 쓰기 버퍼 회로(3900')는 도 5에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.It is apparent to those skilled in the art that the dummy cell array is not limited to that shown in FIG. 6. For example, as shown in FIG. 7, the dummy cell array 3700 'includes one row (including a word line and a source line) and a plurality of, for example, 32 bit lines (DBL0 to DBL31). It may be composed of dummy cells arranged in). In this case, the word line DWL and the source line DSL of the dummy cell array 3700 'may be driven with corresponding voltages only in the program operation. Except for this, the dummy cell array 3700 ', the dummy column selector circuit 3800', and the dummy write buffer circuit 3900 'are substantially the same as shown in Fig. 5, and the description thereof is therefore omitted. Will be.

도 8을 참조하면, 스마트 카드(4000)는 중앙처리장치 또는 마이크로프로세서와 같은 처리 유니트(4100), 외부(예를 들면, 카드 리더기)와의 통신(무선 그리고/및 유선 통신)을 위한 입출력 인터페이스(4200), 데이터 및 프로그램 메모리로서 사용되는 불 휘발성 메모리 장치(4300), 데이터 메모리로서 사용되는 램(4400), 등을 포함할 것이다. 불 휘발성 메모리 장치(4300)는 도 1, 도 3, 도 5, 그리고 도 7 중 어느 하나에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 비록 도면에는 도시되지 않았지만, 스마트 카드(4000)에는 암호화 및 복호화 처리 유니트, 에러 정정 유니트, 해킹 방지용 보안 감지 유니트, 메모리 관리 유니트 등이 더 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.Referring to FIG. 8, the smart card 4000 may include an input / output interface for communication (wireless and / or wired communication) with a processing unit 4100 such as a central processing unit or a microprocessor and an external device (for example, a card reader). 4200, nonvolatile memory device 4300 used as data and program memory, RAM 4400 used as data memory, and the like. The nonvolatile memory device 4300 is substantially the same as that shown in any one of FIGS. 1, 3, 5, and 7, and a description thereof will therefore be omitted. Although not shown in the drawings, the smart card 4000 is further provided with an encryption and decryption processing unit, an error correction unit, an anti-hacking security detection unit, a memory management unit, and the like. .

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.It will be apparent to those skilled in the art that the structure of the present invention may be variously modified or changed without departing from the scope or spirit of the present invention. In view of the foregoing, it is believed that the present invention includes modifications and variations of this invention provided they come within the scope of the following claims and their equivalents.

상술한 바와 같이, 프로그램 동작시 소모되는 셀 전류를 일정하게 유지함으로써 어떠한 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 어 렵다.As described above, it is difficult to infer externally whether any data is programmed by keeping the cell current consumed during the program operation constant.

Claims

A main cell array having main cells arranged in rows and columns;

A dummy cell array having dummy cells arranged in said rows and dummy columns;

A first write buffer circuit configured to drive selected memory cells of the main cell array in response to input data; And

And a second write buffer circuit configured to drive selected dummy cells of the dummy cell array in response to the inverted data of the input data.

The method of claim 1,

And the selected dummy cells are programmed when the inverted data is program data.

A main cell array having main cells arranged in rows and columns;

A dummy cell array having dummy cells arranged in dummy rows and dummy columns;

The method of claim 3, wherein

A smart card comprising the flash memory device according to claim 1.

Smart card containing the flash memory device of Claim 3.