KR100820255B1 - Interrupt controller - Google Patents

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엘아이지넥스원 주식회사
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Abstract

본 발명은 인터럽트 제어 및 핸들링 기능을 주문형 집적회로 로직으로 구현하여 보드 공간 및 제작 비용 절감시키고 사용자의 기기 조작성, 확장성 및 운용성을 증대시킬 수 있도록 한 인터럽트 제어기에 관한 것이다.

본 발명은 인터럽트 제어기를 인터럽트 제어부, 인터럽트 요구신호 레지스터부, 인터럽트 마스크 레지스터부, 인터럽트 서비스 벡터 레지스터부, 우선순위 선택 레지스터부, 인터럽트 요구신호 래치 디플립플롭, 데이터 액세스용 트리 스테이트 버퍼를 포함하는 주문형 집적회로 로직으로 구현함으로써, 상기 인터럽트 제어 처리를 위하여 별도의 하드웨어의 추가가 필요하지 않게 되어 보드 공간 및 제작 비용 절감시킬 수 있고, 또한 하드웨어 변경 없이 손쉽게 인터럽트 처리 및 우선순위를 변경이 가능한 인터럽트 및 핸들링 제어가 이루어지게 되므로 사용자의 기기 조작성,운용성에 효율을 증대할 수 있게 되는 것이다

Figure R1020060039268

인터럽트 제어기

The present invention relates to an interrupt controller that implements interrupt control and handling functions in custom integrated circuit logic to reduce board space and manufacturing costs, and increase user device operability, scalability and operability.

The present invention is an on-demand controller comprising an interrupt controller, an interrupt request signal register, an interrupt mask register, an interrupt service vector register, a priority selection register, an interrupt request signal latch deflip, and a tree state buffer for data access. By implementing integrated circuit logic, no additional hardware is required for the interrupt control processing, thereby reducing board space and manufacturing cost, and interrupting and handling for easily changing interrupt processing and priority without changing hardware. Since the control is made, the efficiency of the user's device operability and operability can be increased.

Figure R1020060039268

Interrupt controller

Description

인터럽트 제어기{INTERRUPT CONTROLLER}Interrupt Controller {INTERRUPT CONTROLLER}

도 1은 종래 인터럽트 제어기의 블럭도1 is a block diagram of a conventional interrupt controller

도 2는 본 발명의 일실시예에 따른 인터럽트 제어기의 블럭도2 is a block diagram of an interrupt controller according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21; 인터럽트 제어부 21; Interrupt control

22; 인터럽트 요구신호 레지스터부22; Interrupt request signal register

23; 인터럽트 마스크 레지스터부 23; Interrupt Mask Register

24;인터럽트 서비스 벡터 레지스터부24; interrupt service vector register section

25; 우선순위 선택 레지스터부 25; Priority select register

25; 인터럽트 요구신호 래치 디플립플롭25; Interrupt Request Signal Latch Deflip-Flop

27; 데이터 액세스용 트리 스테이트 버퍼27; Tree State Buffers for Data Access

본 발명은 인터럽트 제어기에 관한 것으로, 상세하게는 인터럽트 제어 및 핸들링 기능을 주문형 집적회로 로직으로 구현하여 보드 공간 및 제작 비용 절감시키고 사용자의 기기 조작성, 확장성 및 운용성을 증대시킬 수 있도록 한 인터럽트 제 어기에 관한 것이다.The present invention relates to an interrupt controller, and more particularly, an interrupt controller that implements interrupt control and handling functions into custom integrated circuit logic to reduce board space and manufacturing cost, and increase user device operability, scalability, and operability. It is about.

일반적으로 인터럽트 제어기는 인텔사 M8259A 등과 같은 프로그램이 가능한 회로를 이용하여 인터럽트 제어기 기능을 구현하게 된다.Generally, the interrupt controller implements the interrupt controller function by using a programmable circuit such as the Intel M8259A.

종래의 인터럽트 제어기는 도 1에 도시한 바와 같이, 8개의 독립된 인터럽트를 처리할 수 있는 M8259A(11)를 인터럽트가 필요한 마이크로프로세서(12)에 사용하게 되고, 상기 M8259A(11)는 인터럽트 우선 순위를 처리하여 인터럽트 확인(Interrupt Acknowledge)(INTA)사이클 동안 마이크로프로세서(12)에 8비트의 벡터를 리턴 한다.In the conventional interrupt controller, as shown in FIG. 1, the M8259A 11 capable of processing eight independent interrupts is used for the microprocessor 12 requiring an interrupt, and the M8259A 11 assigns interrupt priority. Processing to return an 8-bit vector to the microprocessor 12 during an Interrupt Acknowledge (INTA) cycle.

그리고 M8259A(11)와 마이크로프로세서(12) 간에는 양방향 데이터 버퍼(13), 어드레스 래쳐(14), 타이밍 제어부(15), 디코더(16), 인터럽트 클리어회로(17), 및 앤드게이트(18)가 구비된다.Between the M8259A 11 and the microprocessor 12, the bidirectional data buffer 13, the address latcher 14, the timing controller 15, the decoder 16, the interrupt clear circuit 17, and the AND gate 18 It is provided.

상기 양방향 데이터 버퍼(13)는 M8259A(11)의 인터럽트 벡터 레지스터의 읽기, 쓰기 동작을 액세스하기 위한 데이터 송수신기능 및 인터럽트 벡터를 상기 마이크로프로세서(12)가 읽기 위한 기능을 제공한다.The bidirectional data buffer 13 provides a function of transmitting / receiving data for accessing the read and write operations of the interrupt vector register of the M8259A 11 and the function of the microprocessor 12 to read the interrupt vector.

상기 어드레스 래쳐(14)는 M8259A(11) 레지스터를 읽고 쓸때 레지스터를 선택할 수 있는 기능을 제공한다.The address latcher 14 provides a function of selecting a register when reading and writing the M8259A 11 register.

상기 디코더(16)는 M8259A(11)의 액세싱을 활성화하기 위한 칩 선택신호를 만들어 준다.The decoder 16 generates a chip select signal for activating the access of the M8259A 11.

상기 인터럽트 클리어회로(17)은 마이크로프로세서(12)가 인터럽트 서비스 루틴을 끝나면 다른 인터럽트가 활성화될 수 있도록 인터럽트를 리세트시키는 기능 을 제공하며 마이크로프로세서(12)의 리세트가 활성화되거나 인터럽트벡터를 읽고난후 인터럽트를 클리어 한다.The interrupt clear circuit 17 provides a function of resetting an interrupt so that another interrupt can be activated when the microprocessor 12 finishes an interrupt service routine and reset of the microprocessor 12 is activated or an interrupt vector is read. After that, clear the interrupt.

상기 앤드게이트(18)는 M8259A(11)에서 생성된 인터럽트신호(INT)와 인터럽트 클리어회로(17)에서 생성된 신호를 곱(AND)하여 마이크로프로세서(12)에게 인터럽트 요구신호(Interrupt Request)(INTR)신호를 생성한다.The AND gate 18 multiplies (AND) the interrupt signal INT generated by the M8259A 11 and the signal generated by the interrupt clear circuit 17, and sends an interrupt request signal (Interrupt Request) to the microprocessor 12 ( INTR) signal is generated.

이와 같이 종래에는 M8259A 등과 같은 장치를 이용하여 인터럽트 제어기 기능을 수행하게 되므로, 상기 인터럽트 제어기는 인터럽트처리 수 및 우선순위가 고정되게 되고, 8개 이상의 인터럽트를 처리하는 경우 M8259A 등의 하드웨어의 추가가 요구되게 되어 확장성의 어려움 및 회로 구성을 위한 주변 회로가 필요하게 되어 보드 공간 및 효율성을 저하하는 문제점 있다. As such, since the conventional interrupt controller functions using a device such as the M8259A, the interrupt controller has a fixed number and priority for interrupt processing, and in the case of processing more than 8 interrupts, additional hardware such as the M8259A is required. There is a problem in that the scalability and the peripheral circuit for the circuit configuration is required to reduce the board space and efficiency.

본 발명의 목적은 인터럽트 제어 및 핸들링 기능을 주문형 집적회로 로직으로 구현하여 보드 공간 및 제작 비용 절감하는 데 있다.It is an object of the present invention to reduce board space and manufacturing costs by implementing interrupt control and handling functions with custom integrated circuit logic.

본 발명의 다른 목적은 인터럽트 및 핸들링 제어 및 하드웨어 변경 없이 손쉽게 인터럽트 처리 수와 우선순위 변경이 가능하도록 하여 사용자의 조작성, 운용성을 증대하는 데 있다.Another object of the present invention is to increase the operability and operability of a user by allowing the number of interrupt processing and priority to be easily changed without interrupt and handling control and hardware change.

상기의 목적을 실현하기 위하여 본 발명은 마이크로 프로세서로부터 어드레스, 클럭, 제어신호를 받아 인터럽트 제어 및 핸들링에 필요한 여러 가지 제어신호를 생성하여 출력하는 인터럽트 제어부와; 보드 내부 또는 외부로부터 입력되는 인터럽트 요구신호를 클럭신호로 동기화하여 샘플링한 후 출력하는 인터럽트 요구신 호 레지스터부와; 상기 인터럽트 제어부로부터 활성화 선택신호 및 마스크 클리어신호를 받아 활성화 및 비활성화하고 초기화하며 로컬 버스를 통해 읽고 쓰기하는 인터럽트 마스크 레지스터부와; 상기 인터럽트 제어부로부터 서비스 벡터 선택신호 및 읽기신호에 의하여 로컬 버스를 통해 읽고 쓰기하는 인터럽트 서비스 벡터 레지스터부와; 상기 인터럽트 제어부로부터 우선 순위 인터럽트 신호를 받아 우선 순위가 제일 높은 인터럽트 요구신호를 래치하는 우선순위선택 레지스터부와; 상기 인터럽트 제어부로부터 인터럽트 요구신호에 의하여 상기 인터럽트 요구신호 레지스터부에서 래치된 인터럽트 요구신호를 선택된 인터럽트 서비스 루틴을 수행 전에 래치하는 인터럽트 요구신호 래치 디플립플롭과; 상기 인터럽트 제어부에서 출력되는 제어신호에 의하여 8비트의 인터럽트 벡터를 송수신하는 데이터 엑세스용 트리 스테이트 버터를 포함한다.In order to achieve the above object, the present invention includes an interrupt control unit for generating an address, a clock, a control signal from a microprocessor and generating and outputting various control signals for interrupt control and handling; An interrupt request signal register unit for sampling and outputting an interrupt request signal inputted from inside or outside the board by synchronizing with a clock signal; An interrupt mask register unit configured to receive an activation selection signal and a mask clear signal from the interrupt control unit, activate, deactivate, initialize, and read and write data through a local bus; An interrupt service vector register unit for reading and writing from the interrupt control unit through a local bus according to a service vector selection signal and a read signal; A priority selection register unit which receives a priority interrupt signal from the interrupt control unit and latches an interrupt request signal having the highest priority; An interrupt request signal latch de-flip for latching the interrupt request signal latched in the interrupt request signal register section by the interrupt request signal before performing the selected interrupt service routine; And a tree state butter for data access to transmit and receive an 8-bit interrupt vector according to a control signal output from the interrupt controller.

이하 첨부되는 도면에 의거 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시예에 따른 인터럽트 제어기의 블럭도로서, 본 발명은 인터럽트 제어부(21), 인터럽트 요구신호 레지스터부(INT RQSTR)(22), 인터럽트 마스크 레지스터부(IMR)(23), 인터럽트 서비스 벡터 레지스터부(SVR)(24), 우선순위 선택 레지스터부(PRR)(25), 인터럽트 요구신호 래치 디플립플롭(26), 데이터 액세스용 트리 스테이트 버퍼(27)를 포함한다.2 is a block diagram of an interrupt controller according to an embodiment of the present invention. The present invention provides an interrupt controller 21, an interrupt request signal register (INT RQSTR) 22, and an interrupt mask register (IMR) 23. As shown in FIG. And an interrupt service vector register section (SVR) 24, a priority selection register section (PRR) 25, an interrupt request signal latch deflip-flop 26, and a tree state buffer 27 for data access.

상기 인터럽트 제어부(21)는 인터럽트 제어 및 핸들링에 필요한 여러 가지의 제어신호를 생성하는 로직으로, 4개의 입력포트와 16개의 출력포트로 구성되는 2개 의 디코더와, 제어신호 생성을 위한 앤드게이트(AND GATE), 오아게이트(OR GATE)로 구성된다.The interrupt control unit 21 is a logic for generating various control signals required for interrupt control and handling, two decoders including four input ports and sixteen output ports, and an AND gate for generating a control signal. AND GATE) and ORGATE.

상기 입력포트에는 프로세서 혹은 외부 주문자 집적회로로부터 어드레스 4비트, 데이터 8비트, 클럭 및 제어신호(Lock, INTA, DEN, CS, WR)가 구성된다.The input port is configured with an address 4 bits, data 8 bits, a clock, and a control signal (Lock, INTA, DEN, CS, WR) from a processor or an external custom integrated circuit.

상기 출력포트에는 데이터 액세싱용 트리 스테이트 버퍼(27)에 메인 데이타 버퍼 제어신호(DBBWE)(DBBOE) 및 마스크 데이터(Mask Data) 액세싱을 위한 마스크용 데이터 버퍼 제어신호(MWBE)(MWOE)와; 인터럽트 사이클 수행 후 인터럽트 마스크 레지스터부(IMR)(23)에 인터럽트 요구신호와 마스크를 하드웨어적으로 초기화하기 위한 마스크 클리어신호(Mask Clear) 및 인터럽트 마스크 레지스터를 선택하는 신호(IMR-SEL)와; 인터럽트 서비스 벡터 레지스터부(SVR)(24)의 레지스터를 선택하는 신호(SVR-SEL), 인터럽트 서비스 벡터 읽기신호를 활성화하기 위한 신호(Read Vector), 인터럽트 요구신호 래치 디플립플롭(26)으로 인터럽트를 요구하는 인터럽트 요구신호(INTR)와; 우선순위 선택 레지스터부(PRR)(25)에 래치클럭신호(PINT CLK)가 출력되게 구성된다.The output port includes a main data buffer control signal (DBBWE) (DBBOE) and a mask data buffer control signal (MWBE) (MWOE) for accessing mask data to a tree state buffer 27 for data access; An interrupt request signal (IMR-SEL) for selecting an interrupt request signal and a mask clear signal (Mask Clear) for hardware initialization of the interrupt request signal and the mask in the interrupt mask register unit (IMR) 23 after performing an interrupt cycle; Interrupt by the signal (SVR-SEL) for selecting the register of the interrupt service vector register section (SVR) 24, the signal for activating the interrupt service vector read signal (Read Vector), and the interrupt request signal latch deflip-flop (26). An interrupt request signal INTR for requesting the signal; The latch clock signal PINT CLK is output to the priority selection register section PRR 25.

상기 인터럽트 요구신호 레지스터부(INT RQSTR)(22)는 16개의 레지스터로 구성되며, 상기 레지스터는 잡음 제거를 위한 샘플링회로와, 샘플링된 신호를 래치하는 디플립플롭으로 구성된다.The interrupt request signal register (INT RQSTR) 22 is composed of 16 registers, and the register is composed of a sampling circuit for noise cancellation and a deflip-flop for latching the sampled signal.

상기 샘플링회로는 3개의 디플립플롭과 1개의 앤드게이트(AND GATE)로 구성되어, 내부 혹은 외부에서 입력된 인터럽트 요구신호가 디플립플롭의 입력핀과 다른 디플립플롭의 클럭 입력단과 앤드게이트의 입력단에 제공되고, 첫번째 디플립플 롭은 20MHz 클럭으로 동기화되어 앤드게이트에 제공되며 출력은 두번째 디플립플롭 입력핀으로 제공되고 출력은 다시 앤드게이트 입력핀에 제공되게 구성된다.The sampling circuit consists of three flip-flops and one AND gate, so that the interrupt request signal inputted from inside or outside of the flip-flop input pin is different from the clock input terminal of the flip-flop and the input gate of the AND gate. Provided at the input, the first deflip-flop is synchronized to the 20MHz clock and is provided to the AND gate, the output is provided to the second deflip-flop input pin, and the output is again provided to the AND-gate input pin.

상기 인터럽트 마스크 레지스터부(IMR)(23)는 16개의 레지스터로 구성되며, 각 레지스터는 마스크 데이터(Mask Date)를 읽거나 쓰기 위한 한 개의 디플립플롭과 셋팅된 마스크 상태를 읽기 위한 트리 스테이트 버퍼(TRI-STATE BUFFER)와 앤드게이트(AND GATE) 및 인버터(INVERTER) 등으로 구성된다.The interrupt mask register (IMR) 23 is composed of 16 registers, and each register includes one deflip-flop for reading or writing mask data and a tree state buffer for reading the set mask state. TRI-STATE BUFFER), AND GATE, and INVERTER.

상기 인터럽트 서비스 벡터 레지스터부(SVR)(24)는 16개의 레지스터로 구성되고, 각 레지스터는 서비스 벡터(Service Vector)를 읽거나 쓰기 위한 한 개의 8비트 디플립플롭과 셋팅된 인터럽트 벡터를 읽기 위한 트리 스테이트 버퍼(TRI-STATE BUFFER)와 앤드게이트(AND GATE) 및 오아게이트(OR GATE) 등으로 구성된다.The Interrupt Service Vector Register (SVR) 24 is composed of 16 registers, each register having one 8-bit de-flop for reading or writing a service vector and a tree for reading the set interrupt vector. It consists of a state buffer (TRI-STATE BUFFER), an AND gate and an OR gate.

상기 우선순위 선택 레지스터부(PRR)(25)는 입력된 각 인터럽트 요구신호(FIRQ)에 대한 우선 순위를 결정해 주게 되며, 16개의 레지스터로 구성되어 상기 레지스터에 선택된 가장 우선순위가 높은 인터럽트 요구신호가 래치되게 구성된다. The priority selection register section (PRR) 25 determines the priority of each interrupt request signal FIRQ, and is composed of 16 registers and has the highest priority interrupt request signal selected in the register. Is configured to latch.

상기 인터럽트 요구신호 래치 디플립플롭(26)은 2개의 8비트 플립플롭으로 구성되며, 인터럽트 요구신호 레지스터에 생성된 인터럽트 요구신호(BIRQ)가 래칭 혹은 프리징(Freezing)되고, 인터럽트 선택 레지스터로 래치된 인터럽트 요구신호(FIRQ)가 출력되게 구성된다.The interrupt request signal latch deflip-flop 26 is composed of two 8-bit flip-flops. The interrupt request signal BIRQ generated in the interrupt request signal register is latched or freezed and latched into an interrupt select register. The interrupt request signal FIRQ is output.

상기 데이터 액세스용 트리 스테이트 버퍼(27)는 8비트와 1비트 2개의 트리 스테이트 버퍼로 구성되며, 8비트 트리 스테이트 버퍼는 8 비트의 인터럽트 벡터를 송수신하게 되고, 1비트 트리 스테이트 버퍼는 마스크 레지스터 값을 송수신하도록 구성된다.The tree state buffer 27 for data access is composed of 8-bit and 1-bit two tree state buffers. The 8-bit tree state buffer transmits and receives an 8-bit interrupt vector, and the 1-bit tree state buffer is a mask register value. It is configured to transmit and receive.

상기와 같이 구성되는 본 발명은 인터럽트 제어부(21)가 프로세서 혹은 외부 주문자 집적회로로부터 입력되는 어드레스 4비트, 데이터 8비트, 클럭 및 제어신호(Lock, INTA, DEN, CS, WR)에 의하여 인터럽트 제어 및 핸들링에 필요한 여러 가지의 제어신호를 생성하여 출력하게 된다.According to the present invention configured as described above, the interrupt control unit 21 controls the interrupt by the address 4 bits, the data 8 bits, the clock, and the control signals (Lock, INTA, DEN, CS, WR) input from the processor or the external custom integrated circuit. And generate and output various control signals required for handling.

따라서 상기 인터럽트 제어부(21)의 디코더에서는 상기 인터럽트 마스크 레지스터부(23)와 상기 인터럽트 서비스 벡터 레지스터부(24)를 활성화하기 위한 신호를 생성하게 되고, 이때 어드레스신호가 "0"이면 인터럽트 마스크 레지스터부(23)를 선택하게 되고, 상기 어드레스 신호가 "1"이면 인터럽트 서비스 벡터 레지스터부(24)를 선택하게 된다.Therefore, the decoder of the interrupt control unit 21 generates a signal for activating the interrupt mask register unit 23 and the interrupt service vector register unit 24. If the address signal is "0", the interrupt mask register unit generates a signal. (23) is selected, the interrupt service vector register section 24 is selected if the address signal is " 1 ".

상기 인터럽트 벡터 레지스터부(24)를 선택하는 디코더는 장비가 초기화 혹은 리셋 된 후 형상 셋업 레지스터가 활성화가 되어야만 인터럽트 벡터를 쓸 수 있는 기능이 제공되며, 인터럽트 벡터값은 사용자에 의해 언제든지 읽을 수 있다.The decoder selecting the interrupt vector register unit 24 provides a function for writing an interrupt vector only when the shape setup register is activated after the device is initialized or reset, and the interrupt vector value can be read by the user at any time.

상기 인터럽트 제어부(21)에서 출력되는 제어신호인 마스크 클리어(Mask Clear)신호는 프로세서가 두번째 인터럽트확인(INTA)신호로 활성화된 후 자동적으로 신호를 생성하여 현재 선택된 인터럽트 마스크 레지스터부(23)를 "0"으로 초기화시킨다.The mask clear signal, which is a control signal output from the interrupt control unit 21, automatically generates a signal after the processor is activated as the second interrupt confirmation (INTA) signal, thereby replacing the currently selected interrupt mask register unit 23 with the "." Initialize to 0 ".

읽기 벡터(Read Vector)신호는 프로세서가 두번째 인터럽트 확인(INTA)신호로 활성화되고, 럭(Lock) 신호가 비활성화되면 인터럽트 벡터 레지스터부(24)의 벡터를 읽을 수 있는 신호로 활성화하여 인터럽트 서비스 벡터 레지스터(24)를 제공 하게 된다.The Read Vector signal is activated by the processor as the second Interrupt Acknowledgment (INTA) signal. When the lock signal is deactivated, the read vector signal is activated as a signal capable of reading the vector of the interrupt vector register unit 24 so that the interrupt service vector register can be read. 24 will be provided.

인터럽트 요구신호(INTR)는 프로세서에게 인터럽트를 요청하는 신호로, 상기 신호를 입력받은 프로세서는 인터럽트 확인(INTA)신호를 인터럽트 제어부(21)로 제공하게 된다.The interrupt request signal INTR is a signal for requesting an interrupt from the processor, and the processor receiving the signal provides an interrupt acknowledgment (INTA) signal to the interrupt controller 21.

상기 인터럽트 요구신호(INTR)는 우선 순위 선택 레지스터부(25)에서 제공된 래치요구(TIRQ)신호를 입력으로 받아 프로세서가 인터럽트 확인(INTA)을 활성화하기 전에 20MHz 클럭에 의해 동기화되어 생성되며, 상기 프로세서가 첫번째 인터럽트 확인(INTA)와 럭(lock) 신호가 활성화된 인터럽트 첫번째 사이클 동안 유지된 후 비활성화된다.The interrupt request signal INTR is generated by being synchronized with a 20 MHz clock before the processor receives the latch request TIRQ signal provided from the priority selection register unit 25 and activates the interrupt check INTA. Is disabled after the first interrupt acknowledge (INTA) and lock signals are held for the first cycle of the active interrupt.

래치클럭신호(PINTCLK)는 인터럽트 첫번째 사이클의 "Ready" "Lock" 및 "INTA"가 활성화되면 생성되어 우선 순위 선택 레지스터부(25)의 클럭단자로 입력되어 우선순위가 제일 높은 인터럽트 요구신호를 래치하게 된다.The latch clock signal PINTCLK is generated when " Ready " " Lock " and " INTA " of the first cycle of the interrupt is activated, and is input to the clock terminal of the priority selection register section 25 to latch the highest priority interrupt request signal. Done.

상기 인터럽트 제어부(21)의 마스크용 데이터 버퍼 제어신호(MBWE)는 인터럽트 마스크 레지스터부(23)가 선택되고 프로세서가 쓰기 명령(WE) 신호를 활성화하면 생성되어 마스크용 트리 스테이트 버퍼의 "인에이블" 핀으로 입력된다.The mask data buffer control signal MBWE of the interrupt control unit 21 is generated when the interrupt mask register unit 23 is selected and the processor activates the write command WE signal to "enable" the tree state buffer for the mask. It is input by pin.

상기 인터럽트 제어부(21)의 마스크용 데이터 버퍼 제어신호(MBOE)는 인터럽트 마스크 레지스터부(23)가 선택되고 프로세서가 읽기명령(OE) 신호를 활성화하면 생성되어 마스크용 트리 스테이트 버퍼의 "인에이블" 핀으로 입력된다.The mask data buffer control signal MBOE of the interrupt control unit 21 is generated when the interrupt mask register unit 23 is selected and the processor activates the read command (OE) signal to "enable" the tree state buffer for the mask. It is input by pin.

상기 인터럽트 제어부(21)의 메인 데이타 버퍼 제어신호(DBBWE)는 인터럽트 서비스 벡터 레지스터부(24)가 선택되고 프로세서가 쓰기 명령(WE)신호를 활성화하 면 생성되어 데이터 액세스용 트리 스테이트 버퍼의 "인에이블" 핀으로 입력된다.The main data buffer control signal DBBWE of the interrupt control unit 21 is generated when the interrupt service vector register unit 24 is selected and the processor activates the write command (WE) signal to generate the "in" of the tree state buffer for data access. Input to the "ABLE" pin.

상기 인터럽트 제어부(21)의 메인 데이타 버퍼 제어신호(DBBOE)는 인터럽트 서비스 벡터 레지스터부(24)가 선택되고 프로세서가 읽기명령(OE) 신호를 활성화하면 생성되어 데이터 액세스용 트리 스테이트 버퍼의 "인에이블" 핀으로 입력된다.The main data buffer control signal DBBOE of the interrupt control unit 21 is generated when the interrupt service vector register unit 24 is selected and the processor activates a read command (OE) signal, thereby enabling " enable " of the tree state buffer for data access. "Is input to the pin.

한편 인터럽트 요구신호 레지스터부(22)에서는 내부 혹은 외부로부터 들어온 인터럽트 요구신호(LIRQ)(BIRQ)를 클럭에 동기화하여 샘플링하게 되며, 상기 인터럽트 요구신호(LIRQ)(BIRQ)는 상기 인터럽트 마스크 레지스터부(23)가 활성화되어야 만 해당 인터럽트 요구신호가 래치되고 샘플링되어 상기 래치된 신호를 상기 인터럽트 요구신호 래치 디플립플롭(26)에 제공하게 된다.On the other hand, the interrupt request signal register section 22 samples the internally or externally received interrupt request signal LIRQ (BIRQ) in synchronization with a clock, and the interrupt request signal LIRQ (BIRQ) is the interrupt mask register section ( Only when 23) is activated does the corresponding interrupt request signal be latched and sampled to provide the latched signal to the interrupt request signal latch de-flop 26.

상기 인터럽트 마스크 레지스터부(23)에서는 마스크 레지스터에 값을 쓰기 위해 프로세서에서 쓰기 명령(WE) 신호와 함께 "1"을 세팅하면 쓰기 명령(WE) 신호는 디플립플롭의 클럭으로 입력되며, 상기 인터럽트 제어부(21)에서 선택된 인터럽트 마스크 레지스터부(23)의 활성화 신호(IMR-SEL)는 디플립플롭의 칩인에이블(CE)입력핀으로 제공되어 "1"의 값이 래치되고, 이값은 인버터를 거쳐 "0"으로 래치되며, 상기 래치된 값은 인터럽트 요구신호 레지스터부(22)의 리셋단자로 제공된다.In the interrupt mask register section 23, when the processor sets a "1" along with a write command (WE) signal to write a value to a mask register, the write command (WE) signal is inputted as a clock of the def flip-flop. The activation signal IMR-SEL of the interrupt mask register 23 selected by the control unit 21 is provided to the chip enable CE input pin of the flip-flop so that a value of "1" is latched, and this value is passed through the inverter. Latched to " 0 ", the latched value is provided to the reset terminal of the interrupt request signal register section 22. "

또한 인터럽트 제어부(21)에서 선택된 인터럽트 마스크 레지스터부(23)의 셋팅된 값을 읽기 위하여 읽기 명령(OE) 신호를 활성화하면 트리 스테이트 버퍼 제어핀을 활성화하여 디플립플롭에 래치된 레지스터 값을 데이터 액세스용 트리 스테이트 버퍼를 통해서 프로세서에 제공된다.In addition, when the interrupt control unit 21 activates the read command (OE) signal to read the set value of the selected interrupt mask register unit 23, the tree state buffer control pin is activated to access the register value latched in the flip-flop. It is provided to the processor through a tree state buffer.

또한 인터럽트 제어부(21)에서 생성된 마스크 클리어(Mask Clear) 신호와 우 선순위 선택 레지스터 신호가 활성화되면 디플립플롭의 클리어(CLR)단자로 입력되어 마스크 레지스터를 "0"으로 초기화시킨다In addition, when the mask clear signal and the priority selection register signal generated by the interrupt controller 21 are activated, they are input to the clear (CLR) terminal of the flip-flop to initialize the mask register to "0".

상기 인터럽트 서비스 벡터 레지스터부(24)는 인터럽트 서비스 벡터 레지스터에 값을 쓰기 위해 프로세서에서 쓰기 명령(WE) 신호와 함께 8비트 인터럽트 벡터를 셋팅하면, 쓰기 명령(WE) 신호는 디플립플롭의 클럭으로 입력되며, 인터럽트 제어부(21)에서 선택된 인터럽트 서비스 벡터 레지스터 활성화신호(SVR SEL)는 디플립플롭의 칩인에블(CE)입력핀으로 제공되어 디플립플롭 입력핀으로 들어오는 8비트의 벡터값이 래치된다.When the interrupt service vector register unit 24 sets an 8-bit interrupt vector together with a write command (WE) signal in the processor to write a value to the interrupt service vector register, the write command (WE) signal is set to the clock of the flip-flop. The interrupt service vector register activation signal SVR SEL selected by the interrupt control unit 21 is provided to the chip enable (CE) input pin of the flip-flop to latch the 8-bit vector value coming into the flip-flop input pin. do.

상기 세팅된 인터럽트 벡터를 읽기 위한 8비트 트리 스테이트 버퍼 제어단자는 현재 선택된 인터럽트 서비스 루틴을 수행하기 위한 벡터 혹은 레지스터에 래치된 인터럽트 벡터를 읽을 수 있으며, 이 제어신호는 읽기 명령(OE) 신호가 활성화되면 트리 스테이트 버퍼 제어핀을 활성화시켜 디플립플롭에 래치된 백터 값은 데이터 액세스용 트리 스테이트 버퍼를 통하여 프로세서에 제공된다.The 8-bit tree state buffer control terminal for reading the set interrupt vector may read an interrupt vector latched in a register or a vector for performing the currently selected interrupt service routine, and this control signal is activated by a read command (OE) signal. When the tree state buffer control pin is activated, the vector value latched to the flip-flop is provided to the processor through the tree state buffer for data access.

또한 상기 선택된 인터럽트 서비스 벡터를 읽기 위한 신호는 우선순위 선택 레지스터부(25)에서 제공된 우선순위 선택 레지스터신호(PIR)와 인터럽트 제어부(21)에서 생성된 읽기 명령(OE) 신호가 활성화되면 트리 스테이트 버퍼 제어핀을 활성화시켜 두번째 인터럽트확인(INTA) 사이클에서 디플립플롭에 래치된 레지스터값은 데이터 액세스용 트리 스테이트 버퍼를 통해서 프로세서에게 제공된다.In addition, the signal for reading the selected interrupt service vector is a tree state buffer when the priority selection register signal PIR provided by the priority selection register unit 25 and the read command (OE) signal generated by the interrupt control unit 21 are activated. The register value latched on the flip-flop in the second Interrupt Check (INTA) cycle by activating the control pin is provided to the processor through the tree state buffer for data access.

상기 인터럽트 서비스 벡터 레지스터의 값은 프로세서가 초기화된 프로세서 형상 셋업을 할 때만 쓰기가 가능하다.The value of the interrupt service vector register is only writable when the processor is performing an initialized processor shape setup.

상기 우선순위 선택 레지스터부(25)에서는 인터럽트의 우선순위를 하드웨어적 우선순위와 소프트웨어적 우선순위로 결정할 수 있으나, 소프트웨어적인 우선순위는 인터럽트 서비스 루틴의 실제적인 실행순위를 결정하는 것으로 해당 인터럽트에 할당된 인터럽트 벡터에 의해 결정된다.The priority selection register unit 25 may determine the priority of the interrupt as a hardware priority and a software priority, but the software priority may be assigned to the corresponding interrupt by determining the actual execution priority of the interrupt service routine. Determined by the interrupt vector.

하드웨어적인 우선순위는 여러 개의 인터럽트 요청이 동시에 발생하였을 경우 우선순위를 결정하는 것으로, 상기 우선순위 선택 레지스터부(25)는 하드웨어적인 우선순위 결정 레지스터로서, 레지스터를 동작하기 위한 인터럽트 제어부(21)에서 생성된 래치클럭(PINTCLK) 신호는 레지스터의 클럭 입력핀으로 제공되어 인터럽트 요구신호 래치 디플립플롭에서 래치된 인터럽트 요구신호를 래치하나 우선순위가 가장 높은 한 개의 레지스터 값만 제공된다. The hardware priority is to determine priority when several interrupt requests occur at the same time. The priority selection register unit 25 is a hardware priority determination register, which is used by the interrupt control unit 21 to operate the register. The generated latch clock (PINTCLK) signal is provided to the register's clock input pin to latch the latched interrupt request signal at the interrupt request signal latch de-flop, but only one register value with the highest priority is provided.

우선순위 선택은 하드웨어적으로 결정된 우선순위를 결정하여 주며 인터럽트 제어부(21)로 해당 인터럽트 요구신호(INTR)를 래치하기 위한 래치요구신호(TIRQ)가 제공된다.Priority selection determines the priority determined by hardware, and a latch request signal TIRQ for latching the interrupt request signal INTR is provided to the interrupt controller 21.

상기 인터럽트 요구신호 래치 디플립플롭(26)에서는 인터럽트 요구신호 레지스터부(22)에서 생성된 인터럽트 요구신호(BIRQ)를 래칭 혹은 프리징(Freezing)하여 우선 순위 선택 레지스터부(25)로 래치된 인터럽트 요구신호(FIRQ)를 출력한다. 이때 상기 인터럽트 제어부(22)에서 출력되는 인터럽트 요구신호(INTR)가 활성화되지 않는 동안은 동작하지 않으며 인터럽트 사이클 수행 전에 인터럽트 요구신호(BIRQ)를 클럭으로 래치된다.In the interrupt request signal latch de-flip 26, the interrupt request signal BIRQ generated by the interrupt request signal register 22 is latched or freezed and latched to the priority select register 25. Output the request signal FIRQ. At this time, the interrupt request signal INTR output from the interrupt controller 22 is not operated while the interrupt request signal INTR is not activated, and the interrupt request signal BIRQ is latched by a clock before performing the interrupt cycle.

상기 데이터 액세스용 트리 스테이트 버퍼(27)에서는 상기 인터럽트 제어 부(21)에서 생성된 메인 데이타 버퍼 제어신호(DBBWE)(DBBWE), 마스크용 데이터 버퍼 제어신호(MBWE)(MBOE)가 활성화되면 트리 스테이트 버퍼 제어 입력핀으로 제공되어 버퍼의 데이터 읽기 쓰기가 가능하게 된다.In the data state tree state buffer 27, when the main data buffer control signal DBBWE (DBBWE) and the mask data buffer control signal MBWE (MBOE) generated by the interrupt control unit 21 are activated, the tree state is activated. It is provided to the buffer control input pin to enable data read and write of the buffer.

이상에서 설명한 바와 같이 본 발명은 인터럽트 제어 및 핸들링 제어가 가능한 인터럽트 제어기를 주문형 집적회로에 로직을 구현함으로써, 상기 인터럽트 제어 처리를 위하여 별도의 하드웨어의 추가가 필요하지 않게 되어 보드 공간 및 제작 비용 절감시킬 수 있다.As described above, the present invention implements logic in an on-demand integrated circuit for an interrupt controller capable of interrupt control and handling control, thereby eliminating the need for additional hardware for the interrupt control process, thereby reducing board space and manufacturing cost. Can be.

또한 본 발명은 하드웨어 변경 없이 손쉽게 인터럽트 처리 및 우선순위를 변경이 가능한 인터럽트 및 핸들링 제어가 이루어지게 되므로 사용자의 기기 조작성,운용성에 효율을 증대할 수 있게 되는 것이다.In addition, the present invention is to be able to increase the efficiency of the user's device operability, operability because the interrupt and handling control that can easily change the interrupt processing and priority change without hardware change.

Claims (8)

마이크로 프로세서로부터 어드레스, 클럭, 제어신호를 받아 인터럽트 제어 및 핸들링에 필요한 여러 가지 제어신호를 생성하여 출력하는 인터럽트 제어부와; An interrupt controller for receiving an address, a clock, and a control signal from a microprocessor to generate and output various control signals for interrupt control and handling; 상기 인터럽트 제어부로부터 활성화 선택신호 및 마스크 클리어 신호를 받아 활성화 및 비활성화하고 초기화하고 로컬 버스를 통해 읽고 쓰기하는 인터럽트 마스크 레지스터부와; An interrupt mask register unit configured to receive an activation selection signal and a mask clear signal from the interrupt control unit to activate, deactivate, initialize, and read and write data through a local bus; 보드 내부 또는 외부로부터 입력되는 인터럽트 요구신호를 클럭신호로 동기화 및 샘플링하여 출력하고, 상기 인터럽트 마스크 레지스터부가 활성화될 때 상기 인터럽트 요구신호를 래치하는 인터럽트 요구신호 레지스터부와;An interrupt request signal register unit for synchronizing and sampling the interrupt request signal input from the inside or the outside of the board with a clock signal and latching the interrupt request signal when the interrupt mask register unit is activated; 상기 인터럽트 제어부로부터 서비스 벡터 선택신호 및 읽기신호에 의하여 로컬 버스를 통해 읽고 쓰기하는 인터럽트 서비스 벡터 레지스터부와; An interrupt service vector register unit for reading and writing from the interrupt control unit through a local bus according to a service vector selection signal and a read signal; 상기 인터럽트 제어부로부터 우선 순위 인터럽트 신호를 받아 우선 순위가 제일 높은 인터럽트 요구신호를 래치하는 우선순위선택 레지스터부와; A priority selection register unit which receives a priority interrupt signal from the interrupt control unit and latches an interrupt request signal having the highest priority; 상기 인터럽트 제어부로부터 인터럽트 요구신호에 의하여 상기 인터럽트 요구신호 레지스터부에서 래치된 인터럽트 요구신호를 선택된 인터럽트 서비스 루틴을 수행 전에 래치하는 인터럽트 요구신호 래치 디플립플롭과; An interrupt request signal latch de-flip for latching the interrupt request signal latched in the interrupt request signal register section by the interrupt request signal before performing the selected interrupt service routine; 상기 인터럽트 제어부에서 출력되는 제어신호에 의하여 8비트의 인터럽트 벡터를 송수신하는 데이터 엑세스용 트리 스테이트 버터를 포함하는 것을 특징으로 하는 인터럽트 제어기.And a tree state butter for data access to transmit and receive an 8-bit interrupt vector according to a control signal output from the interrupt controller. 제 1 항에 있어서, 상기 인터럽트 제어부는 The method of claim 1, wherein the interrupt control unit 상기 마이크로프로세서 혹은 외부 주문자 집적회로로부터 어드레스 4비트, 데이터 8비트, 클럭 및 제어신호(Lock, INTA, DEN, CS, WR)를 포함하는 입력 정보를 수신하는 입력 포트와;An input port for receiving input information including address 4 bits, data 8 bits, a clock, and a control signal (Lock, INTA, DEN, CS, WR) from the microprocessor or an external custom integrated circuit; 데이터 액세싱용 트리 스테이트 버퍼에 메인 데이타 버퍼 제어신호(DBBWE)(DBBOE) 및 마스크 데이터(Mask Data) 액세싱을 위한 마스크용 데이터 버퍼 제어신호(MWBE)(MWOE)와; 인터럽트 사이클 수행 후 인터럽트 마스크 레지스터부에 인터럽트 요구신호와 마스크를 하드웨어적으로 초기화하기 위한 마스크 클리어신호(Mask Clear) 및 인터럽트 마스크 레지스터를 선택하는 신호(IMR-SEL)와; 인터럽트 서비스 벡터 레지스터부(SVR)의 레지스터를 선택하는 신호(SVR-SEL), 인터럽트 서비스 벡터 읽기신호를 활성화하기 위한 신호(Read Vector), 인터럽트 요구신호 래치 디플립플롭으로 인터럽트를 요구하는 인터럽트 요구신호(INTR)와; 우선순위 선택 레지스터부에 래치클럭신호(PINT CLK)를 출력하는 출력 포트를 포함하는 것을 특징으로 하는 인터럽트 제어기.A main data buffer control signal (DBBWE) (DBBOE) and a mask data buffer control signal (MWBE) (MWOE) for mask data access to a tree state buffer for data access; A signal for selecting a mask clear signal (Mask Clear) and an interrupt mask register for hardware-initializing the interrupt request signal and the mask in the interrupt mask register section after the interrupt cycle is performed (IMR-SEL); A signal for selecting a register of the interrupt service vector register unit SVR (SVR-SEL), a signal for activating an interrupt service vector read signal (Read Vector), an interrupt request signal and an interrupt request signal for requesting an interrupt with a latch deflip-flop. (INTR); And an output port for outputting a latch clock signal (PINT CLK) to the priority selection register section. 삭제delete 제 1 항에 있어서, 상기 인터럽트 마스크 레지스터부는 마스크 레지스터에 값을 쓰기 위해 프로세서에서 쓰기 명령(WE)신호와 함께 "1"을 세팅하면 쓰기 명령(WE)신호가 디플립플롭의 클럭으로 입력되며, 상기 인터럽트 제어부에서 선택된 인터럽트 마스크 레지스터부의 활성화 신호(IMR-SEL)는 디플립플롭의 칩인에이블 입력핀으로 제공되어 "1"의 값이 래치되고, 이값은 인버터를 거쳐 "0"으로 래치되며, 상기 래치된 값은 인터럽트 요구신호 레지스터부의 리셋단자로 제공되는 것을 특징으로 하는 인터럽트 제어기.The method of claim 1, wherein the interrupt mask register unit is set to "1" with a write command (WE) signal in the processor to write a value to the mask register, the write command (WE) signal is input to the clock of the flip-flop, The activation signal IMR-SEL of the interrupt mask register selected by the interrupt controller is provided to the chip enable input pin of the flip-flop to latch a value of "1", which is latched to "0" through the inverter. And the latched value is provided to the reset terminal of the interrupt request signal register section. 제 1 항에 있어서, 상기 인터럽트 서비스 벡터 레지스터부는 인터럽트 서비스 벡터 레지스터에 값을 쓰기 위해 프로세서에서 쓰기 명령(WE)신호와 함께 8비트 인터럽트 벡터를 셋팅하면, 쓰기 명령(WE)신호는 디플립플롭의 클럭으로 입력되며, 상기 인터럽트 제어부에서 선택된 인터럽트 서비스 벡터 레지스터 활성화신호(SVR SEL)는 디플립플롭의 칩인에블(CE)입력핀으로 제공되어 디플립플롭 입력핀으로 들어오는 8비트의 벡터값이 래치되는 것을 특징으로 하는 인터럽트 제어기.The method of claim 1, wherein the interrupt service vector register unit sets an 8-bit interrupt vector together with a write command (WE) signal in the processor to write a value to the interrupt service vector register. The interrupt service vector register enable signal (SVR SEL) selected by the interrupt controller is provided to the chip enable (CE) input pin of the flip-flop to latch the 8-bit vector value input to the flip-flop input pin. Interrupt controller, characterized in that. 제 1 항에 있어서, 상기 우선순위 선택 레지스터부는 하드웨어적인 우선순위 결정 레지스터로서, 상기 우선순위 선택 레지스터부를 동작시키기 위한 상기 인터럽트 제어부에서 생성된 래치클럭(PINTCLK)신호를 레지스터의 클럭 입력핀으로 제공하고, 상기 인터럽트 요구신호 래치 디플립플롭에서 래치된 인터럽트 요구신호를 래치하여 우선순위가 가장 높은 한 개의 레지스터 값만 제공하며, 상기 인터럽트 제어부로 해당 인터럽트 요구신호(INTR)를 래치하기 위한 래치요구신호(TIRQ)를 제공하는 것을 특징으로 하는 인터럽트 제어기.The method of claim 1, wherein the priority selection register unit is a hardware priority determination register, and provides a latch clock (PINTCLK) signal generated by the interrupt control unit for operating the priority selection register unit to a clock input pin of the register. And latching the interrupt request signal latched in the interrupt request signal latch flip-flop to provide only one register value having the highest priority, and a latch request signal TIRQ for latching the corresponding interrupt request signal INTR to the interrupt controller. And an interrupt controller. 제 1 항에 있어서, 상기 인터럽트 요구신호 래치 디플립플롭은 인터럽트 요구신호 레지스터부에서 생성된 인터럽트 요구신호(BIRQ)를 래칭 혹은 프리징(freezing)하여 우선 순위 선택 레지스터부로 래치된 인터럽트 요구신호(FIRQ)를 출력하되, 상기 인터럽트 제어부에서 출력되는 인터럽트 요구신호(INTR)가 활성화되지 않는 동안은 동작하지 않으며 인터럽트 사이클 수행 전에 인터럽트 요구신호(BIRQ)를 클럭으로 래치되는 것을 특징으로 하는 인터럽트 제어기.2. The interrupt request signal latch deflip-flop is configured to latch or freeze the interrupt request signal BIRQ generated by the interrupt request signal register unit to latch the interrupt request signal FIRQ. Outputs the signal, but does not operate while the interrupt request signal (INTR) output from the interrupt controller is not activated and latches the interrupt request signal (BIRQ) as a clock before performing an interrupt cycle. 제 1 항에 있어서, 상기 데이터 액세스용 트리 스테이트 버퍼는 상기 인터럽트 제어부에서 생성된 메인 데이타 버퍼 제어신호(DBBWE)(DBBWE), 마스크용 데이터 버퍼 제어신호(MBWE)(MBOE)가 활성화되면 트리 스테이트 버퍼 제어 입력핀으로 제공되어 버퍼의 데이터 읽기 쓰기가 가능하게 한 것을 특징으로 하는 인터럽트 제어기.The tree state buffer according to claim 1, wherein the tree state buffer for data access is a tree state buffer when a main data buffer control signal (DBBWE) (DBBWE) and a mask data buffer control signal (MBWE) (MBOE) generated by the interrupt controller are activated. An interrupt controller provided by the control input pin to enable data read and write of the buffer.
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KR20000038329A (en) * 1998-12-05 2000-07-05 김영환 Interrupt controller

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